JPH07142505A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07142505A JPH07142505A JP29166093A JP29166093A JPH07142505A JP H07142505 A JPH07142505 A JP H07142505A JP 29166093 A JP29166093 A JP 29166093A JP 29166093 A JP29166093 A JP 29166093A JP H07142505 A JPH07142505 A JP H07142505A
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Abstract
(57)【要約】
【目的】 この発明は、より高速、高性能な半導体装置
を容易に実現することを目的とする 【構成】 活性領域でのキャリアの流れが半導体基体表
面に対して垂直方向に作られる縦型のバイボーラトラン
ジスタにおけるベース領域の製造方法において、コレク
タ埋め込み層３を形成した単結晶シリコン半導体基体１
に絶縁膜２を形成し、この絶縁膜２を部分的に除去して
開口部５、６を設け、露出した基体１にエピタキシャル
層７を形成させる工程と、エピタキシャル層７及び絶縁
膜４上に非晶質シリコン薄膜８を形成し、この非晶質シ
リコン薄膜を部分的にエッチング除去する工程と、この
非晶質シリコン薄膜７を縦方向及び横方向への固相エピ
タキシャル成長法により単結晶化して単結晶半導体薄膜
１０を形成する工程と、を含む。
を容易に実現することを目的とする 【構成】 活性領域でのキャリアの流れが半導体基体表
面に対して垂直方向に作られる縦型のバイボーラトラン
ジスタにおけるベース領域の製造方法において、コレク
タ埋め込み層３を形成した単結晶シリコン半導体基体１
に絶縁膜２を形成し、この絶縁膜２を部分的に除去して
開口部５、６を設け、露出した基体１にエピタキシャル
層７を形成させる工程と、エピタキシャル層７及び絶縁
膜４上に非晶質シリコン薄膜８を形成し、この非晶質シ
リコン薄膜を部分的にエッチング除去する工程と、この
非晶質シリコン薄膜７を縦方向及び横方向への固相エピ
タキシャル成長法により単結晶化して単結晶半導体薄膜
１０を形成する工程と、を含む。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置、特にバ
イボーラ・トランジスタのＩＣデバイスの製造方法に関
するものである。
イボーラ・トランジスタのＩＣデバイスの製造方法に関
するものである。
【０００２】
【従来の技術】従来型トランジスタでは、単結晶内に真
性領域性及び寄生ベース領域を含んだエミッタ、ベー
ス、コレクタ各接合が形成されている。このうち、ベー
ス電極直下に位置する領域は、寄生ベース領域と呼ば
れ、大きな面積を占めている。この寄生領域の部分を酸
化膜上に形成した多結晶シリコンに置き換えることによ
って高速化を実現したものが多結晶シリコンベース電極
型トランジスタである。現在の高速トランジスタは、ほ
ぼこの構造が主流になりつつあり、小さな寄生ベース領
域の上部に電極を接続する方法と、真性ベースの側壁に
電極を接続する方法の２つの構造のものがある。
性領域性及び寄生ベース領域を含んだエミッタ、ベー
ス、コレクタ各接合が形成されている。このうち、ベー
ス電極直下に位置する領域は、寄生ベース領域と呼ば
れ、大きな面積を占めている。この寄生領域の部分を酸
化膜上に形成した多結晶シリコンに置き換えることによ
って高速化を実現したものが多結晶シリコンベース電極
型トランジスタである。現在の高速トランジスタは、ほ
ぼこの構造が主流になりつつあり、小さな寄生ベース領
域の上部に電極を接続する方法と、真性ベースの側壁に
電極を接続する方法の２つの構造のものがある。
【０００３】特に、上記多結晶シリコンベース電極型ト
ランジスタにおいて、セルフアライメント技術を用いる
ことにより、より高性能化を図ったデバイスが提案され
ている（特公平３−４０９３８号（国際特許分類 Ｈ０
１Ｌ ２１／３３１）に詳しい）。
ランジスタにおいて、セルフアライメント技術を用いる
ことにより、より高性能化を図ったデバイスが提案され
ている（特公平３−４０９３８号（国際特許分類 Ｈ０
１Ｌ ２１／３３１）に詳しい）。
【０００４】この方法は、活性領域でのキャリアの流れ
が半導体基体表面に対して垂直方向に作られる縦型バイ
ポーラトランジスタを形成する方法であって、まず、部
分的に酸化シリコン（ＳｉＯ2）層が設けられた凹凸を
有する半導体基体上に、半導体層を形成することによ
り、ＳｉＯ2層上に多結晶シリコン層、半導体基体表面
上にエピタキシャル層をそれぞれ形成する。この多結晶
シリコン層、エピタキシャル層の全面に窒化物層を形成
し、この窒化物層上に平坦化のためのレジスト層を形成
する。
が半導体基体表面に対して垂直方向に作られる縦型バイ
ポーラトランジスタを形成する方法であって、まず、部
分的に酸化シリコン（ＳｉＯ2）層が設けられた凹凸を
有する半導体基体上に、半導体層を形成することによ
り、ＳｉＯ2層上に多結晶シリコン層、半導体基体表面
上にエピタキシャル層をそれぞれ形成する。この多結晶
シリコン層、エピタキシャル層の全面に窒化物層を形成
し、この窒化物層上に平坦化のためのレジスト層を形成
する。
【０００５】そして、上記多結晶シリコン層が臨み且つ
活性領域に対応する凹部に上記窒化物層が残るように表
面を平坦にエッチングする。この窒化膜層をマスクに多
結晶シリコン層に不純物を導入する。
活性領域に対応する凹部に上記窒化物層が残るように表
面を平坦にエッチングする。この窒化膜層をマスクに多
結晶シリコン層に不純物を導入する。
【０００６】続いて、上記窒化物層をマスクに多結晶シ
リコン層表面に酸化物層を形成した後、この窒化物層を
除去する。その後、この酸化物層をマスクとしてエピタ
キシャル層に不純物を導入する。このようにして、コレ
クタ領域、ベース領域及びエミッタ電極取り出し部をセ
ルフアラインにより形成することができる。
リコン層表面に酸化物層を形成した後、この窒化物層を
除去する。その後、この酸化物層をマスクとしてエピタ
キシャル層に不純物を導入する。このようにして、コレ
クタ領域、ベース領域及びエミッタ電極取り出し部をセ
ルフアラインにより形成することができる。
【０００７】上述した方法によれば、寄生ベース領域の
大部分を酸化膜に形成した多結晶シリコンで置き換える
ことによりコレクタ・ベース接合容量が減少し、高速性
能が得られている。しかもセルフアライメント技術を用
いているためセルサイズの小型化が図れる。
大部分を酸化膜に形成した多結晶シリコンで置き換える
ことによりコレクタ・ベース接合容量が減少し、高速性
能が得られている。しかもセルフアライメント技術を用
いているためセルサイズの小型化が図れる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た方法では、ベース抵抗は多結晶シリコンに置き換わっ
ているため、単結晶に比べ電気的特性が悪くまだ改善の
余地が残されていた。
た方法では、ベース抵抗は多結晶シリコンに置き換わっ
ているため、単結晶に比べ電気的特性が悪くまだ改善の
余地が残されていた。
【０００９】また、セルフアライメント技術は通常、シ
リコンの選択成長技術を用いて行われ高温プロセスであ
り、温度の低温化、あるいは処理時間の短縮化が望まれ
ていた。
リコンの選択成長技術を用いて行われ高温プロセスであ
り、温度の低温化、あるいは処理時間の短縮化が望まれ
ていた。
【００１０】この発明は従来の問題点に鑑みて成された
もので、より高速、高性能な半導体装置を容易に実現す
ることを目的とするものである。
もので、より高速、高性能な半導体装置を容易に実現す
ることを目的とするものである。
【００１１】
【課題を解決するための手段】この発明は、活性領域で
のキャリアの流れが半導体基体表面に対して垂直方向に
作られる縦型のバイボーラトランジスタからなる半導体
装置の製造方法において、単結晶半導体基体に絶縁膜を
形成し、この絶縁膜を部分的に除去して前記単結晶半導
体基体を露出させ、露出した前記単結晶半導体基体部分
のみ第１の単結晶半導体薄膜を選択的にエピタキシャル
成長させる工程と、この第１の単結晶半導体薄膜上及び
前記絶縁膜上に前記単結晶半導体基体と同一材料の非晶
質半導体薄膜を形成し、この非晶質半導体薄膜を部分的
にエッチング除去する工程と、この非晶質半導体薄膜を
縦方向及び横方向への固相エピタキシャル成長法により
単結晶化して第２の単結晶半導体薄膜を形成する工程
と、第１の単結晶薄膜上に位置する第２の半導体薄膜に
一導電型の不純物を導入する工程と、前記一導電型の不
純物が導入された領域及び活性領域を除いた前記第２の
単結晶半導体薄膜に他導電型の不純物を導入する工程
と、前記活性領域に第２導電型の不純物を導入する工程
と、前記活性領域に一導電型の不純物を導入する工程
と、を含むことを特徴とする。
のキャリアの流れが半導体基体表面に対して垂直方向に
作られる縦型のバイボーラトランジスタからなる半導体
装置の製造方法において、単結晶半導体基体に絶縁膜を
形成し、この絶縁膜を部分的に除去して前記単結晶半導
体基体を露出させ、露出した前記単結晶半導体基体部分
のみ第１の単結晶半導体薄膜を選択的にエピタキシャル
成長させる工程と、この第１の単結晶半導体薄膜上及び
前記絶縁膜上に前記単結晶半導体基体と同一材料の非晶
質半導体薄膜を形成し、この非晶質半導体薄膜を部分的
にエッチング除去する工程と、この非晶質半導体薄膜を
縦方向及び横方向への固相エピタキシャル成長法により
単結晶化して第２の単結晶半導体薄膜を形成する工程
と、第１の単結晶薄膜上に位置する第２の半導体薄膜に
一導電型の不純物を導入する工程と、前記一導電型の不
純物が導入された領域及び活性領域を除いた前記第２の
単結晶半導体薄膜に他導電型の不純物を導入する工程
と、前記活性領域に第２導電型の不純物を導入する工程
と、前記活性領域に一導電型の不純物を導入する工程
と、を含むことを特徴とする。
【００１２】
【作用】前記方法を用いることにより、ベース領域を単
結晶化することができると共に、デバイスの寄生領域を
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
構造化でき、コレクタ・ベース接合容量の減少及びベー
ス抵抗の低減が可能となる。
結晶化することができると共に、デバイスの寄生領域を
ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）
構造化でき、コレクタ・ベース接合容量の減少及びベー
ス抵抗の低減が可能となる。
【００１３】
【実施例】図１ないし図３は、この発明の一実施例にお
ける半導体装置の製造を工程別に示す断面図である。な
お、本実施例はＮＰＮトランジスタ素子の場合である
が、ＰＮＰトランジスタ素子にも適用できることはもち
ろんである。
ける半導体装置の製造を工程別に示す断面図である。な
お、本実施例はＮＰＮトランジスタ素子の場合である
が、ＰＮＰトランジスタ素子にも適用できることはもち
ろんである。
【００１４】本実施例においては、まず、図１（Ａ）に
示すように、Ｐ型のシリコン半導体基体１にシリコン酸
化膜（ＳｉＯ2 ）２を形成した後、この酸化膜２に窓開
けをして基体１にＮ型不純物を拡散し、Ｎ型のコレクタ
埋め込み層３を形成する。
示すように、Ｐ型のシリコン半導体基体１にシリコン酸
化膜（ＳｉＯ2 ）２を形成した後、この酸化膜２に窓開
けをして基体１にＮ型不純物を拡散し、Ｎ型のコレクタ
埋め込み層３を形成する。
【００１５】次に、図１（Ｂ）に示すように、酸化膜２
をエッチング除去した後、基体１にＳｉＯ2 層４をＣＶ
Ｄ法（化学的気相成長）により形成した後、反応性イオ
ンエッチング（ＲＩＥ）等を使用してこのＳｉＯ2 層４
の活性領域とコレクタ電極取り出し部に対応する部分に
基体１表面が露出する開口部５及び開口部６を形成す
る。
をエッチング除去した後、基体１にＳｉＯ2 層４をＣＶ
Ｄ法（化学的気相成長）により形成した後、反応性イオ
ンエッチング（ＲＩＥ）等を使用してこのＳｉＯ2 層４
の活性領域とコレクタ電極取り出し部に対応する部分に
基体１表面が露出する開口部５及び開口部６を形成す
る。
【００１６】その後、図１（Ｃ）に示すように、反応ガ
スとしてＳｉＨ4 ガスを使用して開口部５及び開口部６
にのみに単結晶シリコンが選択的にエピタキシャル成長
する条件（半導体基体温度を１０００℃程度の保持）で
気相成長を行い、ＳｉＯ2 層４の高さまでＮ型の単結晶
シリコンのエピタキシャル層７を形成する。
スとしてＳｉＨ4 ガスを使用して開口部５及び開口部６
にのみに単結晶シリコンが選択的にエピタキシャル成長
する条件（半導体基体温度を１０００℃程度の保持）で
気相成長を行い、ＳｉＯ2 層４の高さまでＮ型の単結晶
シリコンのエピタキシャル層７を形成する。
【００１７】引き続いて、同一反応炉内で反応ガスとし
てＳｉ2 Ｈ6 ガスを使用して半導体基体温度を４５０〜
５５０℃に保持し、ＣＶＤ法により、ＳｉＯ2 層４及び
エピタィシャル層７全面上に非晶質シリコン薄膜８を形
成する。この気相成長の反応ガスとしてにＳｉ2 Ｈ6 ガ
スを用いることにより、ＳｉＨ4 ガスを用いた場合より
同程度の温度で非晶質シリコン薄膜の堆積速度が１桁大
きくなり、結晶性も改善できる。
てＳｉ2 Ｈ6 ガスを使用して半導体基体温度を４５０〜
５５０℃に保持し、ＣＶＤ法により、ＳｉＯ2 層４及び
エピタィシャル層７全面上に非晶質シリコン薄膜８を形
成する。この気相成長の反応ガスとしてにＳｉ2 Ｈ6 ガ
スを用いることにより、ＳｉＨ4 ガスを用いた場合より
同程度の温度で非晶質シリコン薄膜の堆積速度が１桁大
きくなり、結晶性も改善できる。
【００１８】然る後、図１（Ｄ）に示すように、不要の
非晶質シリコン薄膜をエッチング除去し、約６００℃の
温度で熱処理を行い縦方向及び横方向に単結晶化させる
縦方向及び横方向固相エピタキシャル成長法による単結
晶化を行う。この熱処理は、５μｍ程度の横方向の単結
晶化を行うのに５時間程度必要とする。
非晶質シリコン薄膜をエッチング除去し、約６００℃の
温度で熱処理を行い縦方向及び横方向に単結晶化させる
縦方向及び横方向固相エピタキシャル成長法による単結
晶化を行う。この熱処理は、５μｍ程度の横方向の単結
晶化を行うのに５時間程度必要とする。
【００１９】そして、フォトレジスト層９をマスクにし
て開口部６内の非晶質シリコンを固相エピタキシャル成
長法により単結晶化した単結晶化層１０及び単結晶シリ
コンエピタキシャル層７にＮ型の不純物のイオン注入を
行い、その後、ドライブイン拡散を行って低抵抗のコレ
クタ電極取り出し部１１を形成する。
て開口部６内の非晶質シリコンを固相エピタキシャル成
長法により単結晶化した単結晶化層１０及び単結晶シリ
コンエピタキシャル層７にＮ型の不純物のイオン注入を
行い、その後、ドライブイン拡散を行って低抵抗のコレ
クタ電極取り出し部１１を形成する。
【００２０】次に、図２（Ｅ）に示すようにフォトレジ
スト１２でマスクして活性領域（開口部５上に形成され
たエピタキシャル層７及び単結晶化層１０）及びコレク
タ電極取り出し部１１以外の領域の単結晶化層１０にＰ
型のイオン注入を行い、ベース電極取り出し領域１４を
形成する。
スト１２でマスクして活性領域（開口部５上に形成され
たエピタキシャル層７及び単結晶化層１０）及びコレク
タ電極取り出し部１１以外の領域の単結晶化層１０にＰ
型のイオン注入を行い、ベース電極取り出し領域１４を
形成する。
【００２１】続いて、図２（Ｆ）に示すように単結晶化
層１０の表面に酸化膜１３を形成し、フォトレジスト
（図示せず）をマスクにして酸化膜１３にエミッタ領域
を形成するための窓開けと、ベース電極取り出し部１４
ａ、コレクタ電極取り出し部１１用の窓開けを行う。
層１０の表面に酸化膜１３を形成し、フォトレジスト
（図示せず）をマスクにして酸化膜１３にエミッタ領域
を形成するための窓開けと、ベース電極取り出し部１４
ａ、コレクタ電極取り出し部１１用の窓開けを行う。
【００２２】そして、図２（Ｇ）に示すように、フォト
レジスト１５でコレクタ電極取り出し部１１をマスクし
て活性領域にＰ型不純物をイオン注入してベース領域１
６を形成する。この後、アニール処理を施す。
レジスト１５でコレクタ電極取り出し部１１をマスクし
て活性領域にＰ型不純物をイオン注入してベース領域１
６を形成する。この後、アニール処理を施す。
【００２３】次に、図２（Ｈ）に示すように、アルミニ
ウム（Ａ１）のつき抜け防止用の多結晶シリコン膜１７
を半導体基体前面にＣＶＤ法で形成し、必要に応じて、
この多結晶シリコン１７の表面を薄く酸化する。
ウム（Ａ１）のつき抜け防止用の多結晶シリコン膜１７
を半導体基体前面にＣＶＤ法で形成し、必要に応じて、
この多結晶シリコン１７の表面を薄く酸化する。
【００２４】その後、フォトレジスト１８をマスクして
ベース領域１６にＮ型の不純物をイオン注入して拡散
し、エミッタ領域１９を形成する。そして、このＳｉＯ
2 膜（図示せず）のエッチング除去を行い、アニール処
理を施す。
ベース領域１６にＮ型の不純物をイオン注入して拡散
し、エミッタ領域１９を形成する。そして、このＳｉＯ
2 膜（図示せず）のエッチング除去を行い、アニール処
理を施す。
【００２５】最後に、図３（Ｉ）に示すようにＡ１膜を
蒸着した後、エッチングによりベース電極２０、エミッ
タ電極２１、コレクタ電極２２を形成し、ついでシンタ
リングを行い、目的のバイボーラ・トランジスタを得
る。
蒸着した後、エッチングによりベース電極２０、エミッ
タ電極２１、コレクタ電極２２を形成し、ついでシンタ
リングを行い、目的のバイボーラ・トランジスタを得
る。
【００２６】
【発明の効果】以上説明したようにこの発明の製造方法
によれば、ベース取り出し領域を単結晶とすることがで
き、電気的特性をさらに向上できると共にデバイスの寄
生領域に付随する接合容量と共に抵抗の低減化が可能と
なり、高速性能が得られるデバイスが極めて容易に製造
できる。
によれば、ベース取り出し領域を単結晶とすることがで
き、電気的特性をさらに向上できると共にデバイスの寄
生領域に付随する接合容量と共に抵抗の低減化が可能と
なり、高速性能が得られるデバイスが極めて容易に製造
できる。
【図１】この発明の実施例に係る製造方法を工程順に示
した断面図である。
した断面図である。
【図２】この発明の実施例に係る製造方法を工程順に示
した断面図である。
した断面図である。
【図３】この発明の実施例に係る製造方法を工程順に示
した断面図である。
した断面図である。
１ 半導体基体 ３ コレクタ埋め込み層 ７ エピタキシャル層 ８ 非晶質シリコン薄膜 １０ 単結晶化膜 １１ コレクタ電極取り出し部 １４ ベース電極取り出し領域 １４ａベース電極取り出し部 １６ ベース領域 １９ エミッタ領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265
Claims (1)
- 【請求項１】 活性領域でのキャリアの流れが半導体基
体表面に対して垂直方向に作られる縦型のバイボーラト
ランジスタからなる半導体装置の製造方法において、単
結晶半導体基体に絶縁膜を形成し、この絶縁膜を部分的
に除去して前記単結晶半導体基体を露出させ、露出した
前記単結晶半導体基体部分のみ第１の単結晶半導体薄膜
を選択的にエピタキシャル成長させる工程と、この第１
の単結晶半導体薄膜上及び前記絶縁膜上に前記単結晶半
導体基体と同一材料の非晶質半導体薄膜を形成し、この
非晶質半導体薄膜を部分的にエッチング除去する工程
と、この非晶質半導体薄膜を縦方向及び横方向への固相
エピタキシャル成長法により単結晶化して第２の単結晶
半導体薄膜を形成する工程と、第１の単結晶薄膜上に位
置する第２の半導体薄膜に一導電型の不純物を導入する
工程と、前記一導電型の不純物が導入された領域及び活
性領域を除いた前記第２の単結晶半導体薄膜に他導電型
の不純物を導入する工程と、前記活性領域に第２導電型
の不純物を導入する工程と、前記活性領域に一導電型の
不純物を導入する工程と、を含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29166093A JPH07142505A (ja) | 1993-11-22 | 1993-11-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29166093A JPH07142505A (ja) | 1993-11-22 | 1993-11-22 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07142505A true JPH07142505A (ja) | 1995-06-02 |
Family
ID=17771810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29166093A Pending JPH07142505A (ja) | 1993-11-22 | 1993-11-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07142505A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614068B1 (en) | 1998-10-28 | 2003-09-02 | Hyundai Electronics Industries Co., Ltd. | SOI device with reversed stacked capacitor cell and body contact structure and method for fabricating the same |
| JP2006080486A (ja) * | 2004-09-08 | 2006-03-23 | Samsung Electronics Co Ltd | エピタキシャル膜の形成方法と、これを用いた薄膜形成方法、及び半導体装置の製造方法 |
| JP2006511084A (ja) * | 2002-12-20 | 2006-03-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置の製造方法 |
| JP2010010513A (ja) * | 2008-06-30 | 2010-01-14 | Hitachi Kokusai Electric Inc | 基板処理方法及び基板処理装置 |
-
1993
- 1993-11-22 JP JP29166093A patent/JPH07142505A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6614068B1 (en) | 1998-10-28 | 2003-09-02 | Hyundai Electronics Industries Co., Ltd. | SOI device with reversed stacked capacitor cell and body contact structure and method for fabricating the same |
| JP2006511084A (ja) * | 2002-12-20 | 2006-03-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置の製造方法 |
| JP2006080486A (ja) * | 2004-09-08 | 2006-03-23 | Samsung Electronics Co Ltd | エピタキシャル膜の形成方法と、これを用いた薄膜形成方法、及び半導体装置の製造方法 |
| JP2010010513A (ja) * | 2008-06-30 | 2010-01-14 | Hitachi Kokusai Electric Inc | 基板処理方法及び基板処理装置 |
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