JP2006511084A - 半導体装置の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 15
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 38
- 239000010703 silicon Substances 0.000 claims abstract description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims abstract description 30
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 24
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 23
- 150000003377 silicon compounds Chemical class 0.000 claims abstract description 16
- 150000001495 arsenic compounds Chemical class 0.000 claims abstract description 14
- 239000013078 crystal Substances 0.000 claims description 29
- 229910052785 arsenic Inorganic materials 0.000 claims description 25
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 25
- 238000000034 method Methods 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 12
- 230000008021 deposition Effects 0.000 claims description 12
- 238000010438 heat treatment Methods 0.000 claims description 8
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 3
- 229910052799 carbon Inorganic materials 0.000 claims description 3
- 150000002291 germanium compounds Chemical class 0.000 claims description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 4
- 238000000151 deposition Methods 0.000 description 11
- 230000006911 nucleation Effects 0.000 description 9
- 238000010899 nucleation Methods 0.000 description 9
- 238000005137 deposition process Methods 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 4
- 239000012159 carrier gas Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005530 etching Methods 0.000 description 4
- 229910052732 germanium Inorganic materials 0.000 description 4
- 239000000203 mixture Substances 0.000 description 4
- 229910000077 silane Inorganic materials 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- CURLTUGMZLYLDI-UHFFFAOYSA-N Carbon dioxide Chemical compound O=C=O CURLTUGMZLYLDI-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- -1 boron ions Chemical class 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 229910002092 carbon dioxide Inorganic materials 0.000 description 1
- 239000001569 carbon dioxide Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 229940119177 germanium dioxide Drugs 0.000 description 1
- YBMRDBCBODYGJE-UHFFFAOYSA-N germanium oxide Inorganic materials O=[Ge]=O YBMRDBCBODYGJE-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 150000003376 silicon Chemical class 0.000 description 1
- 229910021352 titanium disilicide Inorganic materials 0.000 description 1
Images
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02529—Silicon carbide
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02518—Deposited layers
- H01L21/02521—Materials
- H01L21/02524—Group 14 semiconducting materials
- H01L21/02532—Silicon, silicon germanium, germanium
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/02636—Selective deposition, e.g. simultaneous growth of mono- and non-monocrystalline semiconductor materials
- H01L21/02639—Preparation of substrate for selective deposition
- H01L21/02642—Mask materials other than SiO2 or SiN
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Bipolar Transistors (AREA)
- Recrystallisation Techniques (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Glass Compositions (AREA)
- Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
Abstract
半導体装置の製造方法において、半導体本体（１）の表面（３）の単結晶シリコン領域（４）直近に位置するシリコン酸化物領域（５）内に非単結晶補助層（８）が形成される。補助層は二工程で形成される。第一の工程において、ガス状砒素化合物を有する雰囲気内で半導体本体が加熱され、第二の工程において、そのガス状砒素化合物の代わりにガス状シリコン化合物を有する雰囲気内で半導体本体が加熱される。従って、シリコン酸化物領域に、自己整合的に、アモルファス又は多結晶シリコンの種層が設けられる。
Description
本発明は半導体本体表面の単結晶シリコン領域直近に位置するシリコン酸化物領域上に非単結晶補助層が形成される半導体装置の製造方法に関する。
そのようなシリコン酸化物領域は、この場合、例えば、半導体本体上に位置するシリコン酸化物の層、又は、半導体本体内に設けられたフィールド絶縁領域等のシリコン酸化領域である。
補助層は、特に、シリコン含有層が堆積されるプロセスにおいて有用であり、そして、この補助層が、単結晶シリコン領域上に単結晶層として成長する、そして、シリコン酸化物領域上にアモルファス又は多結晶層として成長するプロセスにおいて有用である。この補助層はシリコン含有層がシリコン酸化物領域上に成長するのを促進させ、その結果、堆積処理中に活性領域中に与えられるドーパントの原子が拡散の結果移動するということがないような低温度で堆積処理が行えることになる。これは、特に、トランジスタが非常に小さい半導体装置の製造に重要である。
シリコン含有層はシリコンのみを含む層でも良いが、シリコンに加えてゲルマニウムを含む層でも良い。このシリコン含有層はさらに、一つの副層が他の副層上に堆積され、一つの副層が、例えば、シリコンのみを備え、他の副層がシリコンに加えてゲルマニウムを備える複数の副層を備えてもよい。さらに、副層の一つ又はそれ以上が通例のドーパントの原子でドープされてもよい。
単結晶シリコン領域上に形成される単結晶シリコン含有層内には、例えば、バイポーラトランジスタのベースが形成されても良く、このベースは、シリコン酸化物領域上に形成された近傍アモルファス又は多結晶層により電気的にコンタクトをとることができる。
ＷＯ００／１７４２３に冒頭で述べられた種類の方法が記載されており、ここでは、シリコン窒化物の層が上記補助層として用いられている。この補助層はシリコン本体表面全体を覆うように設けられ、その上に、単結晶シリコン、ここでは、活性半導体領域と、シリコン酸化物領域、ここでは、フィールド絶縁領域とが境界を成し、シリコン窒化物の層を有し、その後、その内部では活性領域が覆われない開口部を有するフォトレジストマスクが設けられ、続いて、フォトレジストマスクにより覆われていないシリコン窒化層部分がエッチング除去される。次に、シリコンの層が表面上に堆積され、このシリコン層は、単結晶シリコン領域上の単結晶層として、そして、シリコン酸化物領域上の多結晶層として成長する。
シリコン本体表面を可能な限り効果的に用いるためには、活性領域からシリコン窒化物の補助層をエッチングにより完全に除去することが望ましく、さもなければ、これら領域は表面領域全体が単結晶層によって覆われなくなる。フォトレジストマスクが設けられる場合は配置許容差が考慮されなければならず、フォトレジストマスクには活性領域よりも大きい開口部が設けられなければならない。その結果、活性領域の直上で境界を成しているフィールド絶縁領域の端部がフォトレジストマスクによっても覆われず、従って、補助層もこの端部から除去される。従来技術の方法では、シリコン層の堆積中、この端部位置での成長が遅れ、その結果、この端部位置に単結晶材料の非常に薄い又は途切れた層が形成されうる。このシリコン層の堆積前に、実際は、ＨＦエッチング工程が行われ活性領域の表面を清浄化させる。このエッチング工程により、フィールド絶縁領域のカバーされていない端部をもエッチングされてしまい、その結果、その位置に溝が形成されることになる。この溝は単結晶層と非単結晶層との接続に多大な影響を与える。この端部位置では、単結晶層と非単結晶層との間で望ましくない、電気的コンタクト不良が生じることにある。
上記問題を取り除くのが本発明の目的である。この目的のために、本発明の方法は、前記補助層が二処理工程で形成され、第一の処理工程において、砒素化合物を有する雰囲気内で前記半導体本体を加熱することにより前記単結晶シリコン領域上に砒素層が形成され、第二の処理工程において、ガス状砒素化合物の代わりにガス状シリコン化合物を有する雰囲気内で前記半導体本体を加熱することにより前記シリコン酸化物領域上に補助層として非単結晶シリコン層が形成されることを特徴とする。
前記第一の工程中に、砒素化合物を有する雰囲気内で前記半導体本体を加熱することにより前記単結晶シリコン領域上に砒素層が形成され、前記シリコン酸化物領域上には砒素は堆積されない。前記単結晶シリコン領域上に砒素原子層が閉じられて形成されるとこのプロセスは自動的に停止する。前記第二の工程中に、ガス状砒素化合物は有しないがガス状シリコン化合物を有する雰囲気内で前記半導体本体を加熱することにより前記シリコン酸化物領域上に補助層として非単結晶シリコン層が形成される。前記シリコン酸化物領域上でのシリコンのアモルファス又は多結晶層の堆積は直ちに開始され、ある核生成時間の間、砒素で覆われた単結晶シリコン領域上では堆積は起こらない。従って、アモルファス又は多結晶シリコンの補助層が自己整合的に形成でき、これは前記シリコン酸化物領域を完全に覆い、そして、前記単結晶シリコン領域は完全に露出させたままとする。続いて、このように形成された表面上にシリコン含有層が堆積されると、前記単結晶シリコン領域並びに前記シリコン酸化物領域上で成長が直ちに開始される。従って、前記堆積された単結晶層と非単結晶層とが継ぎ目無く一体となる。
前記補助層形成の間、前記ガス状砒素化合物に加えて、前記第二の処理工程で用いられたガス状シリコン化合物を備える雰囲気内で、前記第一の処理工程中に、前記半導体本体が加熱されると簡単な方法が得られる。この場合、前記第一の工程の後、前記ガス状砒素化合物の供給のみが停止されなければならない。意外にも、このシリコン化合物は前記砒素層の形成に影響を与えないことが分かった。
好ましくは、前記補助層形成の間に、前記単結晶シリコン領域上に形成された前記砒素層上で前記シリコン化合物から堆積が起きる前に前記第二の処理工程が終了する。この場合、核生成時間が終了する前に、前記補助層の堆積処理が停止する。この核生成時間の後、前記単結晶シリコン領域上でも層の形成が開始される。これららは単結晶シリコンの成長に障害を与える可能性があるのでエッチング除去されなければならない。堆積処理時間を、即ち、前記核生成時間で停止させるのは非常に簡単である。
前記補助層形成の間に、前記半導体本体が両処理工程中に４００°Ｃと６００°Ｃとの間の温度で５００ｍＴｏｒｒ未満の圧力で加熱されると、上記の核生成時間は約５分を超え、この時間の間、約１０ｎｍ厚みの低アモルファスシリコンの補助層が生成できる。
前記補助層形成の後、シリコン含有層が堆積される前に前記砒素の単結晶層が除去されてもよい。意外にも、シリコン化合物を有する雰囲気内で前記半導体本体を加熱することにより、前記砒素層及び前記近傍の非単結晶シリコンの補助層上にシリコン含有層が堆積され、これは、前記砒素層の存在にそのような層の成長が大きな影響を受けずに堆積されることが分かった。さらに、シリコン化合物及びゲルマニウム化合物を備える雰囲気内で前記半導体本体を加熱することにより、Ｓｉ１−ｘＧｅｘの層が、ここでは、０．０５＜ｘ＜０．２０で、０．２ａｔ％未満のカーボンが加えられて、前記砒素層及び前記近傍補助層に堆積されることが分かった。
前記補助層の形成において、前記単結晶シリコン領域内にｎ型半導体領域が形成されと、そのｎ型半導体領域上に前記砒素層が形成される。その結果、比較的高濃度にド−プされた表面を有して半導体領域が形成される。これは、特に、前記単結晶シリコン領域に、バイポ−ラトランジスタのｎ型コレクタ領域が形成され、その上に堆積された前記単結晶層内にこのトランジスタのｐ型ベース領域が形成されると効果的である。絶対項では、前記ｐ型ベース領域が前記活性層内に形成された前記ｎ型コレクタ領域より高濃度にド−ピングされる。前記コレクタ領域の表面の前記砒素層の存在により、前記堆積された単結晶層内のコレクタとベース間にｐｎ接合が位置するようになる。前記砒素層が無いとこのｐｎ接合が前記コレクタ領域内の前記堆積された単結晶層の下に形成され、その結果、ベースがより厚く形成され、従って動作の遅いトランシスタが形成されることになる。
本発明のこれら並びに他のアスペクトが以下に記載される（各）実施形態を参照ｓｈして明らかとなる。
図１乃至図８はバイポーラトランジスタを有する半導体装置の様々な製造工程を示す概略的横断面図である。簡略化のため、図では一つのトランジスタの製造を示している。実際には、集積回路を有する半導体装置は非常の多くのそのようなトランジスタ並びに異なる種類のトランジスタを備えることができることが理解されるところである。
シリコンの半導体本体１が基礎部として用いられ、図１に示すものは、約５．１０１５原子／ｃｃでｎ型にドープされたエピタキシャル成長層２が設けられる。単結晶シリコン領域、ここでは、活性領域４，そして、活性領域４上に境界を成すシリコン酸化物領域、ここでは、フィールド絶縁領域５がその層２内に形成されて、その表面３上に対し境界を成す。さらに、約１０２０原子／ｃｃでｎ型にドープされた埋め込み層６と、表面３に境界を成し、約１０１９原子／ｃｃでｎ型にドープされたコンタクト領域７とが通常方法で形成される。活性領域４内では、さらに、約１０１８原子／ｃｃでｎ型に深くドープされる（図示されない）。これは埋め込み層６までは到達するが、表面３近傍のエピタキシャル形成層２のドーピングは変わらない。このドーピングは表面３近傍に形成されるトランジスタのコレクタのコンタクト性を高める。
以下に記載されるように、シリコン含有層が表面３上に堆積され、このシリコン含有層は単結晶として単結晶活性領域４上に、そして、非単結晶（アモリファス又は多結晶）として絶縁領域５上に形成される。シリコンに加えて、この層はゲルマニウムを備えても良い。この層は、さらに、一副層が他副層上に堆積され、ここでは、一つの副層が、例えば、シリコンのみを備え、他の副層がシリコンに加えてゲルマニウムを備える複数の副層を備えてもよい。
堆積工程前に、補助層８が絶縁領域５上に形成され、そこでのシリコン含有層の成長を助長する。この補助層８のために、堆積工程が７００°Ｃ未満の比較的低い温度で行うことができる。従って、活性領域内に与えられたドーパント原子が、活性領域４内のｎ型ドーピングの場合のような、拡散により移動することがなく、形成されるコレクタ領域のコンタクト性を高める。
補助層８は通常のＬＰＣＶＤにより、４００°Ｃと６００°Ｃとの間の温度で７００ｍＴｏｒｒ未満の圧力、この例では、５５０°Ｃの温度で６００ｍＴｏｒｒの圧力で二工程行われる。第一の処理工程では、半導体本体１がガス状砒素化合物と、この例では、ガス状シリコン化合物を備える雰囲気内で加熱され、第二の処理工程では、ガス状砒素化合物は含まないが第一の処理工程と同じガス状シリコン化合物を含む雰囲気内で加熱される。この例では、スライス１が反応チャンバ内に置かれ、第一の工程では、ヒ化水素及びシランを備える窒素のような非反応性キャリアガスである混合ガスが３分通され、第二の工程で、非反応性キャリアガスに加えシランのみを備える混合ガスが約１０分反応チャンバ内を通される。
第一の工程では、反応チャンバを通る混合ガスはシリコン化合物を含む必要はない。しかし、この化合物は砒素の堆積に影響をあたえるものではない。この例では、非常に簡単な堆積処理が採用され、第一の工程の後、砒素化合物の供給のみが停止されなければならない。
第一の工程では、砒素の層が、図２で概略的に点線９で示されるように、活性領域４及びコンタクト領域７の単結晶シリコン上に形成され、砒素はシリコン酸化物５の絶縁領域上には堆積されない。活性領域４及びコンタクト領域７上に、約３分、砒素原子層が閉じられて形成されるとこのプロセスは自動的に停止する。第二の工程では、絶縁領域５上でのアモルファスシリコンの堆積が直ちに開始され、約１０分の核生成時間の間、砒素で覆われた活性領域４，７上では堆積は起こらない。このようにして、補助層８が、自己整合的に、絶縁領域５上のみに形成される。
第一の工程で活性領域４上に形成された砒素層９上のシリコンの堆積前に第二の工程が終了する。核生成時間が終了する前に補助層の堆積工程が停止する。この核生成時間の後、アモルファスシリコン層の形成が活性領域上でも始まる。その１０分の核生成時間の間に、図３に示されるように、約１０ｎｍ厚みのアモルファスシリコンの補助層が絶縁領域５上に形成される。
補助層８の形成後、図４に見られるように、シリコン含有二重層１０，１１、そして、１２，１３が、通常の方法で、７００°Ｃ未満の温度で５０Ｔｏｒｒ未満の圧力で堆積される。この例では、最初に、約３５ｎｍ厚みのＳｉ１−ｘＧｅｘの層１０，１１、ここでは、０．０５＜ｘ＜０．２０、が０．２ａｔ％未満のカーボンが加えられて堆積される。この目的のために、反応チャンバ内にシリコン本体が置かれ、非反応性キャリアガスに加え、シラン、ゲルマニウムそして二酸化炭素を備える混合ガスが反応チャンバ内を通される。幾らか時間経過後、短時間、シボランがこの混合ガスに加えられる。層１０，１１が堆積され、点線１２により示されるように、ボロンイオンでｐ型にドープされた中間層が設けられる。活性領域４上に単結晶層１０が形成され、絶縁領域５上に形成された補助層８上に多結晶層１１が形成される。コンタクト領域７上にも単結晶層１０が形成される。
Ｓｉ１−ｘＧｅｘの層１０，１１の堆積後、この例では、約３０ｎｍ厚みのシリコン層１３，１４が続いて堆積される。この目的のために、非反応性キャリアガスに加えシランを備える混合ガスがチャンバ内を通される。活性領域上４上に形成された単結晶層１０上にシリコンの単結晶層１３が形成され、補助層８上に形成された多結晶層１１上にシリコンの多結晶層１４が形成される。コンタクト領域７上に形成された単結晶層１０上にもシリコンの単結晶層１３が形成される。
活性領域上４上と絶縁領域５上の成長は同時に開始する。以上のように形成された単結晶層１０と非単結晶層１１とは実質的に等しい厚みで堆積され、従って、継ぎ目無く一体となる。その上に形成された層１３，１４も継ぎ目無く一体となる。
このように堆積された層１０，１３，１１，１４上に、図５に示されるように、シリコン酸化物の層１５が堆積され、その中に、活性領域４の位置に、通常の方法で開口１６がエッチングされ、開口内部に単結晶シリコン１１の堆積された層が露出する。シリコン酸化物の層１５上にｎ型のドープされた多結晶シリコンの導体トラック１７が続いて設けられ、これは開口１６を介して層１３のコンタクトをとる。次に、図６に示されるように、導体トラック１７をマスクとして用いてシリコン酸化物の絶縁層１５がエッチング除去され、点線１８に示されるように、導体トラック１７をマスクとして用いてボロンイオンがシリコン層１３内に注入される。
図７に示されるように、堆積された層１０，１１，１３，１４が続いて通常の方法でパターンニングされる。活性領域４上と、この領域上で境界を成す絶縁領域５の端部上において、層１０，１１，１３，１４が残され、一方で、それらは、その端部に続く位置で表面３から除去される。
スライスの短時間熱処理の間、この例では、スライスが９００°Ｃで３０秒間加熱され、図８に示されるように、層１０，１１，１３，１４内に与えられたイオン１２，１８の拡散により、それぞれ、ベース領域１９とベース接続２０が形成される。導体トラック１７からのドーピング原子の拡散により、単結晶シリコンの層１３内にエミッタ領域２１が形成される。表面３直下に位置する活性層４部分がトランジスタのコレクタ領域２２を形成する。導体トラック１７、ベース接続領域２０，そして、コンタクト領域７に、図示されていないが、二ケイ化チタンの上部層が設けられ、その後、図８に示されるように、形成された構造上にシリコン酸化物の比較的厚い層２３が堆積され、続いて、その中に、開口２４，２５、２６が、それぞれ、ベース領域１９（ベース接続領域２０を介して）、エミッタ領域２１、コレクタ領域２２（埋め込み層６及びコレクタ領域７を介して）のコンタクトために形成される。
補助層８の形成後であって、しかし、シリコン含有二重層１０，１１；１３，１４の堆積前に、砒素原子層９を除去することができる。これはこの例では行わない。シリコン含有二重層１０，１１；１３，１４が砒素原子層９上に堆積される。その結果、表面３上に境界を成し、そして、トランジスタのコレクタ領域２２を形成する活性領域４により多少高濃度のｎ型ド−ピングが行われる。絶対項では、ｐ型ベース領域１９がｎ型コレクタ領域２２より高濃度にド−ピングされる。コレクタ領域２２の表面の砒素層の存在により、シリコン・ゲルマニウム層１０内に形成されたベース領域１９内にコレクタとベース間のｐｎ接合が位置するようになる。この砒素層９が無いとｐｎ接合がコレクタ領域２２内に形成され、その結果、ベースがより厚く形成され、従って動作の遅いトランシスタになってしまう。
Claims (7)
- 半導体本体表面の単結晶シリコン領域直近に位置するシリコン酸化物領域内に非単結晶補助層が形成される半導体装置の製造方法であって、
前記補助層が二処理工程で形成され、
第一の処理工程において、砒素化合物を有する雰囲気内で前記半導体本体を加熱することにより前記単結晶シリコン領域上に砒素層が形成され、
第二の処理工程において、ガス状砒素化合物の代わりにガス状シリコン化合物を備える雰囲気内で前記半導体本体を加熱することにより前記シリコン酸化物領域上に補助層として非単結晶シリコン層が形成されることを特徴とする方法。 - 前記補助層形成の間、前記ガス状砒素化合物に加えて、前記第二の処理工程で用いられたガス状シリコン化合物を備える雰囲気内で、前記第一の処理工程中に、前記半導体本体が加熱されることを特徴とする請求項１に記載の方法。
- 前記単結晶シリコン領域上に形成された前記砒素層上で前記シリコン化合物から堆積が起きる前に前記第二の処理工程が終了することを特徴とする請求項１又は２に記載の方法。
- 前記補助層形成の間、４００°Ｃと６００°Ｃとの間の温度で５００ｍＴｏｒｒ未満の圧力で、前記両処理工程中に、前記半導体本体が加熱されることを特徴とする請求項１、２又は３いずれかに記載の方法。
- 前記補助層形成の後、シリコン化合物を備える雰囲気内で前記半導体本体を加熱して前記砒素層及び前記補助層上にシリコン含有層が堆積されることを特徴とする請求項１乃至４いずれかに記載の方法。
- シリコン化合物及びゲルマニウム化合物を備える雰囲気内で前記半導体本体を加熱して、前記シリコン含有層として、Ｓｉ１−ｘＧｅｘの層が、ここでは、０．０５＜ｘ＜０．２０で、０．２ａｔ％未満のカーボンが加えられて堆積されることを特徴とする請求項５に記載の方法。
- 前記単結晶シリコン領域に、バイポ−ラトランジスタのｎ型コレクタ領域が形成され、そして、その上に堆積された前記Ｓｉ１−ｘＧｅｘの単結晶層内にこのトランジスタのｐ型ベース領域が形成されることを特徴とする請求項５又は６に記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP02080509 | 2002-12-20 | ||
| PCT/IB2003/006017 WO2004057654A2 (en) | 2002-12-20 | 2003-12-16 | Method of manufacturing a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006511084A true JP2006511084A (ja) | 2006-03-30 |
Family
ID=32668808
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004561870A Pending JP2006511084A (ja) | 2002-12-20 | 2003-12-16 | 半導体装置の製造方法 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US7794540B2 (ja) |
| EP (1) | EP1579487B1 (ja) |
| JP (1) | JP2006511084A (ja) |
| KR (1) | KR20050084387A (ja) |
| CN (1) | CN100358110C (ja) |
| AT (1) | ATE443925T1 (ja) |
| AU (1) | AU2003303274A1 (ja) |
| DE (1) | DE60329421D1 (ja) |
| TW (1) | TW200501267A (ja) |
| WO (1) | WO2004057654A2 (ja) |
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-
2003
- 2003-12-16 JP JP2004561870A patent/JP2006511084A/ja active Pending
- 2003-12-16 US US10/539,549 patent/US7794540B2/en active Active
- 2003-12-16 CN CNB2003801071112A patent/CN100358110C/zh not_active Expired - Fee Related
- 2003-12-16 AU AU2003303274A patent/AU2003303274A1/en not_active Abandoned
- 2003-12-16 WO PCT/IB2003/006017 patent/WO2004057654A2/en active Application Filing
- 2003-12-16 DE DE60329421T patent/DE60329421D1/de not_active Expired - Lifetime
- 2003-12-16 KR KR1020057011210A patent/KR20050084387A/ko not_active Application Discontinuation
- 2003-12-16 EP EP03813689A patent/EP1579487B1/en not_active Expired - Lifetime
- 2003-12-16 AT AT03813689T patent/ATE443925T1/de not_active IP Right Cessation
- 2003-12-17 TW TW092135803A patent/TW200501267A/zh unknown
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|---|---|
| WO2004057654A3 (en) | 2004-10-14 |
| CN1729555A (zh) | 2006-02-01 |
| KR20050084387A (ko) | 2005-08-26 |
| TW200501267A (en) | 2005-01-01 |
| CN100358110C (zh) | 2007-12-26 |
| EP1579487B1 (en) | 2009-09-23 |
| WO2004057654A2 (en) | 2004-07-08 |
| US7794540B2 (en) | 2010-09-14 |
| DE60329421D1 (de) | 2009-11-05 |
| EP1579487A2 (en) | 2005-09-28 |
| ATE443925T1 (de) | 2009-10-15 |
| AU2003303274A1 (en) | 2004-07-14 |
| US20060148257A1 (en) | 2006-07-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061214 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20090121 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100728 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101203 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20110426 |