JPS61242073A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS61242073A
JPS61242073A JP8413485A JP8413485A JPS61242073A JP S61242073 A JPS61242073 A JP S61242073A JP 8413485 A JP8413485 A JP 8413485A JP 8413485 A JP8413485 A JP 8413485A JP S61242073 A JPS61242073 A JP S61242073A
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JP
Japan
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layer
semiconductor layer
substrate
region
poly
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JP8413485A
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Masayuki Takeda
正行 武田
Fumitake Mieno
文健 三重野
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 基板上に被着された絶縁層を開口して、選択エピタキシ
ャル成長法により第1の半導体層を開口部内に形成する
。つぎに基板全面に非晶質半導体層を被着し、アニール
を行って開口部上は単結晶化、絶縁層上は多結晶化する
さらにその上にエピタキシャル成長して単結晶上には第
2の半導体層を、多結晶上には多結晶半導体層を形成す
る。
以上の工程を経た構造において、第2の半導体層内に動
作領域を形成し、多結晶半導体層は動作領域側面よりの
電極引出し用の導電層として用いることにより高速デバ
イスが得られる。
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、例えば高集積、
高速バイポーラトランジスタのベース電極をベース層の
側面より引き出す方法に関する。
〔従来の技術〕
第3図は従来例によるバイポーラトランジスタの断面図
である。
図において、21はp型の半導体基板、22はn+型の
高不純物濃度の埋込層、23はn型エビタキシャル成長
層でコレクタ領域を構成し、24はp型の素子分離領域
、25はp型の不純物導入層でベース領域を構成し、2
6はn型の不純物導入層でエミッタ領域を構成し、27
はn1型のコレクタコンタクトSN域、28.29.3
0は導電層よりなり、それぞれコレクタ、ベース、エミ
ッタ電極を構成し、3工はフィールド絶縁層である。
このような構造のトランジスタにおいては、ベース電極
29とエミッタ電極30間の絶縁距離を確保するため、
ベース領域25はエミッタ領域26よりかなり大きくし
なければならない。しかしトランジスタ作用にあずかる
動作領域はエミッタ領域26の直下の領域のみで、それ
以外の領域はベース電極引出し用のものであり、その大
きさはできるだけ小さいことが望ましい。
従って、ベース領域を機能的に必要とする大きさより大
きくしなければならず、高集積化の制約となり、さらに
動作速度を制限するため、ベース電極をベース領域の側
面より引き出す方法が種々工夫されている。
第4図(1)、(2)は従来例による電極引出し方法を
工程順に説明する基板断面図である。
第4図(1)において、lは半導体基板で珪素(Si)
基板を用い、この上に化学気相成長(CVD)法により
、絶縁層として二酸化珪素(SiO□)層2と多結晶珪
素(ポリSi)層41を被着する。
つぎに、通常のりソゲラフイエ程を用いて動作領域形成
用の開口部3を形成する。
第4図(2)において、エピタキシャル−ポリSt成長
により、単結晶Si層上には単結晶Siを、多結晶上に
はポリSiを成長させる。この場合は、単結晶である(
St)基板1上には単結晶の半導体層42Aが成長し、
ポリSi層31上にはポリSi層42Bが成長する。
ポリSi層33は硼素イオン(B+)を注入して、ベー
ス電極引出し用の導電層とする。
〔発明が解決しようとする問題点〕
従来例による電極引出し方法では (1)  基板が平坦化されないため、高集積、微細加
工のプロセスに適しない。
(2)  成長した単結晶のエピタキシャル層とポリS
i層との界面が細くなり、断線しやすくなる。
(3)  ポリSi層のグレインサイズが大きくなる・
等の欠点を有する。
〔問題点を解決するための手段〕
上記の問題点の解決は、半導体基板(11上に絶縁層(
2)を被着し、該絶縁層(2)に開口部(3)を形成す
る工程と、該開口部(3)内に選択エピタキシャル成長
により第1の半導体層(4)を堆積する工程と、基板全
面に非晶質半導体層(5)を被着する工程と、基板全面
にエピタキシャル成長して該第1の半導体層(4)上に
第2の半導体層(5A)を、該絶縁層(2)上に多結晶
半導体層(5B)を堆積する工程とを含む本発明による
半導体装置の製造方法により達成できる。
〔作用〕
本発明は、 (1)基板上に被着された絶縁層に形成された開口部を
、一旦選択エビタキシャル成長により埋めるため段差が
なくなり、平坦化プロセスとなる。
(2)  ベース電極をベース領域の側壁より引出すこ
とができ、ベース領域を必要最低限度に小さく形成する
ことができ、従って寄生容量を低減し、高速化が可能と
なる。
(3)段差がないため、成長した単結晶のエピタキシャ
ル層とポリSi層との界面における断線がなくなる。
(4)非晶質半導体層を多結晶化した層上に成長したポ
リSi層のグレインサイズは小さく、ポリ5tJt!表
面の凹凸は小さくなる。
等の作用を有する。
〔実施例〕
第1図(11乃至(4)は本発明による電極引出し方法
を工程順に説明する基板断面図である。
第1図(1)において、lは半導体基板でSi基板を用
い、この上にCVD法により、絶縁層とじてSfO,層
2を被着する。
つぎに、動作領域形成用の開口部3を形成する。
第1図(2)において、Stの選択エピタキシャル成長
により開口部3内にのみ第1の半導体層4を堆積する。
Siの選択エピタキシャル成長は、反応ガスとして二塩
化シラン(SiHzClz)を用い、これを80Tor
rに減圧して1100℃で熱分解して行う。
第1図(3)において、基板全面に厚さ約500人の非
晶質珪素(a−St)層5を成長する。
a−3iの成長は、200KHzのプラズマ中で、反応
ガスとしてモノシラン(SiH*)を用い、これを〜I
Torrに減圧し、基板を350℃に加熱して行う。
つぎに1060〜1080℃でアニールして、開口部上
は単結晶化、絶縁層上は多結晶化する。
この場合、多結晶化さ、れた層のグレインサイズは極め
て小さい。
第1図(4)において、エピタキシャル−ポリSi成長
により、単結晶St石層上は単結晶Stを、絶縁層上に
はポリStを成長させる。この場合は、単結晶である第
1の半導体層4には単結晶の第2の半導体層6Aが成長
し、SiO□層2上にはポリSi層6Bが成長する。
エピタキシャル−ポリSi成長は、反応ガスとしてモノ
シラン(SiH4)を用い、これを760Torrに減
圧して1050℃で熱分解して行う。
ポリSi層6BはB゛を注入して、ベースコンタクト領
域とする。
Boの注入条件はエネルギ30 KeV、ドーズ量1O
1sCII+−2テアル。
グレインサイズが極めて小さいポリSi層上に成長した
ポリ5i56Bもまたグレインサイズは極めて小さく、
この層の表面の凹凸は1μm成長に対して、従来は厚さ
の20〜30%の凹凸であるが、本発明によると10%
以下であることが走査型電子顕微鏡により観察された。
第2図は本発明による電極引出し方法を用いたバイポー
ラトランジスタの断面図である。
図において、111は半導体基板でp型Si基板、11
2はn゛型の埋込層、113はn型のコレクタ領域、1
14はSiO2層、115はベース電極引出し用のベー
スコンタクト領域でポリSiよりなる導電層、116は
p型のベース領域、117はn型のエミッタ領域、11
8はn“型のコレクタコンタクト領域、119はp型の
素子分離領域、105はStO□層、7AはポリSiよ
りなるエミッタ電極、8Bはベース電極、8Cはコレク
タ電極である。
この構造においては、ベース領域116の側面より、ベ
ースコンタクト領域115が引き出されている。
〔発明の効果〕 以上詳細に説明したように本発明によれば、(1)基板
が平坦化され、高集積、微細加工のプロセスに適する。
(2)成長した単結晶のエピタキシャル層の側面とポリ
Si層が接続するため、断線の心配がない。
(3)  ポリSi層のグレインサイズが小さくなり、
ボ’JSi層表面の凹凸が減少するため、デバイスの信
頼性が向上する。
【図面の簡単な説明】
第1図(1)乃至(4)は本発明による電極引出し方法
を工程順に説明する基板断面図、 第2図は本発明による電極引出し方法を用いたバイポー
ラトランジスタの断面図、 第3図は従来例によるバイポーラトランジスタの断面図
、 第4図(1)、(2)は従来例による電極引出し方法を
工程順に説明する基板断面図である。 図において、 lは半導体基板でSi基板、 2は絶縁層でS iO21J % 3は開口部・ 4は第1の半導体層、 5は非晶質珪素(a−Si)層、 6Aは第2の半導体層、 6BはポリSi層、 である。 不登gF4を二よ5電々シ5It方風 第1 図 マ 従来例1は5電、府と31出方法 第−4図 hi g同にようノ(イオーラトランジλりeQfr耐
目図第 2  図

Claims (1)

  1. 【特許請求の範囲】 半導体基板(1)上に絶縁層(2)を被着し、該絶縁層
    (2)に開口部(3)を形成する工程と、 該開口部(3)内に選択エピタキシャル成長により第1
    の半導体層(4)を堆積する工程と、 基板全面に非晶質半導体層(5)を被着する工程と、基
    板全面にエピタキシャル成長して該第1の半導体層(4
    )上に第2の半導体層(5A)を、該絶縁層(2)上に
    多結晶半導体層(5B)を堆積する工程とを含むことを
    特徴とする半導体装置の製造方法。
JP8413485A 1985-04-19 1985-04-19 半導体装置の製造方法 Granted JPS61242073A (ja)

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JPH0467779B2 JPH0467779B2 (ja) 1992-10-29

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63170963A (ja) * 1986-12-23 1988-07-14 Yokogawa Hewlett Packard Ltd バイポーラトランジスタの構造
JP2006511084A (ja) * 2002-12-20 2006-03-30 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 半導体装置の製造方法

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