JPS61242073A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61242073A JPS61242073A JP8413485A JP8413485A JPS61242073A JP S61242073 A JPS61242073 A JP S61242073A JP 8413485 A JP8413485 A JP 8413485A JP 8413485 A JP8413485 A JP 8413485A JP S61242073 A JPS61242073 A JP S61242073A
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- Japan
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- semiconductor layer
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- poly
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
基板上に被着された絶縁層を開口して、選択エピタキシ
ャル成長法により第１の半導体層を開口部内に形成する
。つぎに基板全面に非晶質半導体層を被着し、アニール
を行って開口部上は単結晶化、絶縁層上は多結晶化する
。
ャル成長法により第１の半導体層を開口部内に形成する
。つぎに基板全面に非晶質半導体層を被着し、アニール
を行って開口部上は単結晶化、絶縁層上は多結晶化する
。
さらにその上にエピタキシャル成長して単結晶上には第
２の半導体層を、多結晶上には多結晶半導体層を形成す
る。
２の半導体層を、多結晶上には多結晶半導体層を形成す
る。
以上の工程を経た構造において、第２の半導体層内に動
作領域を形成し、多結晶半導体層は動作領域側面よりの
電極引出し用の導電層として用いることにより高速デバ
イスが得られる。
作領域を形成し、多結晶半導体層は動作領域側面よりの
電極引出し用の導電層として用いることにより高速デバ
イスが得られる。
本発明は半導体装置の製造方法に係り、例えば高集積、
高速バイポーラトランジスタのベース電極をベース層の
側面より引き出す方法に関する。
高速バイポーラトランジスタのベース電極をベース層の
側面より引き出す方法に関する。
第３図は従来例によるバイポーラトランジスタの断面図
である。
である。
図において、２１はｐ型の半導体基板、２２はｎ＋型の
高不純物濃度の埋込層、２３はｎ型エビタキシャル成長
層でコレクタ領域を構成し、２４はｐ型の素子分離領域
、２５はｐ型の不純物導入層でベース領域を構成し、２
６はｎ型の不純物導入層でエミッタ領域を構成し、２７
はｎ１型のコレクタコンタクトＳＮ域、２８．２９．３
０は導電層よりなり、それぞれコレクタ、ベース、エミ
ッタ電極を構成し、３工はフィールド絶縁層である。
高不純物濃度の埋込層、２３はｎ型エビタキシャル成長
層でコレクタ領域を構成し、２４はｐ型の素子分離領域
、２５はｐ型の不純物導入層でベース領域を構成し、２
６はｎ型の不純物導入層でエミッタ領域を構成し、２７
はｎ１型のコレクタコンタクトＳＮ域、２８．２９．３
０は導電層よりなり、それぞれコレクタ、ベース、エミ
ッタ電極を構成し、３工はフィールド絶縁層である。
このような構造のトランジスタにおいては、ベース電極
２９とエミッタ電極３０間の絶縁距離を確保するため、
ベース領域２５はエミッタ領域２６よりかなり大きくし
なければならない。しかしトランジスタ作用にあずかる
動作領域はエミッタ領域２６の直下の領域のみで、それ
以外の領域はベース電極引出し用のものであり、その大
きさはできるだけ小さいことが望ましい。
２９とエミッタ電極３０間の絶縁距離を確保するため、
ベース領域２５はエミッタ領域２６よりかなり大きくし
なければならない。しかしトランジスタ作用にあずかる
動作領域はエミッタ領域２６の直下の領域のみで、それ
以外の領域はベース電極引出し用のものであり、その大
きさはできるだけ小さいことが望ましい。
従って、ベース領域を機能的に必要とする大きさより大
きくしなければならず、高集積化の制約となり、さらに
動作速度を制限するため、ベース電極をベース領域の側
面より引き出す方法が種々工夫されている。
きくしなければならず、高集積化の制約となり、さらに
動作速度を制限するため、ベース電極をベース領域の側
面より引き出す方法が種々工夫されている。
第４図（１）、（２）は従来例による電極引出し方法を
工程順に説明する基板断面図である。
工程順に説明する基板断面図である。
第４図（１）において、ｌは半導体基板で珪素（Ｓｉ）
基板を用い、この上に化学気相成長（ＣＶＤ）法により
、絶縁層として二酸化珪素（ＳｉＯ□）層２と多結晶珪
素（ポリＳｉ）層４１を被着する。
基板を用い、この上に化学気相成長（ＣＶＤ）法により
、絶縁層として二酸化珪素（ＳｉＯ□）層２と多結晶珪
素（ポリＳｉ）層４１を被着する。
つぎに、通常のりソゲラフイエ程を用いて動作領域形成
用の開口部３を形成する。
用の開口部３を形成する。
第４図（２）において、エピタキシャル−ポリＳｔ成長
により、単結晶Ｓｉ層上には単結晶Ｓｉを、多結晶上に
はポリＳｉを成長させる。この場合は、単結晶である（
Ｓｔ）基板１上には単結晶の半導体層４２Ａが成長し、
ポリＳｉ層３１上にはポリＳｉ層４２Ｂが成長する。
により、単結晶Ｓｉ層上には単結晶Ｓｉを、多結晶上に
はポリＳｉを成長させる。この場合は、単結晶である（
Ｓｔ）基板１上には単結晶の半導体層４２Ａが成長し、
ポリＳｉ層３１上にはポリＳｉ層４２Ｂが成長する。
ポリＳｉ層３３は硼素イオン（Ｂ＋）を注入して、ベー
ス電極引出し用の導電層とする。
ス電極引出し用の導電層とする。
従来例による電極引出し方法では
（１） 基板が平坦化されないため、高集積、微細加
工のプロセスに適しない。
工のプロセスに適しない。
（２） 成長した単結晶のエピタキシャル層とポリＳ
ｉ層との界面が細くなり、断線しやすくなる。
ｉ層との界面が細くなり、断線しやすくなる。
（３） ポリＳｉ層のグレインサイズが大きくなる・
等の欠点を有する。
等の欠点を有する。
上記の問題点の解決は、半導体基板（１１上に絶縁層（
２）を被着し、該絶縁層（２）に開口部（３）を形成す
る工程と、該開口部（３）内に選択エピタキシャル成長
により第１の半導体層（４）を堆積する工程と、基板全
面に非晶質半導体層（５）を被着する工程と、基板全面
にエピタキシャル成長して該第１の半導体層（４）上に
第２の半導体層（５Ａ）を、該絶縁層（２）上に多結晶
半導体層（５Ｂ）を堆積する工程とを含む本発明による
半導体装置の製造方法により達成できる。
２）を被着し、該絶縁層（２）に開口部（３）を形成す
る工程と、該開口部（３）内に選択エピタキシャル成長
により第１の半導体層（４）を堆積する工程と、基板全
面に非晶質半導体層（５）を被着する工程と、基板全面
にエピタキシャル成長して該第１の半導体層（４）上に
第２の半導体層（５Ａ）を、該絶縁層（２）上に多結晶
半導体層（５Ｂ）を堆積する工程とを含む本発明による
半導体装置の製造方法により達成できる。
本発明は、
（１）基板上に被着された絶縁層に形成された開口部を
、一旦選択エビタキシャル成長により埋めるため段差が
なくなり、平坦化プロセスとなる。
、一旦選択エビタキシャル成長により埋めるため段差が
なくなり、平坦化プロセスとなる。
（２） ベース電極をベース領域の側壁より引出すこ
とができ、ベース領域を必要最低限度に小さく形成する
ことができ、従って寄生容量を低減し、高速化が可能と
なる。
とができ、ベース領域を必要最低限度に小さく形成する
ことができ、従って寄生容量を低減し、高速化が可能と
なる。
（３）段差がないため、成長した単結晶のエピタキシャ
ル層とポリＳｉ層との界面における断線がなくなる。
ル層とポリＳｉ層との界面における断線がなくなる。
（４）非晶質半導体層を多結晶化した層上に成長したポ
リＳｉ層のグレインサイズは小さく、ポリ５ｔＪｔ！表
面の凹凸は小さくなる。
リＳｉ層のグレインサイズは小さく、ポリ５ｔＪｔ！表
面の凹凸は小さくなる。
等の作用を有する。
第１図（１１乃至（４）は本発明による電極引出し方法
を工程順に説明する基板断面図である。
を工程順に説明する基板断面図である。
第１図（１）において、ｌは半導体基板でＳｉ基板を用
い、この上にＣＶＤ法により、絶縁層とじてＳｆＯ，層
２を被着する。
い、この上にＣＶＤ法により、絶縁層とじてＳｆＯ，層
２を被着する。
つぎに、動作領域形成用の開口部３を形成する。
第１図（２）において、Ｓｔの選択エピタキシャル成長
により開口部３内にのみ第１の半導体層４を堆積する。
により開口部３内にのみ第１の半導体層４を堆積する。
Ｓｉの選択エピタキシャル成長は、反応ガスとして二塩
化シラン（ＳｉＨｚＣｌｚ）を用い、これを８０Ｔｏｒ
ｒに減圧して１１００℃で熱分解して行う。
化シラン（ＳｉＨｚＣｌｚ）を用い、これを８０Ｔｏｒ
ｒに減圧して１１００℃で熱分解して行う。
第１図（３）において、基板全面に厚さ約５００人の非
晶質珪素（ａ−Ｓｔ）層５を成長する。
晶質珪素（ａ−Ｓｔ）層５を成長する。
ａ−３ｉの成長は、２００ＫＨｚのプラズマ中で、反応
ガスとしてモノシラン（ＳｉＨ＊）を用い、これを〜Ｉ
Ｔｏｒｒに減圧し、基板を３５０℃に加熱して行う。
ガスとしてモノシラン（ＳｉＨ＊）を用い、これを〜Ｉ
Ｔｏｒｒに減圧し、基板を３５０℃に加熱して行う。
つぎに１０６０〜１０８０℃でアニールして、開口部上
は単結晶化、絶縁層上は多結晶化する。
は単結晶化、絶縁層上は多結晶化する。
この場合、多結晶化さ、れた層のグレインサイズは極め
て小さい。
て小さい。
第１図（４）において、エピタキシャル−ポリＳｉ成長
により、単結晶Ｓｔ石層上は単結晶Ｓｔを、絶縁層上に
はポリＳｔを成長させる。この場合は、単結晶である第
１の半導体層４には単結晶の第２の半導体層６Ａが成長
し、ＳｉＯ□層２上にはポリＳｉ層６Ｂが成長する。
により、単結晶Ｓｔ石層上は単結晶Ｓｔを、絶縁層上に
はポリＳｔを成長させる。この場合は、単結晶である第
１の半導体層４には単結晶の第２の半導体層６Ａが成長
し、ＳｉＯ□層２上にはポリＳｉ層６Ｂが成長する。
エピタキシャル−ポリＳｉ成長は、反応ガスとしてモノ
シラン（ＳｉＨ４）を用い、これを７６０Ｔｏｒｒに減
圧して１０５０℃で熱分解して行う。
シラン（ＳｉＨ４）を用い、これを７６０Ｔｏｒｒに減
圧して１０５０℃で熱分解して行う。
ポリＳｉ層６ＢはＢ゛を注入して、ベースコンタクト領
域とする。
域とする。
Ｂｏの注入条件はエネルギ３０ ＫｅＶ、ドーズ量１Ｏ
１ｓＣＩＩ＋−２テアル。
１ｓＣＩＩ＋−２テアル。
グレインサイズが極めて小さいポリＳｉ層上に成長した
ポリ５ｉ５６Ｂもまたグレインサイズは極めて小さく、
この層の表面の凹凸は１μｍ成長に対して、従来は厚さ
の２０〜３０％の凹凸であるが、本発明によると１０％
以下であることが走査型電子顕微鏡により観察された。
ポリ５ｉ５６Ｂもまたグレインサイズは極めて小さく、
この層の表面の凹凸は１μｍ成長に対して、従来は厚さ
の２０〜３０％の凹凸であるが、本発明によると１０％
以下であることが走査型電子顕微鏡により観察された。
第２図は本発明による電極引出し方法を用いたバイポー
ラトランジスタの断面図である。
ラトランジスタの断面図である。
図において、１１１は半導体基板でｐ型Ｓｉ基板、１１
２はｎ゛型の埋込層、１１３はｎ型のコレクタ領域、１
１４はＳｉＯ２層、１１５はベース電極引出し用のベー
スコンタクト領域でポリＳｉよりなる導電層、１１６は
ｐ型のベース領域、１１７はｎ型のエミッタ領域、１１
８はｎ“型のコレクタコンタクト領域、１１９はｐ型の
素子分離領域、１０５はＳｔＯ□層、７ＡはポリＳｉよ
りなるエミッタ電極、８Ｂはベース電極、８Ｃはコレク
タ電極である。
２はｎ゛型の埋込層、１１３はｎ型のコレクタ領域、１
１４はＳｉＯ２層、１１５はベース電極引出し用のベー
スコンタクト領域でポリＳｉよりなる導電層、１１６は
ｐ型のベース領域、１１７はｎ型のエミッタ領域、１１
８はｎ“型のコレクタコンタクト領域、１１９はｐ型の
素子分離領域、１０５はＳｔＯ□層、７ＡはポリＳｉよ
りなるエミッタ電極、８Ｂはベース電極、８Ｃはコレク
タ電極である。
この構造においては、ベース領域１１６の側面より、ベ
ースコンタクト領域１１５が引き出されている。
ースコンタクト領域１１５が引き出されている。
〔発明の効果〕
以上詳細に説明したように本発明によれば、（１）基板
が平坦化され、高集積、微細加工のプロセスに適する。
が平坦化され、高集積、微細加工のプロセスに適する。
（２）成長した単結晶のエピタキシャル層の側面とポリ
Ｓｉ層が接続するため、断線の心配がない。
Ｓｉ層が接続するため、断線の心配がない。
（３） ポリＳｉ層のグレインサイズが小さくなり、
ボ’ＪＳｉ層表面の凹凸が減少するため、デバイスの信
頼性が向上する。
ボ’ＪＳｉ層表面の凹凸が減少するため、デバイスの信
頼性が向上する。
第１図（１）乃至（４）は本発明による電極引出し方法
を工程順に説明する基板断面図、 第２図は本発明による電極引出し方法を用いたバイポー
ラトランジスタの断面図、 第３図は従来例によるバイポーラトランジスタの断面図
、 第４図（１）、（２）は従来例による電極引出し方法を
工程順に説明する基板断面図である。 図において、 ｌは半導体基板でＳｉ基板、 ２は絶縁層でＳ ｉＯ２１Ｊ ％ ３は開口部・ ４は第１の半導体層、 ５は非晶質珪素（ａ−Ｓｉ）層、 ６Ａは第２の半導体層、 ６ＢはポリＳｉ層、 である。 不登ｇＦ４を二よ５電々シ５Ｉｔ方風 第１ 図 マ 従来例１は５電、府と３１出方法 第−４図 ｈｉ ｇ同にようノ（イオーラトランジλりｅＱｆｒ耐
目図第 ２ 図
を工程順に説明する基板断面図、 第２図は本発明による電極引出し方法を用いたバイポー
ラトランジスタの断面図、 第３図は従来例によるバイポーラトランジスタの断面図
、 第４図（１）、（２）は従来例による電極引出し方法を
工程順に説明する基板断面図である。 図において、 ｌは半導体基板でＳｉ基板、 ２は絶縁層でＳ ｉＯ２１Ｊ ％ ３は開口部・ ４は第１の半導体層、 ５は非晶質珪素（ａ−Ｓｉ）層、 ６Ａは第２の半導体層、 ６ＢはポリＳｉ層、 である。 不登ｇＦ４を二よ５電々シ５Ｉｔ方風 第１ 図 マ 従来例１は５電、府と３１出方法 第−４図 ｈｉ ｇ同にようノ（イオーラトランジλりｅＱｆｒ耐
目図第 ２ 図
Claims (1)
- 【特許請求の範囲】 半導体基板（１）上に絶縁層（２）を被着し、該絶縁層
（２）に開口部（３）を形成する工程と、 該開口部（３）内に選択エピタキシャル成長により第１
の半導体層（４）を堆積する工程と、 基板全面に非晶質半導体層（５）を被着する工程と、基
板全面にエピタキシャル成長して該第１の半導体層（４
）上に第２の半導体層（５Ａ）を、該絶縁層（２）上に
多結晶半導体層（５Ｂ）を堆積する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8413485A JPS61242073A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8413485A JPS61242073A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61242073A true JPS61242073A (ja) | 1986-10-28 |
| JPH0467779B2 JPH0467779B2 (ja) | 1992-10-29 |
Family
ID=13822026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8413485A Granted JPS61242073A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242073A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170963A (ja) * | 1986-12-23 | 1988-07-14 | Yokogawa Hewlett Packard Ltd | バイポーラトランジスタの構造 |
| JP2006511084A (ja) * | 2002-12-20 | 2006-03-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置の製造方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673447A (en) * | 1979-11-21 | 1981-06-18 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS57134967A (en) * | 1981-02-14 | 1982-08-20 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS6052038A (ja) * | 1983-08-31 | 1985-03-23 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-04-19 JP JP8413485A patent/JPS61242073A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673447A (en) * | 1979-11-21 | 1981-06-18 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS57134967A (en) * | 1981-02-14 | 1982-08-20 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS6052038A (ja) * | 1983-08-31 | 1985-03-23 | Nec Corp | 半導体装置の製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170963A (ja) * | 1986-12-23 | 1988-07-14 | Yokogawa Hewlett Packard Ltd | バイポーラトランジスタの構造 |
| JP2006511084A (ja) * | 2002-12-20 | 2006-03-30 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0467779B2 (ja) | 1992-10-29 |
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