JPH0467779B2 - - Google Patents
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- JPH0467779B2 JPH0467779B2 JP60084134A JP8413485A JPH0467779B2 JP H0467779 B2 JPH0467779 B2 JP H0467779B2 JP 60084134 A JP60084134 A JP 60084134A JP 8413485 A JP8413485 A JP 8413485A JP H0467779 B2 JPH0467779 B2 JP H0467779B2
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- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
〔概要〕
基板上に被着された絶縁層を開口して、選択エ
ピタキシヤル成長法にり第１の半導体層を開口部
内に形成する。つぎに基板全面に非晶質半導体層
を被着し、アニールを行つて開口部上は単結晶
化、絶縁層上は多結晶化する。
ピタキシヤル成長法にり第１の半導体層を開口部
内に形成する。つぎに基板全面に非晶質半導体層
を被着し、アニールを行つて開口部上は単結晶
化、絶縁層上は多結晶化する。
さらにその上にエピタキシヤル成長して単結晶
上には第２の半導体層を、多結晶上には多結晶半
導体層を形成する。
上には第２の半導体層を、多結晶上には多結晶半
導体層を形成する。
以上の工程を経た構造において、第２の半導体
層内に動作領域を形成し、多結晶半導体層は動作
領域面よりの電極引出し用の導電層として用いる
ことにより高速デバイスが得られる。
層内に動作領域を形成し、多結晶半導体層は動作
領域面よりの電極引出し用の導電層として用いる
ことにより高速デバイスが得られる。
本発明は半導体装置の製造方法に係り、例えば
高集積、高速バイポーラトランジスタのベース電
極をベース層の側面より引き出す方法に関する。
高集積、高速バイポーラトランジスタのベース電
極をベース層の側面より引き出す方法に関する。
第３図は従来例によるバイポーラトランジスタ
の断面図である。
の断面図である。
図において、２１はｐ型の半導体基板、２２は
n+型の高不純物濃度の埋込層、２３ｎ型エピタ
キシヤル成長層でコレクタ領域を構成し、２４は
ｐ型の素子分離領域、２５はｐ型の不純物導入層
でベース領域を構成し、２６はｎ型の不純物導入
層でエミツタ領域を構成し、２７はn+型のコレ
クタコンタクト領域、２８，２９，３０は導電層
よりなり、それぞれコレクタ、ベース、エミツタ
電極を構成し、３１はフイールド絶縁層である。
n+型の高不純物濃度の埋込層、２３ｎ型エピタ
キシヤル成長層でコレクタ領域を構成し、２４は
ｐ型の素子分離領域、２５はｐ型の不純物導入層
でベース領域を構成し、２６はｎ型の不純物導入
層でエミツタ領域を構成し、２７はn+型のコレ
クタコンタクト領域、２８，２９，３０は導電層
よりなり、それぞれコレクタ、ベース、エミツタ
電極を構成し、３１はフイールド絶縁層である。
このような構造のトランジスタにおいては、ベ
ース電極２９とエミツタ電極３０間の絶縁距離を
確保するため、ベース領域２５はエミツタ領域２
６よりかなり大きくしなければならない。しかし
トランジスタ作用にあずかる動作領域はエミツタ
領域２６の直下の領域のみで、それ以外の領域は
ベース電極引出し用のものであり、その大きさは
できるだけ小さいことが望ましい。
ース電極２９とエミツタ電極３０間の絶縁距離を
確保するため、ベース領域２５はエミツタ領域２
６よりかなり大きくしなければならない。しかし
トランジスタ作用にあずかる動作領域はエミツタ
領域２６の直下の領域のみで、それ以外の領域は
ベース電極引出し用のものであり、その大きさは
できるだけ小さいことが望ましい。
従つて、ベース領域を機能的に必要とする大き
さより大きくしなければならず、高集積化の制約
となり、さらに動作速度を制限するため、ベース
電極をベース領域の側面より引き出す方法が種々
工夫されている。
さより大きくしなければならず、高集積化の制約
となり、さらに動作速度を制限するため、ベース
電極をベース領域の側面より引き出す方法が種々
工夫されている。
第４図１，２は従来例による電極引出し方法を
工程順に説明する基板断面図である。
工程順に説明する基板断面図である。
第４図１において、１は半導体基板で珪素
（Si）基板を用い、この上に化学気相成長
（CVD）法により、絶縁層として二酸化珪素
（SiO2）層２と多結晶珪素（ポリSi）層４１を被
着する。
（Si）基板を用い、この上に化学気相成長
（CVD）法により、絶縁層として二酸化珪素
（SiO2）層２と多結晶珪素（ポリSi）層４１を被
着する。
つぎに、通常のリングラフイ工程を用いて動作
領域形成用の開口部３を形成する。
領域形成用の開口部３を形成する。
第４図２において、エピタキシヤル−ポリSi成
長により、単結晶Si層上には単結晶Siを、多結晶
上にはポリSiを成長させる。この場合は、単結晶
である（Si）基板１上には単結晶の半導体層４２
Ａが成長し、ポリSi層３１上にはポリSi層４２Ｂ
が成長する。
長により、単結晶Si層上には単結晶Siを、多結晶
上にはポリSiを成長させる。この場合は、単結晶
である（Si）基板１上には単結晶の半導体層４２
Ａが成長し、ポリSi層３１上にはポリSi層４２Ｂ
が成長する。
ポリSi層３３は硼素イオン（B+）を注入して、
ベース電極引出し用の導電層とする。
ベース電極引出し用の導電層とする。
従来例による電極引出し方法では
(1) 基板が平坦化されないため、高集積、微細加
工のプロセスに適しない。
工のプロセスに適しない。
(2) 成長した単結晶のエピタキシヤル層とポリSi
層との界面が細くない、断線しやすくなる。
層との界面が細くない、断線しやすくなる。
(3) ポリSi層のグレインサイズが大きくなる。
等の欠点を有する。
上記問題点の解決は、半導体基板１上に絶縁膜
２を被着し、該絶縁層に開口部３を形成する工程
と、次いで、該開口３内に選択的に第１の単結晶
半導体層４を堆積する工程と、次いで、該第１の
単結晶半導体層４上および該絶縁膜２上に非晶質
半導体層５を被着する工程と、次いで、該基板を
熱処理して、該第１の単結晶半導体層４上の該非
晶質半導体層５を単結晶化し、該絶縁膜２上の該
非晶質半導体層５を多結晶化する工程と、次い
で、該基板上にエピタキシヤル成長して、該第１
の単結晶半導体層４上に第２の単結晶半導体層５
Ａ，６Ａを成長するとともに、該絶縁膜２上に多
結晶半導体層５Ｂ，６Ｂを堆積する工程とを含む
半導体装置の製造方法により達成される。
２を被着し、該絶縁層に開口部３を形成する工程
と、次いで、該開口３内に選択的に第１の単結晶
半導体層４を堆積する工程と、次いで、該第１の
単結晶半導体層４上および該絶縁膜２上に非晶質
半導体層５を被着する工程と、次いで、該基板を
熱処理して、該第１の単結晶半導体層４上の該非
晶質半導体層５を単結晶化し、該絶縁膜２上の該
非晶質半導体層５を多結晶化する工程と、次い
で、該基板上にエピタキシヤル成長して、該第１
の単結晶半導体層４上に第２の単結晶半導体層５
Ａ，６Ａを成長するとともに、該絶縁膜２上に多
結晶半導体層５Ｂ，６Ｂを堆積する工程とを含む
半導体装置の製造方法により達成される。
本発明は、
(1) 基板上に被着された絶縁層に形成された開口
部を、一旦選択エピタキシヤル成長により埋め
るため段差がなくなり、平坦化プロセスとな
る。
部を、一旦選択エピタキシヤル成長により埋め
るため段差がなくなり、平坦化プロセスとな
る。
(2) ベース電極をベース領域の側壁より引出すこ
とができ、ベース領域を必要最低限度に小さく
形成することができ、従つて寄生容量を低減
し、高速化が可能となる。
とができ、ベース領域を必要最低限度に小さく
形成することができ、従つて寄生容量を低減
し、高速化が可能となる。
(3) 段差がないため、成長した単結晶のエピタキ
シヤル層とポリSi層との界面における断線がな
くなる。
シヤル層とポリSi層との界面における断線がな
くなる。
(4) 非晶質半導体層を多結晶化した層上に成長し
たポリSi層のグレインサイズは小さく、ポリSi
層表面の凹凸は小さくなる。
たポリSi層のグレインサイズは小さく、ポリSi
層表面の凹凸は小さくなる。
等の作用を有する。
第１図１乃至４は本発明による電極引出し方法
を工程順に説明する基板断面図である。
を工程順に説明する基板断面図である。
第１図１において、１は半導体基板でSi基板を
用い、この上にCVD法により、絶縁層として
SiO2層を被着する。
用い、この上にCVD法により、絶縁層として
SiO2層を被着する。
つぎに、動作領域形成用の開口部３を形成す
る。
る。
第１図２において、Siの選択エピタキシヤル成
長により開口部３内にのみ第１の半導体層４を堆
積する。
長により開口部３内にのみ第１の半導体層４を堆
積する。
Siの選択エピタキシヤル成長は、反応ガスとし
て二塩化シラン（SiH2Cl2）を用い、これを
80Torrに減圧して1100℃で熱分解して行う。
て二塩化シラン（SiH2Cl2）を用い、これを
80Torrに減圧して1100℃で熱分解して行う。
第１図３において、基板全面に厚さ約500Åの
非晶質珪素（ａ−Si）層５を成長する。
非晶質珪素（ａ−Si）層５を成長する。
ａ−Siの成長は、200KHzのプラズマ中で、反
応ガスとしてモノシラン（SiH4）を用い、これ
を〜1Torrni減圧し、基板を350℃に加熱して行
う。
応ガスとしてモノシラン（SiH4）を用い、これ
を〜1Torrni減圧し、基板を350℃に加熱して行
う。
つぎに1060〜1080℃でアニールして、開口部上
は単結晶化、絶縁層上は多結晶化する。
は単結晶化、絶縁層上は多結晶化する。
この場合、多結晶化された層のグレインサイズ
は極めて小さい。
は極めて小さい。
第１図４において、エピタキシヤル−ポリSi成
長により、単結晶Si層上には単結晶Siを、絶縁層
上にはポリSiを成長させる。この場合は、単結晶
である第１の半導体層４には単結晶の第２の半導
体層６Ａが成長し、SiO2層２上にはポリSi層６
Ｂが成長する。
長により、単結晶Si層上には単結晶Siを、絶縁層
上にはポリSiを成長させる。この場合は、単結晶
である第１の半導体層４には単結晶の第２の半導
体層６Ａが成長し、SiO2層２上にはポリSi層６
Ｂが成長する。
エピタキシヤル−ポリSi成長は、反応ガスとし
てモノシラン（SiH4）を用い、これを760Torrni
減圧して1050℃で熱分解して行う。
てモノシラン（SiH4）を用い、これを760Torrni
減圧して1050℃で熱分解して行う。
ポリSi層６ＢはB+を注入して、ベースコンタ
クト領域とする。
クト領域とする。
B+の注入条件はエネルギ30KeV、ドーズ量
1015cm-2である。
1015cm-2である。
グレインサイズが極めて小さいポリSi層上に成
長したポリSi層６Ｂもまたグレインサイズは極め
て小さく、この層の表面の凹凸は1μm成長に対し
て、従来は厚さの20〜30％の凹凸であるが、本発
明によると10％以下であることが走査型電子顕微
鏡により観察された。
長したポリSi層６Ｂもまたグレインサイズは極め
て小さく、この層の表面の凹凸は1μm成長に対し
て、従来は厚さの20〜30％の凹凸であるが、本発
明によると10％以下であることが走査型電子顕微
鏡により観察された。
なお、実施例ではａ−Siをアニールしてから、
この上にエピタキシヤル−ポリ成長させたが、ａ
−Si成長させた基板をそのままエピタキシヤル−
ポリ成長装置に載置し、昇温してａ−Siのアニー
ルを行い、引き続いてエピタキシヤル−ポリ成長
を行うようにすることもできる。このようにする
と工程はより簡単になる。
この上にエピタキシヤル−ポリ成長させたが、ａ
−Si成長させた基板をそのままエピタキシヤル−
ポリ成長装置に載置し、昇温してａ−Siのアニー
ルを行い、引き続いてエピタキシヤル−ポリ成長
を行うようにすることもできる。このようにする
と工程はより簡単になる。
第２図は本発明による電極引出し方法を用いた
バイポーラトランジスタの断面図である。
バイポーラトランジスタの断面図である。
図において、１１１は半導体基板でｐ型Si基
板、１１２はn+型の埋込層、１１３はｎ型のコ
レクタ領域、１１４はSiO2層、１１５はベース
電極引出し用のベースコンタクト領域でポリSiよ
りなる導電層、１１６はｐ型のベース領域、１１
７はｎ型のエミツタ領域、１１８はn+型のコレ
クタコンタクト領域、１１９はｐ型の素子分離領
域、１０５はSiO2層、７ＡはポリSiよりなるエ
ミツタ領域、８Ｂはベース電極、８Ｃはコレクタ
電極である。
板、１１２はn+型の埋込層、１１３はｎ型のコ
レクタ領域、１１４はSiO2層、１１５はベース
電極引出し用のベースコンタクト領域でポリSiよ
りなる導電層、１１６はｐ型のベース領域、１１
７はｎ型のエミツタ領域、１１８はn+型のコレ
クタコンタクト領域、１１９はｐ型の素子分離領
域、１０５はSiO2層、７ＡはポリSiよりなるエ
ミツタ領域、８Ｂはベース電極、８Ｃはコレクタ
電極である。
この構造においては、ベース領域１１６の側面
より、ベースコンタクト領域１１５が引き出され
ている。
より、ベースコンタクト領域１１５が引き出され
ている。
以上詳細に説明したように本発明によれば、
(1) 基板が平坦化され、高集積、微細加工のプロ
セスに適する。
セスに適する。
(2) 成長した単結晶のエピタキシヤル層の側面と
ポリSi層が接続するため、断線の心配がない。
ポリSi層が接続するため、断線の心配がない。
(3) ポリSi層のグレインサイズが小さくなり、ポ
リSi層表面の凹凸が減少するため、デバイスの
信頼性が向上する。
リSi層表面の凹凸が減少するため、デバイスの
信頼性が向上する。
第１図１乃至４は本発明による電極引出し方法
を工程順に説明する基板断面図、第２図は本発明
による電極引出し方法を用いたバイポーラトラン
ジスタの断面図、第３図は従来例によるバイポー
ラトランジスタの断面図、第４図１、２は従来例
による電極引出し方法を工程順に説明する基板断
面図である。 図において、１は半導体基板でSi基板、２は絶
縁層でSiO2層、３は開口部、４は第１の半導体
層、５は非晶質珪素（ａ−Si）層、６Ａは第２の
半導体層、６ＢはポリSi層、である。
を工程順に説明する基板断面図、第２図は本発明
による電極引出し方法を用いたバイポーラトラン
ジスタの断面図、第３図は従来例によるバイポー
ラトランジスタの断面図、第４図１、２は従来例
による電極引出し方法を工程順に説明する基板断
面図である。 図において、１は半導体基板でSi基板、２は絶
縁層でSiO2層、３は開口部、４は第１の半導体
層、５は非晶質珪素（ａ−Si）層、６Ａは第２の
半導体層、６ＢはポリSi層、である。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板１上に絶縁膜２を被着し、該絶縁
層に開口部３を形成する工程と、 次いで、該開口３内に選択的に第１の単結晶半
導体層４を堆積する工程と、 次いで、該第１の単結晶半導体層４上および該
絶縁膜２上に非晶質半導体層５を被着する工程
と、 次いで、該基板を熱処理して、該第１の単結晶
半導体層４上の該非晶質半導体層５を単結晶化
し、該絶縁膜２上の該非晶質半導体層５を多結晶
化する工程と、 次いで、該基板上にエピタキシヤル成長して、
該第１の単結晶半導体層４上に第２の単結晶半導
体層５Ａ，６Ａを成長するとともに、該絶縁膜２
上に多結晶半導体層５Ｂ，６Ｂを堆積する工程と
を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8413485A JPS61242073A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8413485A JPS61242073A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61242073A JPS61242073A (ja) | 1986-10-28 |
| JPH0467779B2 true JPH0467779B2 (ja) | 1992-10-29 |
Family
ID=13822026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8413485A Granted JPS61242073A (ja) | 1985-04-19 | 1985-04-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61242073A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63170963A (ja) * | 1986-12-23 | 1988-07-14 | Yokogawa Hewlett Packard Ltd | バイポーラトランジスタの構造 |
| ATE443925T1 (de) * | 2002-12-20 | 2009-10-15 | Nxp Bv | Verfahren zur herstellung eines halbleiterbauelements |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673447A (en) * | 1979-11-21 | 1981-06-18 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS57134967A (en) * | 1981-02-14 | 1982-08-20 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS6052038A (ja) * | 1983-08-31 | 1985-03-23 | Nec Corp | 半導体装置の製造方法 |
-
1985
- 1985-04-19 JP JP8413485A patent/JPS61242073A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5673447A (en) * | 1979-11-21 | 1981-06-18 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| JPS57134967A (en) * | 1981-02-14 | 1982-08-20 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS6052038A (ja) * | 1983-08-31 | 1985-03-23 | Nec Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61242073A (ja) | 1986-10-28 |
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