JP2003347308A

JP2003347308A - 半導体装置及びその製造方法

Info

Publication number: JP2003347308A
Application number: JP2002148334A
Authority: JP
Inventors: Tomokazu Kasahara; 朋一笠原
Original assignee: NEC Compound Semiconductor Devices Ltd
Current assignee: NEC Compound Semiconductor Devices Ltd
Priority date: 2002-05-22
Filing date: 2002-05-22
Publication date: 2003-12-05

Abstract

(57)【要約】（修正有）【課題】エミッタ引き出し電極の抵抗の低減と、高濃
度で、且つシャローなエミッタの形成とを同時に実現す
る。【解決手段】半導体装置は、半導体基板３、４と、エ
ミッタ領域１２と、エミッタ領域１２に接続するように
形成されたベース領域１１と、コレクタ領域８、１０
と、前記エミッタ領域１２に接続されるエミッタ引き出
し電極１３とを備えている。エミッタ引き出し電極１３
は、エミッタ領域１２にドープされている不純物と同一
の不純物がドープされた第１多結晶シリコン膜１３ａ
と、第１多結晶シリコン膜１３ａの上に形成された第２
多結晶シリコン膜１３ｂとを含む。第１多結晶シリコン
膜１３ａは、多結晶の状態で成膜されて形成され、第２
多結晶シリコン膜１３ｂは、アモルファスの状態で成膜
された後、多結晶化されることによって形成されてい
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。本発明は、特に、拡散領域に電気
的に接続される引き出し電極が多結晶シリコン（ポリシ
リコン）で形成されているバイポーラトランジスタを含
む半導体装置及びその製造方法に関する。

【０００２】

【従来の技術】バイポーラトランジスタのベース、エミ
ッタ、及びコレクタに接続される引き出し電極は、しば
しば、多結晶シリコン膜で形成される。引き出し電極が
多結晶シリコン膜で形成されたバイポーラトランジスタ
は、例えば、公開特許公報（特開平６−２８３６７４、
特開平９−３２１０５５、特開平１０−１６３２２４、
特開平１０−２４２１５７、特開２０００−３０６９２
１）に開示されている。

【０００３】引き出し電極の抵抗の低減は、バイポーラ
トランジスタの特性の向上に重要であり、多結晶シリコ
ン膜で形成された引き出し電極の低抵抗化の検討が進め
られている。例えば、公開特許公報（特開平９−３１２
３４６）には、ベースに接続される引き出し電極の抵抗
を低減する半導体装置の製造方法が開示されている。当
該半導体装置の製造方法では、多結晶シリコン膜のう
ち、ｎｐｎトランジスタのベースに接続されるベース引
き出し電極が形成される部分が選択的にアモルファス化
され、その後、熱処理によって再度、多結晶化される。
多結晶シリコン膜のアモルファス化と、その後に行われ
る熱処理による多結晶化とにより、ベース引き出し電極
に加工される多結晶シリコン膜の結晶粒径が増大され、
ベース引き出し電極の抵抗が減少されている。

【０００４】バイポーラトランジスタの動作の高速化を
背景として、近年では、引き出し電極の抵抗の低減とと
もに、高濃度で、且つ、シャローなエミッタの形成が望
まれている。シャローなエミッタの形成は、バイポーラ
トランジスタが形成されるエピタキシャル層の薄膜化を
可能にする。エピタキシャル層の薄膜化は、バイポーラ
トランジスタの動作の高速化に有効であり、エピタキシ
ャル層の厚さを、１μｍ以下にすることが望まれてい
る。

【０００５】

【発明が解決しようとする課題】本発明の目的は、引き
出し電極の抵抗の低減と、高濃度で、且つシャローなエ
ミッタの形成との両方を実現するための半導体装置の構
造、及び半導体装置の製造方法を提供することにある。

【０００６】

【課題を解決するための手段】以下に、［発明の実施の
形態］で使用される番号・符号を用いて、課題を解決す
るための手段を説明する。これらの番号・符号は、［特
許請求の範囲］の記載と［発明の実施の形態］の記載と
の対応関係を明らかにするために付加されている。但
し、付加された番号・符号は、［特許請求の範囲］に記
載されている発明の技術的範囲の解釈に用いてはならな
い。

【０００７】本発明による半導体装置は、半導体基板
（３、４）と、半導体基板（３、４）に形成されたエミ
ッタ領域（１２）と、半導体基板（３、４）に、エミッ
タ領域（１２）に接続するように形成されたベース領域
（１１）と、半導体基板（３、４）に形成されたコレク
タ領域（８、１０）と、エミッタ領域（１２）に接続さ
れるエミッタ引き出し電極（１３）とを備えている。エ
ミッタ引き出し電極（１３）は、エミッタ領域（１２）
に直接に接触するように形成され、エミッタ領域（１
２）にドープされている不純物と同一の不純物がドープ
された第１多結晶シリコン膜（１３ａ）と、第１多結晶
シリコン膜（１３ａ）の上に形成された第２多結晶シリ
コン膜（１３ｂ）とを含む。第１多結晶シリコン膜（１
３ａ）は、多結晶の状態で成膜されて形成され、第２多
結晶シリコン膜（１３ｂ）は、アモルファスの状態で成
膜された後、多結晶化されることによって形成されてい
る。

【０００８】当該半導体装置では、第１多結晶シリコン
膜（１３ａ）が多結晶の状態で成膜されて形成されてい
ることによって、第１多結晶シリコン膜（１３ａ）から
エミッタ領域（１２）への不純物の拡散が最適化され、
高濃度で、且つシャローなエミッタ領域（１２）の形成
が可能である。更に、当該半導体装置では、アモルファ
スの状態で成膜された後、多結晶化されることによって
形成される第２多結晶シリコン膜（１３ｂ）により、エ
ミッタ引き出し電極（１３）の抵抗が抑制される。この
ように、エミッタ引き出し電極（１３）が第１多結晶シ
リコン膜（１３ａ）と第２多結晶シリコン膜（１３ｂ）
とを含んで構成されることにより、エミッタ引き出し電
極（１３）の抵抗の低減と、高濃度で、且つシャローな
エミッタ領域（１２）の形成との両方が実現されてい
る。

【０００９】エミッタ引き出し電極（１３）の抵抗の低
減のためには、第２多結晶シリコン膜（１３ｂ）は、第
１多結晶シリコン膜（１３ａ）より厚いことが好まし
い。

【００１０】多結晶の状態で成膜されて形成された第１
多結晶シリコン膜（１３ａ）に含まれる結晶粒の平均粒
径は、典型的には、０．０１μｍ以下であり、アモルフ
ァスの状態で成膜された後、多結晶化されることによっ
て形成される第２多結晶シリコン膜（１３ｂ）に含まれ
る結晶粒の平均粒径は、典型的には、０．０１μｍより
も大きい。第１多結晶シリコン膜（１３ａ）と第２多結
晶シリコン膜（１３ｂ）とは、構造が異なり、区別可能
である。

【００１１】第１多結晶シリコン膜（１３ａ）とエミッ
タ領域（１２）とに含まれる不純物は、典型的には、ボ
ロンである。ベース領域（１１）に水素が多く含まれる
と、ボロンは、第１多結晶シリコン膜（１３ａ）からベ
ース領域（１１）に過剰に拡散される。従って、ボロン
は、拡散のプロファイルの制御の必要性が大きく、上述
の半導体装置の構造は、第１多結晶シリコン膜（１３
ａ）とエミッタ領域（１２）とに含まれる不純物がボロ
ンであるときに特に好適である。

【００１２】当該半導体装置が、コレクタ領域（８、１
０）に接続されるコレクタ引き出し電極（１６）を更に
備えている場合、コレクタ引き出し電極（１６）は、コ
レクタ領域（８、１０）に直接に接触するように形成さ
れた第１コレクタ引き出し多結晶シリコン膜（１６ａ）
と、第１多結晶シリコン膜（１６ａ）の上に形成された
第２コレクタ引き出し多結晶シリコン膜（１６ｂ）とを
含み、且つ、第１コレクタ引き出し多結晶シリコン膜
（１６ａ）は、多結晶の状態で成膜されて形成され、第
２コレクタ引き出し多結晶シリコン膜（１６ｂ）は、ア
モルファスの状態で成膜された後、多結晶化されること
によって形成されることが好ましい。このような構造を
有するコレクタ引き出し電極（１６）は、既述のエミッ
タ引き出し電極（１３）と同時的に形成可能であり、製
造プロセスを削減しながら、その抵抗を抑制するのに好
適である。

【００１３】当該半導体装置が、ベース領域（１１）に
接続されるベース引き出し電極（５１）とを更に備えて
いる場合、ベース引き出し電極（５１）は、ベース領域
（１１）に直接に接触するように形成された第１ベース
引き出し多結晶シリコン膜（５１ａ）と、第１ベース引
き出し多結晶シリコン膜（５１ａ）の上に形成された第
２ベース引き出し多結晶シリコン膜（５１ｂ）とを含
み、且つ、第１ベース引き出し多結晶シリコン膜（５１
ａ）は、多結晶の状態で成膜されて形成され、第２ベー
ス引き出し多結晶シリコン膜（５１ｂ）は、アモルファ
スの状態で成膜された後、多結晶化されることによって
形成されることが好ましい。

【００１４】この場合、第１ベース引き出し多結晶シリ
コン膜（５１ａ）は、第１多結晶シリコン膜（１３ａ）
にドープされている不純物の導電型と反対の導電型を有
する他の不純物がドープされていることが好ましい。

【００１５】当該半導体装置が、半導体基板（３、４）
を被覆する層間絶縁膜（５）と、ベース領域（１１）と
反対の導電型の不純物がドープされ、且つ、ベース領域
（１１）を、半導体基板（３、４）の表面に平行な面内
で包囲する高濃度ドープ領域（１０）と、ベース引き出
し電極（５１）に接続するベース電極（１８）とを更に
備える場合、ベース引き出し電極（５１）は、層間絶縁
膜（５）に設けられた開口（５ｉ）を介してベース領域
（１１）に接続され、且つ、その開口（５ｉ）から半導
体基板（３、４）の表面に平行な方向に延伸し、半導体
基板（３、４）の表面に垂直な方向において高濃度ドー
プ領域（１０）にオーバーラップすることが好ましい。
このような構造は、ベース領域（１１）の面積の縮小を
可能にする。

【００１６】当該半導体装置が、ＰＮＰトランジスタで
あり、当該半導体装置が、半導体基板（３、４）の内部
に、コレクタ領域（８、１０）に接続するように形成さ
れ、Ｎ型の導電型を有する埋め込み領域（７）と、半導
体基板（３、４）に、埋め込み領域（７）から半導体基
板（３、４）の表面に到達するように延設され、且つ、
Ｎ型の導電型を有する取り出し領域（９）と、取り出し
領域（９）に接続されるＶ_ＣＣ引き出し電極（５２）と
を備えて入る場合、Ｖ_ＣＣ引き出し電極（５２）が、取
り出し領域（９）に直接に接触するように形成された第
１Ｖ_ＣＣ引き出し多結晶シリコン膜（５２ａ）と、第１
Ｖ_ＣＣ引き出し多結晶シリコン膜の上に形成された第２
Ｖ_ＣＣ引き出し多結晶シリコン膜（５２ｂ）とを含み、
第１Ｖ_Ｃ _Ｃ引き出し多結晶シリコン膜（５２ａ）は、多
結晶の状態で成膜されて形成され、第２Ｖ_ＣＣ引き出し
多結晶シリコン膜（５２ｂ）は、アモルファスの状態で
成膜された後、多結晶化されることによって形成されて
いることが好ましい。

【００１７】当該半導体装置が、更に、半導体基板
（３、４）に形成され、且つ、ベース領域（１１）と反
対の導電型を有する他のベース領域（２４）と、他のベ
ース領域（２４）に接続される他のベース引き出し電極
（２６）とを備えている場合、他のベース引き出し電極
（２６）は、他のベース領域（２４）に直接に接触する
ように形成された第３ベース引き出し多結晶シリコン膜
（２６ａ）と、第３ベース引き出し多結晶シリコン膜
（２６ａ）の上に形成された第４ベース引き出し多結晶
シリコン膜（２６ｂ）とを含み、第３ベース引き出し多
結晶シリコン膜（２６ａ）は、多結晶の状態で成膜され
て形成され、第４ベース引き出し多結晶シリコン膜（２
６ｂ）は、アモルファスの状態で成膜された後、多結晶
化されることによって形成されていることが好ましい。

【００１８】本発明による半導体装置の製造方法は、
（ａ）半導体基板（３、４）にベース領域（１１）を形
成する工程と、（ｂ）ベース領域（１１）に直接に接触
するように、ベース領域（１１）の上に第１多結晶シリ
コン膜（４３）を形成する工程と、（ｃ）第１多結晶シ
リコン膜（４３）の上にアモルファスシリコン膜（４
４）を形成する工程と、（ｄ）前記第１多結晶シリコン
膜（４３）と前記アモルファスシリコン膜（４４）とに
不純物をドープする工程と、（ｅ）アニールによりアモ
ルファスシリコン膜（４４）を多結晶化して、アモルフ
ァスシリコン膜（４４）を第２多結晶シリコン膜（４
４’）にする工程と、（ｆ）第１多結晶シリコン膜（４
３）からベース領域（１１）に前記不純物を拡散して、
ベース領域（１１）の表面部にエミッタ領域（１２）を
形成する工程と、（ｇ）第１多結晶シリコン膜（４３）
と第２多結晶シリコン膜とを加工して、エミッタ領域
（１２）に接続するエミッタ引き出し電極（１３）を形
成する工程とを備えている。

【００１９】当該半導体装置の製造方法では、多結晶の
状態で成膜されて形成された第１多結晶シリコン膜（４
３）からベース領域（１１）に不純物が拡散されること
により、不純物のベース領域（１１）への拡散によるエ
ミッタ領域（１２）の形成が最適化され、高濃度で、且
つシャローなエミッタ領域（１２）の形成が可能であ
る。更に、当該半導体装置の製造方法では、アモルファ
スの状態で成膜された後、多結晶化されることによって
形成される第２多結晶シリコン膜（４４’）からエミッ
タ引き出し電極（１３）の一部が形成されることによ
り、エミッタ引き出し電極（１３）の抵抗が抑制され
る。このように、当該半導体装置の製造方法では、エミ
ッタ引き出し電極（１３）の抵抗の低減と、高濃度で、
且つシャローなエミッタ領域（１２）の形成との両方が
実現されている。

【００２０】エミッタ引き出し電極（１３）の抵抗の低
減の観点から、アモルファスシリコン膜（４４）は、第
１多結晶シリコン膜（４３）よりも厚いことが好まし
い。

【００２１】上記の半導体装置の製造方法は、前記不純
物が、ボロンである場合に好適に使用される。

【００２２】前記（ｃ）工程と、前記（ｄ）工程とは同
時に行われることが好ましい。

【００２３】アモルファスシリコン膜（４４）を、水素
化珪素ガスを原料ガスとして用いるＣＶＤ（Chemical V
apor Deposition）によって形成する場合、前記（ｃ）
工程と、前記（ｄ）工程との同時的な実行は、ドープさ
れる不純物の水素化物を原料ガスに添加することによっ
て実行可能である。

【００２４】アモルファスシリコン膜（４４）は、第１
多結晶シリコン膜（４３）の形成の後、第１多結晶シリ
コン膜（４３）が大気に暴露されることなく形成される
ことが好ましい。第１多結晶シリコン膜（４３）が大気
への暴露が行われないことにより、第１多結晶シリコン
膜（４３）の表面への自然酸化膜の成長が防がれ、エミ
ッタ引き出し電極（１３）の抵抗の更なる低減が可能に
なる。

【００２５】当該半導体装置の製造方法が、更に、
（ｈ）半導体基板（３、４）に、コレクタ領域（８、１
０）を形成する工程と、（ｉ）コレクタ領域（８、１
０）に接続するコレクタ引き出し電極（１６）を形成す
る工程とを備える場合、コレクタ引き出し電極（１６）
は、第１多結晶シリコン膜（４３）と第２多結晶シリコ
ン膜（４４’）との加工により、エミッタ引き出し電極
（１３）と同時的に形成されることが好ましい。

【００２６】当該半導体装置の製造方法は、（ｊ）前記
第１多結晶シリコン膜（４３）とアモルファスシリコン
膜（４４）との一部（４３ｂ、４４ｂ）に、前記不純物
と反対の導電型を有する他の不純物をドープする工程
と、（ｋ）前記一部（４３ｂ、４４ｂ）を加工して、ベ
ース領域（１１）に接続するベース引き出し電極（５
１）を、エミッタ引き出し電極（１３）の形成と同時的
に形成する工程とを更に備えることが好ましい。

【００２７】当該半導体装置の製造方法が、更に、
（ｌ）前記ベース領域（１１）と反対の導電型の不純物
がドープされ、且つ、前記ベース領域（１１）を、半導
体基板（３、４）の表面に平行な面内で包囲する高濃度
ドープ領域（１０）を形成する工程と、（ｍ）半導体基
板（３、４）を被覆する層間絶縁膜（５）を形成する工
程と、（ｎ）ベース引き出し電極（５１）をベース領域
（１１）に接続する開口（５ｉ）を層間絶縁膜（５）に
形成する工程と、（ｏ）ベース引き出し電極（５１）に
接続するベース電極（１８）を形成する工程とを更に備
えている場合、ベース引き出し電極（５１）は、開口
（５ｉ）から半導体基板（３、４）の表面に平行な方向
に延伸し、半導体基板（３、４）の表面に垂直な方向に
おいて高濃度ドープ領域（１０）にオーバーラップする
ように形成されることが好ましい。

【００２８】当該半導体装置の製造方法が、更に、
（ｐ）半導体基板（３、４）に、前記ベース領域（１
１）と反対の導電型を有する他のベース領域（２４）を
形成する工程と、（ｑ）他のベース領域（２４）に接続
する他のベース引き出し電極（２６）を形成する工程と
を備えている場合、他のベース引き出し電極（２６）
は、第１多結晶シリコン膜（４３）と第２多結晶シリコ
ン膜（４４’）との加工により、エミッタ引き出し電極
（１３）と同時的に形成されることが好ましい。

【００２９】

【発明の実施の形態】以下、添付図面を参照しながら、
本発明による半導体装置及びその製造方法の実施の形態
を説明する。

【００３０】（実施の第１形態）図１は、本発明による
半導体装置の実施の第１形態を示す。当該半導体装置
は、Ｖ−ＰＮＰトランジスタ領域１とＮＰＮトランジス
タ領域２とに区分される。Ｖ−ＰＮＰトランジスタ領域
１には、バーティカルＰＮＰトランジスタ（Ｖ−ＰＮＰ
トランジスタ）が形成される。ＮＰＮトランジスタ領域
２には、ＮＰＮトランジスタが形成される。

【００３１】当該半導体装置は、Ｐ型半導体基板３とＮ
型エピタキシャルシリコン層４とを備えている。Ｐ型半
導体基板３は、Ｎ型エピタキシャルシリコン層４によっ
て被覆されている。Ｎ型エピタキシャルシリコン層４
は、層間絶縁膜５及び層間絶縁膜６によって被覆されて
いる。

【００３２】まず、Ｖ−ＰＮＰトランジスタ領域１の構
造を説明する。Ｖ−ＰＮＰトランジスタ領域１には、Ｎ
^＋埋め込み領域７とＰ^＋埋め込み領域８とが形成されて
いる。Ｎ^＋埋め込み領域７は、Ｐ型半導体基板３とＮ型
エピタキシャルシリコン層４との境界の近傍に埋め込ま
れている。Ｐ^＋埋め込みコレクタ領域８は、Ｎ型エピタ
キシャルシリコン層４の表面側でＮ^＋埋め込み領域７に
接続するように、Ｎ型エピタキシャルシリコン層４に埋
め込まれている。Ｎ^＋埋め込み領域７には、Ｎ型不純物
が高濃度にドープされ、Ｐ^＋埋め込みコレクタ領域８に
は、ボロンのようなＰ型不純物が高濃度にドープされて
いる。

【００３３】Ｎ^＋埋め込み領域７は、Ｎ^＋Ｖ_ＣＣ取り出
し領域９に接続されている。Ｎ^＋Ｖ _ＣＣ取り出し領域９
は、Ｎ^＋埋め込み領域７からＮ型エピタキシャルシリコ
ン層４の表面に垂直な方向に延伸してＮ型エピタキシャ
ルシリコン層４の表面に到達する。Ｎ^＋Ｖ_ＣＣ取り出し
領域９には、Ｎ型不純物が高濃度にドープされている。

【００３４】一方、Ｐ^＋埋め込み領域８は、Ｐ^＋コレク
タ取り出し領域１０に接続されている。Ｐ^＋コレクタ取
り出し領域１０は、Ｐ^＋埋め込み領域８からからＮ型エ
ピタキシャルシリコン層４の表面に垂直な方向に延伸し
てＮ型エピタキシャルシリコン層４の表面に到達する。
Ｐ^＋コレクタ取り出し領域１０には、Ｐ型不純物が高濃
度にドープされている。

【００３５】Ｐ^＋コレクタ取り出し領域１０は、後述の
Ｎ型ベース領域１１をＰ型半導体基板３の表面と平行な
平面内で包囲するように形成され、Ｎ型ベース領域１１
を、Ｎ^＋埋め込み領域７及びＮ^＋Ｖ_ＣＣ取り出し領域９
から電気的に分離する。

【００３６】Ｎ型エピタキシャルシリコン層４の表面部
には、Ｎ型ベース領域１１が形成されている。Ｎ型ベー
ス領域１１には、Ｎ型不純物がドープされている。Ｎ型
ベース領域１１は、Ｐ^＋コレクタ取り出し領域１０によ
って、電気的にＮ^＋埋め込み領域７及びＮ^＋Ｖ_ＣＣ取り
出し領域９から分離されている。

【００３７】Ｎ型ベース領域１１内のＮ型エピタキシャ
ルシリコン層４の表面に面する位置には、Ｐ^＋エミッタ
領域１２が形成されている。Ｐ^＋エミッタ領域１２に
は、Ｐ型不純物としてボロンが高濃度にドープされてい
る。

【００３８】以上に説明されたＰ^＋埋め込みコレクタ領
域８、Ｎ型ベース領域１１、及びＰ ^＋エミッタ領域１２
により、Ｖ−ＰＮＰトランジスタが形成されている。Ｐ
^＋埋め込みコレクタ領域８に接続するＮ^＋埋め込み領域
７は、Ｖ−ＰＮＰトランジスタのＰ^＋埋め込みコレクタ
領域８を電源電位Ｖ_ＣＣに固定するために使用される。

【００３９】Ｐ^＋エミッタ領域１２と当該半導体装置の
外部との電気的接続は、エミッタ引き出し電極１３とエ
ミッタ電極１４とを介して行われる。Ｐ^＋エミッタ領域
１２は、層間絶縁膜５を貫通して設けられた開口を通し
てエミッタ引き出し電極１３に接続されている。エミッ
タ引き出し電極１３は、絶縁層１５によって被覆され、
絶縁層１５に設けられた開口を介してエミッタ電極１４
に接続されている。エミッタ電極１４は、層間絶縁膜６
を貫通して層間絶縁膜６の表面に到達する。エミッタ電
極１４は、アルミのような金属で形成される。

【００４０】エミッタ引き出し電極１３は、下層多結晶
シリコン膜１３ａと上層多結晶シリコン膜１３ｂとを含
む。下層多結晶シリコン膜１３ａは、Ｐ^＋エミッタ領域
１２に直接に接するように形成され、上層多結晶シリコ
ン膜１３ｂは、下層多結晶シリコン膜１３ａの上に形成
されている。

【００４１】下層多結晶シリコン膜１３ａは、「ａｓ−
ｄｅｐｏ」で多結晶であるように成膜されたシリコン薄
膜である。「ａｓ−ｄｅｐｏ」で多結晶であるように成
膜された下層多結晶シリコン膜１３ａに含まれる結晶粒
は、比較的に小さな粒径を有している。より具体的に
は、下層多結晶シリコン膜１３ａは、０．０１μｍ以下
の粒径を有するシリコン多結晶で形成されている。

【００４２】上層多結晶シリコン膜１３ｂは、「ａｓ−
ｄｅｐｏ」でアモルファスであるように成膜されたアモ
ルファスシリコン薄膜が結晶化されることによって形成
されている。結晶化されるアモルファスシリコン薄膜
は、シランのような水素化珪素を用いたＣＶＤ法を用い
て成膜される。アモルファスの状態で成膜されたシリコ
ン薄膜が結晶化されることによって形成された上層多結
晶シリコン膜１３ｂに含まれる結晶粒は、比較的に大き
な粒径を有している。具体的には、上層多結晶シリコン
膜１３ｂは、０．０１μｍよりも大きな粒径を有するシ
リコン多結晶で形成されている。

【００４３】下層多結晶シリコン膜１３ａと上層多結晶
シリコン膜１３ｂとには、Ｐ型不純物として、ボロンが
高濃度にドープされている。上述のＰ^＋エミッタ領域１
２は、下層多結晶シリコン膜１３ａと上層多結晶シリコ
ン膜１３ｂからボロンが拡散されて形成されている。

【００４４】このような構造を有するエミッタ引き出し
電極１３は、低抵抗化が可能でありながら、高濃度、且
つ、シャローなＰ^＋エミッタ領域１２の形成に好適であ
る。一般に、アモルファスの状態で成膜されたシリコン
薄膜が結晶化されて形成された多結晶シリコン膜は、多
結晶の状態で成膜された多結晶シリコン膜よりも、その
シート抵抗が小さい。しかし、アモルファスの状態で成
膜されたシリコン薄膜からエピタキシャルシリコン層へ
のボロンの拡散は大きいため、かかるシリコン薄膜から
ボロンを拡散してシャローなエミッタ領域を形成するこ
とは、困難である。しかし、上述の構造を有するエミッ
タ引き出し電極１３は、多結晶の状態で成膜された下層
多結晶シリコン膜１３ａからＰ^＋エミッタ領域１２にボ
ロンが拡散されるため、シャローなＰ^＋エミッタ領域１
２の形成が容易である。その一方で、アモルファスの状
態で成膜されたシリコン薄膜が結晶化されることによっ
て形成された上層多結晶シリコン膜１３ｂは、エミッタ
引き出し電極１３を低抵抗化する。エミッタ引き出し電
極１３の低抵抗化のためには、比較的に抵抗が低い上層
多結晶シリコン膜１３ｂが、下層多結晶シリコン膜１３
ａよりも厚いことが好ましく、上層多結晶シリコン膜１
３ｂは、下層多結晶シリコン膜１３ａの２倍以上４倍以
下の膜厚を有することが好ましい。

【００４５】一方、Ｐ^＋埋め込みコレクタ領域８と当該
半導体装置の外部との電気的接続は、Ｐ^＋コレクタ取り
出し領域１０、コレクタ引き出し電極１６及びコレクタ
電極１７を介して行われる。Ｐ^＋埋め込みコレクタ領域
８に接続されているＰ^＋コレクタ取り出し領域１０は、
層間絶縁膜５を貫通して設けられた開口を通してコレク
タ引き出し電極１６に接続されている。コレクタ引き出
し電極１６は、絶縁層１５によって被覆され、絶縁層１
５に設けられた開口を介してコレクタ電極１７に接続さ
れている。コレクタ電極１７は、層間絶縁膜６を貫通し
て層間絶縁膜６の表面に到達する。コレクタ電極１７
は、アルミのような金属で形成される。

【００４６】コレクタ引き出し電極１６は、下層多結晶
シリコン膜１６ａと上層多結晶シリコン膜１６ｂとを含
む。下層多結晶シリコン膜１６ａは、Ｐ^＋コレクタ取り
出し領域１０に直接に接するように形成され、上層多結
晶シリコン膜１６ｂは、下層多結晶シリコン膜１６ａの
上に形成されている。

【００４７】下層多結晶シリコン膜１６ａは、エミッタ
引き出し電極１３の下層多結晶シリコン膜１３ａと同様
に、「ａｓ−ｄｅｐｏ」で多結晶膜になるように成膜さ
れたシリコン薄膜である。

【００４８】上層多結晶シリコン膜１６ｂは、エミッタ
引き出し電極１３の上層多結晶シリコン膜１３ｂと同様
に、「ａｓ−ｄｅｐｏ」でアモルファスになるように成
膜されたシリコン薄膜が結晶化されることによって形成
されている。アモルファスの状態で成膜されたシリコン
薄膜が結晶化されることによって形成された上層多結晶
シリコン膜１６ｂは、その抵抗が比較的に低く、コレク
タ引き出し電極１６の抵抗の減少に寄与している。

【００４９】コレクタ引き出し電極１６の下層多結晶シ
リコン膜１６ａと上層多結晶シリコン膜１６ｂとは、そ
れぞれ、エミッタ引き出し電極１３の下層多結晶シリコ
ン膜１３ａと上層多結晶シリコン膜１３ｂと実質的に同
一の膜厚を有している。コレクタ引き出し電極１６の低
抵抗化のためには、比較的に抵抗が低い上層多結晶シリ
コン膜１６ｂが、下層多結晶シリコン膜１６ａよりも厚
いことが好ましく、上層多結晶シリコン膜１６ｂは、下
層多結晶シリコン膜１６ａの２倍以上４倍以下の膜厚を
有することが好ましい。

【００５０】Ｎ型ベース領域１１と当該半導体装置の外
部との電気的接続は、ベース電極１８によって行われ
る。Ｎ型ベース領域１１は、ベース電極１８に接続され
ている。ベース電極１８は、層間絶縁膜５及び層間絶縁
膜６を貫通して層間絶縁膜６の表面に到達する。ベース
電極１８はアルミのような金属で形成されている。

【００５１】当該半導体装置の外部から、Ｎ^＋埋め込み
領域７への電源電位Ｖ_ＣＣの供給は、Ｎ^＋Ｖ_ＣＣ取り出
し領域９と、Ｖ_ＣＣ電極１９とを介して行われる。Ｎ^＋
埋め込み領域７に接続するＮ^＋Ｖ_ＣＣ取り出し領域９
は、Ｖ_ＣＣ電極１９に接続されている。Ｖ_ＣＣ電極１９
は、層間絶縁膜５及び層間絶縁膜６を貫通して層間絶縁
膜６の表面に到達する。Ｖ_ＣＣ電極１９はアルミのよう
な金属で形成されている。

【００５２】Ｖ−ＰＮＰトランジスタ領域１には、更
に、Ｎ型エピタキシャルシリコン層４を貫通してＰ型半
導体基板３の内部に到達するトレンチ絶縁体２０が形成
されている。トレンチ絶縁体２０は、Ｖ−ＰＮＰトラン
ジスタ領域１に形成されたＶ−ＰＮＰトランジスタを他
の素子から分離する。トレンチ絶縁体２０の先端には、
ボロンのようなＰ型不純物がドープされたチャネルスト
ップ領域２１が形成されている。

【００５３】続いて、ＮＰＮトランジスタ領域２の構造
を説明する。ＮＰＮトランジスタ領域２には、Ｎ^＋埋め
込みコレクタ領域２２が形成されている。Ｎ^＋埋め込み
コレクタ領域２２は、Ｐ型半導体基板３とＮ型エピタキ
シャルシリコン層４との境界の近傍に埋め込まれてい
る。Ｎ^＋埋め込みコレクタ領域２２には、Ｎ型不純物が
高濃度にドープされている。

【００５４】Ｎ^＋埋め込みコレクタ領域２２は、Ｎ^＋コ
レクタ取り出し領域２３に接続されている。Ｎ＋コレク
タ取り出し領域２３は、Ｎ^＋埋め込みコレクタ領域２２
からＮ型エピタキシャルシリコン層４の表面に垂直な方
向に延伸してＮ型エピタキシャルシリコン層４の表面に
到達する。Ｎ^＋コレクタ取り出し領域２３には、Ｎ型不
純物が高濃度にドープされている。

【００５５】ＮＰＮトランジスタ領域２のＮ型エピタキ
シャルシリコン層４の表面部には、Ｐ型ベース領域２４
が形成されている。Ｐ型ベース領域２４には、Ｐ型不純
物としてボロンがドープされている。

【００５６】Ｐ型ベース領域２４内のＮ型エピタキシャ
ルシリコン層４の表面に面する位置には、Ｎ^＋エミッタ
領域２５が形成されている。Ｎ^＋エミッタ領域２５に
は、Ｎ型不純物が高濃度にドープされている。

【００５７】Ｐ型ベース領域２４と、Ｎ^＋エミッタ領域
２５と、Ｎ型エピタキシャルシリコン層４のうちのＮ^＋
埋め込みコレクタ領域２２とＰ型ベース領域２４との間
にある部分４ａとにより、ＮＰＮトランジスタが形成さ
れている。部分４ａは、ＮＰＮトランジスタのコレクタ
として機能し、以下では、コレクタ領域４ａと記載され
る。

【００５８】Ｐ型ベース領域２４と当該半導体装置の外
部との電気的接続は、ベース引き出し電極２６とベース
電極２７とにより行われる。Ｐ型ベース領域２４は、層
間絶縁膜５に設けられた開口を介して、ベース引き出し
電極２６に接続されている。ベース引き出し電極２６
は、絶縁層２８によって被覆されている。ベース引き出
し電極２６は、絶縁層２８に設けられた開口を介して、
ベース電極２７に接続されている。ベース電極２７は、
層間絶縁膜６を貫通して層間絶縁膜６の表面に到達す
る。ベース電極２７は、アルミニウムのような金属で形
成されている。

【００５９】ベース引き出し電極２６は、下層多結晶シ
リコン膜２６ａと上層多結晶シリコン膜２６ｂとを含
む。下層多結晶シリコン膜２６ａは、Ｐ型ベース領域２
４に直接に接するように形成され、上層多結晶シリコン
膜２６ｂは、下層多結晶シリコン膜２６ａの上に形成さ
れている。既述のベース電極２７は、上層多結晶シリコ
ン膜２６ｂに接続されている。

【００６０】下層多結晶シリコン膜２６ａは、Ｖ−ＰＮ
Ｐトランジスタのエミッタ引き出し電極１３の下層多結
晶シリコン膜１３ａと同様に、「ａｓ−ｄｅｐｏ」で多
結晶膜になるように成膜されたシリコン多結晶膜であ
る。

【００６１】上層多結晶シリコン膜２６ｂは、エミッタ
引き出し電極１３の上層多結晶シリコン膜２６ｂと同様
に、「ａｓ−ｄｅｐｏ」でアモルファスになるように成
膜されたシリコン薄膜が結晶化されることによって形成
されたシリコン多結晶膜である。アモルファスの状態で
成膜されたシリコン薄膜が結晶化されることによって形
成された上層多結晶シリコン膜２６ｂは、その抵抗が比
較的に低く、ベース引き出し電極２６の抵抗の減少に寄
与している。

【００６２】ベース引き出し電極２６の下層多結晶シリ
コン膜２６ａと上層多結晶シリコン膜２６ｂとは、それ
ぞれ、エミッタ引き出し電極１３の下層多結晶シリコン
膜１３ａと上層多結晶シリコン膜１３ｂと実質的に同一
の膜厚を有している。ベース引き出し電極２６の低抵抗
化のためには、比較的に抵抗が低い上層多結晶シリコン
膜２６ｂが、下層多結晶シリコン膜２６ａよりも厚いこ
とが好ましく、上層多結晶シリコン膜２６ｂは、下層多
結晶シリコン膜２６ａの２倍以上４倍以下の膜厚を有す
ることが好ましい。

【００６３】一方、Ｎ^＋エミッタ領域２５と当該半導体
装置の外部との電気的接続は、エミッタ引き出し電極２
９とエミッタ電極３４とにより行われる。Ｎ^＋エミッタ
領域２５は、多結晶シリコンで形成されたエミッタ引き
出し電極２９に接続されている。エミッタ引き出し電極
２９には、Ｎ型不純物が高濃度にドープされている。上
述のベース引き出し電極２６及び絶縁層２８には、エミ
ッタ引き出し電極２９を通過するための開口が設けら
れ、その開口の側壁には、ベース引き出し電極２６とエ
ミッタ引き出し電極２９とを絶縁するサイドウオール３
０が形成されている。エミッタ引き出し電極２９は、絶
縁層２８とサイドウオール３０との上に形成されてい
る。エミッタ引き出し電極２９は、エミッタ電極３４に
接続されている。エミッタ電極３４は、層間絶縁膜６を
貫通して層間絶縁膜６の表面に到達する。エミッタ電極
３４は、アルミニウムのような金属によって形成されて
いる。

【００６４】コレクタ領域４ａと当該半導体装置の外部
との電気的接続は、Ｎ^＋埋め込みコレクタ領域２２、Ｎ
^＋コレクタ取り出し領域２３及びコレクタ電極３１によ
って行われる。コレクタ領域４ａは、Ｎ^＋埋め込みコレ
クタ領域２２と、Ｎ^＋埋め込みコレクタ領域２２に接続
するＮ^＋コレクタ取り出し領域２３とに接続されてい
る。^＋コレクタ取り出し領域２３は、コレクタ電極３１
に接続されている。コレクタ電極３１は、層間絶縁膜５
と層間絶縁膜６とを貫通して層間絶縁膜６の表面に到達
する。コレクタ電極３１は、アルミニウムのような金属
によって形成されている。

【００６５】Ｖ−ＰＮＰトランジスタ領域１には、更
に、Ｎ型エピタキシャルシリコン層４を貫通してＰ型半
導体基板３の内部に到達するトレンチ絶縁体３２が形成
されている。トレンチ絶縁体３２は、ＮＰＮトランジス
タ領域２に形成されたＮＰＮトランジスタを他の素子か
ら分離する。トレンチ絶縁体３２の先端には、ボロンの
ようなＰ型不純物がドープされたチャネルストップ領域
３３が形成されている。

【００６６】続いて、実施の第１形態の半導体装置の製
造方法を説明する。

【００６７】図２を参照して、実施の第１形態の半導体
装置の製造方法では、まず、Ｎ^＋埋め込み領域７とＮ^＋
埋め込みコレクタ領域２２とを形成するためのＮ型不純
物が高濃度にＰ型半導体基板３に注入される。更に、Ｐ
^＋埋め込みコレクタ領域８を形成するために、Ｎ型不純
物が注入された領域の一部に、Ｐ型不純物が高濃度に注
入される。続いてＰ型半導体基板３がＮ型エピタキシャ
ルシリコン層４によって被覆された後、熱処理によって
Ｎ型不純物とＰ型不純物とが拡散される。Ｎ型不純物と
Ｐ型不純物との拡散により、Ｖ−ＰＮＰトランジスタ領
域１には、Ｎ^＋埋め込み領域７が及びＰ^＋埋め込みコレ
クタ領域８が形成され、ＮＰＮトランジスタ領域２に
は、Ｎ^＋埋め込みコレクタ領域２２が形成される。Ｎ型
エピタキシャルシリコン層４のうち、Ｎ^＋埋め込みコレ
クタ領域２２とＮ型エピタキシャルシリコン層４の表面
との間に位置する部分は、ＮＰＮトランジスタのコレク
タ領域４ａになる。

【００６８】続いて、図３に示されているように、トレ
ンチ絶縁体２０、３２と、チャネルストップ領域２１、
３３が形成される。より詳細には、Ｎ型エピタキシャル
シリコン層４の表面からＰ型半導体基板３の内部に到達
するトレンチがドライエッチによって形成された後、ボ
ロンのようなＰ型不純物が、イオン注入技術によって、
そのトレンチに注入され、チャネルストップ領域２１、
３３が形成される。更に、形成されたトレンチが、シリ
コン酸化膜で埋め込まれて、トレンチ絶縁体２０、３２
が形成される。

【００６９】続いて、図４に示されているように、Ｎ型
エピタキシャルシリコン層４の全面にシリコン酸化膜４
１が形成された後、Ｎ型エピタキシャルシリコン層４の
所定の領域に、リンやヒ素のようなＮ型不純物が周知の
イオン注入技術を用いて高濃度に注入される。高濃度の
Ｎ型不純物の注入により、Ｖ−ＰＮＰトランジスタ領域
１には、Ｎ^＋Ｖ_ＣＣ取り出し領域９が形成され、ＮＰＮ
トランジスタ領域２には、Ｎ^＋コレクタ取り出し領域２
３が形成される。

【００７０】更に、ボロンやＢＦ_２のようなＰ型不純物
が、イオン注入法を用いてＮ型エピタキシャルシリコン
層４の所定の領域に高濃度に注入され、Ｖ−ＰＮＰトラ
ンジスタ領域１には、Ｐ^＋コレクタ取り出し領域１０が
形成される。

【００７１】更に、図５に示されているように、周知の
フォトリソグラフィー技術とイオン注入技術とを用い
て、Ｎ型不純物が選択的にＮ型エピタキシャルシリコン
層４に注入され、Ｖ−ＰＮＰトランジスタ領域１には、
Ｎ型ベース領域１１が形成される。

【００７２】続いて、図６に示されているように、シリ
コン酸化膜４１の上にＣＶＤ（Chemical Vapor Deposit
ion）法によってシリコン酸化膜が成長され、層間絶縁
膜５が形成される。形成された層間絶縁膜５には、Ｎ型
ベース領域１１に到達する開口５ａ、Ｐ^＋コレクタ取り
出し領域１０に到達する開口５ｂ、及び、ＮＰＮトラン
ジスタのコレクタ領域４ａに到達する開口５ｃが形成さ
れる。

【００７３】続いて、図７に示されているように、Ｎ型
エピタキシャルシリコン層４の、開口５ａ、開口５ｂ、
及び開口５ｃによって露出された部分には、厚さ約１０
０ｎｍの酸化膜４２が、熱酸化によって形成される。

【００７４】続いて、図８に示されているように、層間
絶縁膜５と酸化膜４２とが、選択的にエッチングされ
て、Ｎ型ベース領域１１に到達する開口５ｄ、Ｐ^＋コレ
クタ取り出し領域１０に到達する開口５ｅ、及びコレク
タ領域４ａに到達する開口５ｆが形成される。酸化膜４
２は層間絶縁膜５に一体化するため、図８以降の図にお
いて、酸化膜４２は層間絶縁膜５の一部として図示され
る。

【００７５】開口５ｄ、開口５ｅ、及び開口５ｆの形成
の後、図９に示されているように、下層多結晶シリコン
膜４３が、Ｐ型半導体基板３の上面側の全面に形成され
る。下層多結晶シリコン膜４３は、「ａｓ−ｄｅｐｏ」
の状態で多結晶であり、アモルファスシリコン膜の形成
の後、熱処理によって結晶化されて形成された多結晶シ
リコン膜ではない。下層多結晶シリコン膜４３は、典型
的には、５０ｎｍから１００ｎｍの膜厚を有している。

【００７６】下層多結晶シリコン膜４３の形成の後、図
１０に示されているように、下層多結晶シリコン膜４３
の上に、アモルファスシリコン膜４４が形成される。ア
モルファスシリコン膜４４の形成は、シラン（Ｓｉ
Ｈ_４）のような水素化珪素ガスを原料ガスとして用いた
ＣＶＤ法によって形成される。アモルファスシリコン膜
４４は、典型的には、２００ｎｍから４００ｎｍの膜厚
を有し、アモルファスシリコン膜４４は、その膜厚が、
多結晶シリコン膜４３の膜厚の２倍から４倍になるよう
に形成される。後述されるように、以下のプロセスによ
り、下層多結晶シリコン膜４３は、下層多結晶シリコン
膜１３ａ、１６ａ及び２６ａに加工され、アモルファス
シリコン膜４４は、上層多結晶シリコン膜１３ｂ、１６
ｂ、２６ｂに加工される。

【００７７】アモルファスシリコン膜４４は、下層多結
晶シリコン膜４３の形成が行われた後アモルファスシリ
コン膜４４の形成までの間に、減圧環境から当該半導体
装置が取り出されずに、成長されることが好ましい。下
層多結晶シリコン膜４３が大気に暴露されることなく形
成されることは、下層多結晶シリコン膜４３の表面に自
然酸化膜が形成されることを防ぎ、エミッタ引き出し電
極１３、コレクタ引き出し電極１６、ベース引き出し電
極２６の抵抗を低減する。

【００７８】アモルファスシリコン膜４４の形成の後、
Ｐ型半導体基板３の上面側の全面からボロン又はＢＦ_２
がイオン注入技術によって注入され、下層多結晶シリコ
ン膜４３とアモルファスシリコン膜４４とにボロンがド
ープされる。ボロン又はＢＦ _２の注入の注入エネルギー
は、典型的には、５〜１００ｋｅＶであり、ドーズ量
は、典型的には、１×１０^１５〜１×１０^１６ｃｍ^−２
である。

【００７９】下層多結晶シリコン膜４３とアモルファス
シリコン膜４４とへのボロンのドープは、アモルファス
シリコン膜４４の成長に使用される水素化珪素ガスへの
ボラン（水素化ボロン）の添加によって行われることが
可能である。水素化珪素ガスへのボランの添加によって
ボロンがドープされることは、工程の短縮の観点で好ま
しい。

【００８０】続いて、窒素雰囲気でのアニールが行われ
る。アニール温度は、５５０−６５０℃、アニール時間
は、６０−３６０分である。このアニールにより、アモ
ルファスシリコン膜４４が結晶化され、上層多結晶シリ
コン膜４４’が形成される。この結晶化では、シリコン
結晶が大きな粒径に成長し、低いシート抵抗を有する上
層多結晶シリコン膜４４’が形成される。上層多結晶シ
リコン膜４４’のシート抵抗は、１００Ω／□以下にす
ることが可能である。

【００８１】この窒素雰囲気アニールは、アモルファス
シリコン膜４４を結晶化するとともに、下層多結晶シリ
コン膜４３と上層多結晶シリコン膜４４’とを、Ｐ型の
導電型にする。

【００８２】続いて図１１に示されているように、上層
多結晶シリコン膜４４’が絶縁膜４５によって被覆され
た後、下層多結晶シリコン膜４３と上層多結晶シリコン
膜４４’と絶縁膜４５とが選択的にエッチングされ、コ
レクタ領域４ａに到達する開口４６が形成される。開口
４６は、層間絶縁膜５に形成された開口５ｆに位置が整
合されている。

【００８３】続いて、開口４６を介してボロンがコレク
タ領域４ａに注入された後、熱処理が行われる。この熱
処理により、図１２に示されているように、下層多結晶
シリコン膜４３と上層多結晶シリコン膜４４’とに含ま
れているボロンがコレクタ領域４ａに拡散され、更に、
注入されたボロンが活性化されて、コレクタ領域４ａに
Ｐ型ベース領域２４が形成される。

【００８４】Ｐ型ベース領域２４を形成する熱処理によ
り、下層多結晶シリコン膜４３からボロンがＮ型ベース
領域１１に拡散され、Ｖ−ＰＮＰトランジスタ領域１の
Ｎ型ベース領域１１にＰ^＋エミッタ領域１２が形成され
る。

【００８５】「ａｓ−ｄｅｐｏ」で多結晶である下層多
結晶シリコン膜４３からＮ型ベース領域１１へのボロン
の拡散は、高濃度、且つ、シャローなＰ^＋エミッタ領域
１２の形成を可能にする。エミッタ引き出し電極１３の
低抵抗化の観点からは、下層多結晶シリコン膜４３を形
成せず、ボロンがドープされたアモルファスシリコン膜
４４から熱処理によってＮ型ベース領域１１にボロンを
拡散して、Ｐ^＋エミッタ領域１２を形成することが考え
られる。しかし、アモルファスシリコン膜４４は、水素
化珪素を用いてＣＶＤ法によって形成され、且つ、高濃
度のダングリングボンドを有するため、そのダングリン
グボンドを終端する多量の水素が含まれる。この水素
が、熱処理によってＮ型ベース領域１１に拡散される
と、ボロンのようなＰ型不純物のＮ型ベース領域１１へ
の拡散が促進され、シャローなＰ^＋エミッタ領域１２の
形成が困難になる。一方、「ａｓ−ｄｅｐｏ」で多結晶
である下層多結晶シリコン膜４３には、アモルファスシ
リコン膜４４ほど多くの水素が含まれない。従って、下
層多結晶シリコン膜４３からＮ型ベース領域１１へのボ
ロンの拡散は、水素によるボロンの拡散の促進が発生し
にくく、シャローなＰ^＋エミッタ領域１２の形成が可能
である。

【００８６】図１６は、下層多結晶シリコン膜４３から
Ｎ型ベース領域１１にボロンを拡散して、Ｐ^＋エミッタ
領域１２を形成したときの、Ｖ−ＰＮＰトランジスタ中
のボロンのプロファイルであり、図１７は、下層多結晶
シリコン膜４３を形成せずにアモルファスシリコン膜４
４から熱処理によってＮ型ベース領域１１に直接にボロ
ンを拡散して、Ｐ^＋エミッタ領域１２を形成したときの
Ｖ−ＰＮＰトランジスタ中のボロンのプロファイルであ
る。図１７に示されているように、アモルファスシリコ
ン膜４４から熱処理によってＮ型ベース領域１１にボロ
ンを拡散したときは、厚さが広がったＰ^＋エミッタ領域
１２が形成される。一方、図１６に示されているよう
に、下層多結晶シリコン膜４３からＮ型ベース領域１１
にボロンを拡散することにより、高濃度、且つ、シャロ
ーなＰ^＋エミッタ領域１２の形成が可能である。

【００８７】Ｐ^＋エミッタ領域１２及びＰ型ベース領域
２４の形成に続いて、図１３に示されているように、開
口４６の側壁にサイドウオール３０が形成される。更
に、サイドウオール３０及び絶縁膜４５の上に、エミッ
タ引き出し電極２９が、Ｐ型ベース領域２４に接続する
ように形成される。エミッタ引き出し電極２９は、Ｎ型
不純物が高濃度にドープされた多結晶シリコンで形成さ
れる。

【００８８】続いて図１４に示されているように、下層
多結晶シリコン膜４３、上層多結晶シリコン膜４４’、
及び絶縁膜４５がパターニングされる。このパターニン
グにより、Ｖ−ＰＮＰトランジスタ領域１では、エミッ
タ引き出し電極１３、コレクタ引き出し電極１６、及び
これらを被覆する絶縁層１５が形成され、ＮＰＮトラン
ジスタ領域２では、ベース引き出し電極２６と、ベース
引き出し電極２６を被覆する絶縁層２８が形成される。
このように、エミッタ引き出し電極１３、コレクタ引き
出し電極１６、及びベース引き出し電極２６が同時的に
形成されることは、当該半導体装置の製造プロセスの数
の減少の点で好ましい。

【００８９】エミッタ引き出し電極１３、コレクタ引き
出し電極１６、及びベース引き出し電極２６の形成のと
き、上述の下層多結晶シリコン膜４３は、下層多結晶シ
リコン膜１３ａ、１６ａ及び２６ａに加工され、上層多
結晶シリコン膜４４’は、上層多結晶シリコン膜１３
ｂ、１６ｂ、２６ｂに加工される。更に、絶縁膜４５
は、絶縁層１５及び絶縁層２８に加工される。

【００９０】続いて、図１５に示されているように、Ｐ
型半導体基板３の上面側の全面に層間絶縁膜６が、ＣＶ
Ｄ法によって形成される。層間絶縁膜６の膜厚は、典型
的には、５００−２０００ｎｍである。層間絶縁膜６の
形成の後、ＲＴＡ（Rapid Thermal Annealing）によっ
てＮ型不純物がエミッタ引き出し電極２９からＰ^＋ベー
ス領域２４に拡散され、ＮＰＮトランジスタのＮ^＋エミ
ッタ領域２５が形成される。

【００９１】続いて、周知のドライエッチング技術と配
線技術によって、Ｖ−ＰＮＰトランジスタ領域１のエミ
ッタ電極１４、コレクタ電極１７、ベース電極１８、及
びＶ _ＣＣ電極１９、並びにＮＰＮトランジスタ領域２の
ベース電極２７、エミッタ電極３４、及びコレクタ電極
３１が形成され、図１の半導体装置が完成する。

【００９２】以上に説明されているように、実施の第１
形態では、Ｖ−ＰＮＰトランジスタ領域１に形成された
エミッタ引き出し電極１３が、「ａｓ−ｄｅｐｏ」で多
結晶膜である下層多結晶シリコン膜１３ａと、「ａｓ−
ｄｅｐｏ」でアモルファスであるように成膜されたアモ
ルファスシリコン薄膜が結晶化されることによって形成
された上層多結晶シリコン膜１３ｂとで形成されてい
る。Ｐ^＋エミッタ領域１２は、Ｎ型ベース領域１１に接
触する下層多結晶シリコン膜１３ａからベース領域１１
へのボロンの拡散によって形成される。これにより、エ
ミッタ引き出し電極１３の低抵抗化と、高濃度、且つ、
シャローなＰ^＋エミッタ領域１２の形成との両方が実現
されている。

【００９３】更に、実施の第１形態では、Ｖ−ＰＮＰト
ランジスタ領域１に形成されたコレクタ引き出し電極１
６と、ＮＰＮトランジスタ領域２に形成されたベース引
き出し電極２６とが、「ａｓ−ｄｅｐｏ」で多結晶膜で
ある多結晶シリコン膜と、「ａｓ−ｄｅｐｏ」でアモル
ファスであるように成膜されたアモルファスシリコン薄
膜が結晶化されることによって形成された多結晶シリコ
ン膜とで形成されている。これにより、コレクタ引き出
し電極１６とベース引き出し電極２６との抵抗が低減さ
れている。

【００９４】（実施の第２形態）図１８は、本発明によ
る半導体装置の実施の第２形態を示す。実施の第２形態
では、Ｖ−ＰＮＰトランジスタ領域１のＮ型ベース領域
１１とベース電極１８との間に、ベース引き出し電極５
１が介設されている。

【００９５】ベース引き出し電極５１は、層間絶縁膜５
に形成された開口を介して、Ｎ型ベース領域１１に接続
されている。ベース引き出し電極５１は、絶縁層１５に
よって被覆され、絶縁層１５に形成された開口を介し
て、ベース電極１８に接続されている。

【００９６】ベース引き出し電極５１は、下層多結晶シ
リコン膜５１ａと上層多結晶シリコン膜５１ｂとを含
む。下層多結晶シリコン膜５１ａは、Ｎ型ベース領域１
１に直接に接するように形成され、上層多結晶シリコン
膜５１ｂは、下層多結晶シリコン膜５１ａの上に形成さ
れている。既述のベース電極１８は、上層多結晶シリコ
ン膜５１ｂに接続されている。

【００９７】下層多結晶シリコン膜５１ａは、エミッタ
引き出し電極１３の下層多結晶シリコン膜１３ａと同様
に、「ａｓ−ｄｅｐｏ」で多結晶膜になるように成膜さ
れたシリコン薄膜である。

【００９８】上層多結晶シリコン膜５１ｂは、エミッタ
引き出し電極１３の上層多結晶シリコン膜１３ｂと同様
に、アモルファスの状態で成膜されたシリコン薄膜が結
晶化されることによって形成されている。アモルファス
の状態で成膜されたシリコン薄膜が結晶化されることに
よって形成された上層多結晶シリコン膜５１ｂは、その
抵抗が比較的に低く、ベース引き出し電極５１の抵抗の
減少に寄与している。

【００９９】下層多結晶シリコン膜５１ａと上層多結晶
シリコン膜５１ｂとには、いずれも、Ｎ型不純物が高濃
度にドープされている。

【０１００】ベース引き出し電極５１は、層間絶縁膜５
に形成された開口から、層間絶縁膜５の上を、Ｎ型エピ
タキシャルシリコン層４の表面に平行な方向に延設され
ている。ベース引き出し電極５１は、Ｎ型エピタキシャ
ルシリコン層４の表面に垂直な方向で、Ｐ^＋コレクタ取
り出し領域１０にオーバーラップする。ベース電極１８
は、Ｐ^＋コレクタ取り出し領域１０に近接するように設
けられ、Ｎ型エピタキシャルシリコン層４の表面に垂直
な方向で、Ｐ^＋コレクタ取り出し領域１０にオーバーラ
ップする。

【０１０１】このようなベース引き出し電極５１の構造
は、Ｎ型ベース領域１１の面積の縮小を可能にする。Ｎ
型ベース領域１１の面積の縮小は、Ｖ−ＰＮＰトランジ
スタのコレクタ−ベース間の寄生容量を低減し、Ｖ−Ｐ
ＮＰトランジスタの高周波特性を向上する。

【０１０２】更に、実施の第２形態では、Ｎ^＋Ｖ_ＣＣ取
り出し領域９とＶ_ＣＣ電極１９との間に、Ｖ_ＣＣ引き出
し電極５２が介設されている。Ｖ_ＣＣ引き出し電極５２
は、層間絶縁膜５に形成された開口を介して、Ｎ^＋Ｖ
_ＣＣ取り出し領域９に接続されている。Ｖ_ＣＣ引き出し
電極５２は、絶縁層１５によって被覆され、絶縁層１５
に形成された開口を介して、Ｖ_ＣＣ電極１９に接続され
ている。

【０１０３】Ｖ_ＣＣ引き出し電極５２は、下層多結晶シ
リコン膜５２ａと上層多結晶シリコン膜５２ｂとを含
む。下層多結晶シリコン膜５２ａは、エミッタ引き出し
電極１３の下層多結晶シリコン膜１３ａと同様に、「ａ
ｓ−ｄｅｐｏ」で多結晶膜になるように成膜されたシリ
コン薄膜である。上層多結晶シリコン膜５２ｂは、エミ
ッタ引き出し電極１３の上層多結晶シリコン膜１３ｂと
同様に、アモルファスの状態で成膜されたシリコン薄膜
が結晶化されることによって形成されている。下層多結
晶シリコン膜５２ａと上層多結晶シリコン膜５２ｂとに
は、いずれも、Ｎ型不純物が高濃度にドープされてい
る。

【０１０４】実施の第２形態の半導体装置の他の部分の
構造は、実施の第１形態の半導体装置の構造と実質的に
同一である。

【０１０５】続いて、実施の第２形態の半導体装置の製
造方法を説明する。

【０１０６】まず、実施の第１形態と同様に、図２に示
されたＮ^＋埋め込み領域７、Ｐ^＋埋め込みコレクタ領域
８、及びＮ^＋埋め込みコレクタ領域２２の形成から、図
５に示されたＮ型ベース領域１１の形成までの工程が行
われる。

【０１０７】続いて、図１９に示されているように、シ
リコン酸化膜４１の上にシリコン酸化膜を成長して層間
絶縁膜５を形成した後、層間絶縁膜５の選択的なエッチ
ングが行われる。この選択エッチングにより、実施の第
１形態と同様に、Ｎ型ベース領域１１に到達する開口５
ａ、Ｐ^＋コレクタ取り出し領域１０に到達する開口５
ｂ、及び、ＮＰＮトランジスタのコレクタ領域４ａに到
達する開口５ｃが形成される。実施の第２形態では、更
に、Ｎ型ベース領域１１に到達する他の開口５ｇ、及
び、Ｎ^＋Ｖ_ＣＣ取り出し領域９に到達する開口５ｈが形
成される。

【０１０８】続いて、図２０に示されているように、Ｎ
型エピタキシャルシリコン層４の、開口５ａ、５ｂ、５
ｃ、５ｇ、及び５ｈによって露出された部分に、厚さ約
１００ｎｍの酸化膜４２が、熱酸化によって形成され
る。

【０１０９】続いて、図２１に示されているように、層
間絶縁膜５と酸化膜４２とが、選択的にエッチングされ
る。この選択エッチングによって、実施の第１形態と同
様に、Ｎ型ベース領域１１に到達する開口５ｄ、Ｐ^＋コ
レクタ取り出し領域１０に到達する開口５ｅ、及びコレ
クタ領域４ａに到達する開口５ｆが形成される。実施の
第２形態では、更に、Ｎ型ベース領域１１に到達する他
の開口５ｉと、Ｎ^＋Ｖ _ＣＣ取り出し領域９に到達する開
口５ｊが形成される。後述されるように、開口５ｉは、
Ｖ−ＰＮＰトランジスタのＮ型ベース領域１１に、ベー
ス引き出し電極５１を接続するために使用され、開口５
ｊは、Ｎ^＋Ｖ_ＣＣ取り出し領域９に、Ｖ _ＣＣ引き出し電
極５２を接続するために使用される。

【０１１０】続いて、図２２に示されているように、下
層多結晶シリコン膜４３とアモルファスシリコン膜４４
とが、Ｐ型半導体基板１の上面側の全面に、順次に形成
される。下層多結晶シリコン膜４３とアモルファスシリ
コン膜４４との形成は、実施の第１形態と同様にして行
われる。既述のように、下層多結晶シリコン膜４３は、
ａｓ−ｄｅｐｏ」の状態で多結晶膜であるシリコン薄膜
である。アモルファスシリコン膜４４は、シラン（Ｓｉ
Ｈ_４）のような水素化珪素ガスを原料ガスとして用いた
ＣＶＤ法によって形成される。

【０１１１】アモルファスシリコン膜４４の形成の後、
Ｐ型半導体基板３の上面側の全面からボロン又はＢＦ_２
がイオン注入技術によって注入され、下層多結晶シリコ
ン膜４３とアモルファスシリコン膜４４とにＰ型不純物
であるボロンが高濃度にドープされる。

【０１１２】続いて、図２３に示されているように、下
層多結晶シリコン膜４３とアモルファスシリコン膜４４
との一部分に、選択的に、Ｎ型不純物がイオン注入技術
によって注入される。注入されるＮ型不純物の濃度は、
下層多結晶シリコン膜４３とアモルファスシリコン膜４
４とに注入されているＰ型不純物の濃度の１０倍から１
００倍であり、Ｎ型不純物が注入された部分は、Ｎ型の
導電型を有するようになる。

【０１１３】Ｎ型不純物の選択的な注入により、下層多
結晶シリコン膜４３は、Ｐ型の導電型を有するＰ^＋下層
多結晶シリコン部分４３ａと、Ｎ型の導電型を有するＮ
^＋下層多結晶シリコン部分４３ｂとに区分され、アモル
ファスシリコン膜４４は、Ｐ型の導電型を有するＰ^＋ア
モルファスシリコン部分４４ａと、Ｎ型の導電型を有す
るＮ^＋アモルファスシリコン部分４４ｂとに区分され
る。後述されるように、Ｐ^＋下層多結晶シリコン部分４
３ａ及びＰ^＋アモルファスシリコン部分４４ａから、Ｐ
型の導電型を有するエミッタ引き出し電極１３、コレク
タ引き出し電極１６、及びベース引き出し電極２６が形
成され、Ｎ^＋下層多結晶シリコン部分４３ｂとＮ^＋アモ
ルファスシリコン部分４４ｂとから、ベース引き出し電
極５１とＶ _ＣＣ引き出し電極５２とが形成される。

【０１１４】続いて、アニールによってアモルファスシ
リコン膜４４が結晶化され、上層多結晶シリコン膜４
４’が形成される。上層多結晶シリコン膜４４’のう
ち、Ｐ^＋アモルファスシリコン部分４４ａから形成され
る部分は、上層Ｐ^＋多結晶シリコン部分４４ａ’と記載
され、Ｎ^＋アモルファスシリコン部分４４ｂから形成さ
れる部分は、上層Ｎ^＋多結晶シリコン部分４４ｂ’と記
載される。

【０１１５】続いて図２４に示されているように、実施
の第１形態と同様にして、絶縁膜４５、サイドウオール
３０、エミッタ引き出し電極２９の形成が行われた後、
熱処理によるＰ型ベース領域２４及びＰ^＋エミッタ領域
１２の形成が行われる。Ｐ^＋エミッタ領域１２の形成
は、Ｐ^＋下層多結晶シリコン部分４３ａからＮ型ベース
領域１１へのボロンの拡散によって行われ、高濃度、且
つ、シャローなＰ^＋エミッタ領域１２が形成される。

【０１１６】続いて、図２５に示されているように、下
層多結晶シリコン膜４３と上層多結晶シリコン膜４４’
と絶縁膜４５がパターニングされる。このパターニング
により、Ｖ−ＰＮＰトランジスタ領域１では、エミッタ
引き出し電極１３、コレクタ引き出し電極１６、ベース
引き出し電極５１、Ｖ_ＣＣ引き出し電極５２、及びこれ
らを被覆する絶縁層１５が形成され、ＮＰＮトランジス
タ領域２では、ベース引き出し電極２６と、ベース引き
出し電極２６を被覆する絶縁層２８が形成される。この
ときベース引き出し電極５１は、層間絶縁膜５に形成さ
れた開口からＮ型エピタキシャルシリコン層４の表面に
平行な方向に延伸して、Ｐ^＋コレクタ取り出し領域１０
にオーバーラップするように形成される。エミッタ引き
出し電極１３、コレクタ引き出し電極１６、ベース引き
出し電極５１、Ｖ_ＣＣ引き出し電極５２、及びベース引
き出し電極２６が同時的に形成されることは、当該半導
体装置の製造プロセスの数の減少の点で好ましい。

【０１１７】エミッタ引き出し電極１３、コレクタ引き
出し電極１６、ベース引き出し電極５１、Ｖ_ＣＣ引き出
し電極５２、及びベース引き出し電極２６の形成のと
き、上述のＰ^＋下層多結晶シリコン膜４３ａは、下層多
結晶シリコン膜１３ａ、１６ａ及び２６ａに加工され、
Ｐ^＋上層多結晶シリコン膜４４ａ’は、上層多結晶シリ
コン膜１３ｂ、１６ｂ、２６ｂに加工される。更に、Ｎ
^＋下層多結晶シリコン部分４３ｂは、下層多結晶シリコ
ン膜５１ａ及び５２ａに加工され、Ｎ^＋上層多結晶シリ
コン部分４４ｂ’は、上層多結晶シリコン膜５１ｂ、及
び５２ｂに加工される。更に、絶縁膜４５は、絶縁層１
５及び絶縁層２８に加工される。

【０１１８】続いて図２６に示されているように、層間
絶縁膜６が、Ｐ型半導体基板３の上面側の全面にＣＶＤ
法によって形成された後、ＲＴＡ（Rapid Thermal Anne
aling）によってＮ型不純物がエミッタ引き出し電極２
９からＰ^＋ベース領域２４に拡散される。Ｎ型不純物の
Ｐ^＋ベース領域２４への拡散により、ＮＰＮトランジス
タのＮ^＋エミッタ領域２５が形成される。

【０１１９】続いて、周知のドライエッチング技術と配
線技術によって、Ｖ−ＰＮＰトランジスタ領域１のエミ
ッタ電極１４、コレクタ電極１７、ベース電極１８、及
びＶ _ＣＣ電極１９、並びにＮＰＮトランジスタ領域２の
ベース電極２７、エミッタ電極３４、及びコレクタ電極
３１が形成され、図１８の半導体装置が完成する。

【０１２０】実施の第２形態では、実施の第１形態と同
様に、エミッタ引き出し電極１３の低抵抗化と、高濃
度、且つ、シャローなＰ^＋エミッタ領域１２の形成との
両方が実現されている。

【０１２１】更に実施の第２形態では、Ｖ−ＰＮＰトラ
ンジスタ領域１のＮ型ベース領域１１に接続するベース
引き出し電極５１が形成される。ベース引き出し電極５
１は、層間絶縁膜５に形成された開口から、Ｎ型エピタ
キシャルシリコン層４の表面に平行な方向に延設され、
Ｐ^＋コレクタ取り出し領域１０にオーバーラップする。
ベース引き出し電極５１に接続されるベース電極１８
は、Ｐ^＋コレクタ取り出し領域１０に近接するように設
けられ、Ｎ型エピタキシャルシリコン層４の表面に垂直
な方向で、Ｐ^＋コレクタ取り出し領域１０にオーバーラ
ップする。このようなベース引き出し電極５１の構造
は、Ｎ型ベース領域１１の面積の縮小を可能にする。Ｎ
型ベース領域１１の面積の縮小により、Ｖ−ＰＮＰトラ
ンジスタのコレクタ−ベース間の寄生容量が低減され、
Ｖ−ＰＮＰトランジスタの高周波特性が向上される。

【０１２２】

【発明の効果】本発明により、引き出し電極の抵抗の低
減と、高濃度で、且つシャローなエミッタの形成との両
方を実現するための半導体装置の構造、及び半導体装置
の製造方法が提供される。

【図面の簡単な説明】

【図１】図１は、本発明による半導体装置の実施の第１
形態を示す断面図である。

【図２】図２は、実施の第１形態における半導体装置の
製造方法を示す断面図である。

【図３】図３は、実施の第１形態における半導体装置の
製造方法を示す断面図である。

【図４】図４は、実施の第１形態における半導体装置の
製造方法を示す断面図である。

【図５】図５は、実施の第１形態における半導体装置の
製造方法を示す断面図である。

【図６】図６は、実施の第１形態における半導体装置の
製造方法を示す断面図である。

【図７】図７は、実施の第１形態における半導体装置の
製造方法を示す断面図である。

【図８】図８は、実施の第１形態における半導体装置の
製造方法を示す断面図である。

【図９】図９は、実施の第１形態における半導体装置の
製造方法を示す断面図である。

【図１０】図１０は、実施の第１形態における半導体装
置の製造方法を示す断面図である。

【図１１】図１１は、実施の第１形態における半導体装
置の製造方法を示す断面図である。

【図１２】図１２は、実施の第１形態における半導体装
置の製造方法を示す断面図である。

【図１３】図１３は、実施の第１形態における半導体装
置の製造方法を示す断面図である。

【図１４】図１４は、実施の第１形態における半導体装
置の製造方法を示す断面図である。

【図１５】図１５は、実施の第１形態における半導体装
置の製造方法を示す断面図である。

【図１６】図１６は、実施の第１形態における半導体装
置のＶ−ＰＮＰトランジスタ内のボロンのプロファイル
を示す。

【図１７】図１７は、アモルファスシリコン膜からＰ^＋
エミッタ領域にボロンを拡散したときの、Ｖ−ＰＮＰト
ランジスタ内のボロンのプロファイルを示す。

【図１８】図１８は、本発明による半導体装置の実施の
第２形態を示す断面図である。

【図１９】図１９は、実施の第２形態における半導体装
置の製造方法を示す断面図である。

【図２０】図２０は、実施の第２形態における半導体装
置の製造方法を示す断面図である。

【図２１】図２１は、実施の第２形態における半導体装
置の製造方法を示す断面図である。

【図２２】図２２は、実施の第２形態における半導体装
置の製造方法を示す断面図である。

【図２３】図２３は、実施の第２形態における半導体装
置の製造方法を示す断面図である。

【図２４】図２４は、実施の第２形態における半導体装
置の製造方法を示す断面図である。

【図２５】図２５は、実施の第２形態における半導体装
置の製造方法を示す断面図である。

【図２６】図２６は、実施の第２形態における半導体装
置の製造方法を示す断面図である。

【符号の説明】

１：Ｖ−ＰＮＰトランジスタ領域２：ＮＰＮトランジスタ領域３：Ｐ型半導体基板４：Ｎ型エピタキシャルシリコン層５、６：層間絶縁膜７：Ｎ^＋埋め込み領域８：Ｐ^＋埋め込みコレクタ領域９：Ｎ^＋Ｖ_ＣＣ取り出し領域１０：Ｐ^＋コレクタ取り出し領域１１：Ｎ型ベース領域１２：Ｐ^＋エミッタ領域１３：エミッタ引き出し電極１３ａ：下層多結晶シリコン膜１３ｂ：上層多結晶シリコン膜１４：エミッタ電極１５：絶縁層１６：コレクタ引き出し電極１６ａ：下層多結晶シリコン膜１６ｂ：上層多結晶シリコン膜１７：コレクタ電極１８：ベース電極１９：Ｖ_ＣＣ電極２０：トレンチ絶縁体２１：チャネルストップ領域２２：Ｎ^＋埋め込みコレクタ領域２３：Ｎ^＋コレクタ取り出し領域２４：Ｐ型ベース領域２５：Ｎ^＋エミッタ領域２６：ベース引き出し電極２６ａ：下層多結晶シリコン膜２６ｂ：上層多結晶シリコン膜２７：ベース電極２８：絶縁膜２９：エミッタ引き出し電極３０：サイドウオール３１：コレクタ電極３２：トレンチ絶縁体３３：チャネルストップ領域３４：エミッタ電極４１：シリコン酸化膜４２：酸化膜４３：下層多結晶シリコン膜４３ａ：Ｐ^＋下層多結晶シリコン部分４３ｂ：Ｎ^＋下層多結晶シリコン部分４４：アモルファスシリコン膜４４ａ：Ｐ^＋アモルファスシリコン部分４４ｂ：Ｎ^＋アモルファスシリコン部分４４’：上層多結晶シリコン膜４４ａ’：Ｐ^＋上層多結晶シリコン部分４４ｂ’：Ｎ^＋上層多結晶シリコン部分４５：絶縁膜４６：開口５１：ベース引き出し電極５１ａ：下層多結晶シリコン膜５１ｂ：上層多結晶シリコン膜５２：Ｖ_ＣＣ引き出し電極５２ａ：下層多結晶シリコン膜５２ｂ：上層多結晶シリコン膜

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/082 Ｈ０１Ｌ 29/50 Ｂ 29/417 29/732 Ｆターム(参考） 4M104 AA01 BB01 BB40 CC01 DD55 DD78 DD92 FF13 GG06 GG13 HH16 5F003 AP05 BA27 BB05 BB07 BB08 BC07 BC08 BE07 BE08 BF01 BH01 BH06 BH08 BH18 BH93 BJ01 BJ03 BM07 BP01 BP06 BP41 5F052 AA11 DA02 DB01 JA05 5F082 AA06 BA05 BA12 BA21 BA26 BA28 BA31 BA41 BA47 BA48 BC04 CA08 DA03 DA07 DA10 EA04 EA27 EA45 GA01 GA02

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板に形成されたエミッタ領域と、前記半導体基板に、前記エミッタ領域に接続するように
形成されたベース領域と、前記半導体基板に形成されたコレクタ領域と、前記エミッタ領域に接続されるエミッタ引き出し電極と
を備え、前記エミッタ引き出し電極は、前記エミッタ領域に直接に接触するように形成され、前
記エミッタ領域にドープされている不純物と同一の不純
物がドープされた第１多結晶シリコン膜と、前記第１多結晶シリコン膜の上に形成された第２多結晶
シリコン膜とを含み、前記第１多結晶シリコン膜は、多結晶の状態で成膜され
て形成され、前記第２多結晶シリコン膜は、アモルファスの状態で成
膜された後、多結晶化されることによって形成された半
導体装置。
【請求項２】請求項１に記載の半導体装置において、前記第２多結晶シリコン膜は、前記第１多結晶シリコン
膜より厚い半導体装置。
【請求項３】請求項１に記載の半導体装置において、前記第１多結晶シリコン膜に含まれる結晶粒の平均粒径
は、０．０１μｍ以下であり、前記第２多結晶シリコン膜に含まれる結晶粒の平均粒径
は、０．０１μｍよりも大きい半導体装置。
【請求項４】請求項１に記載の半導体装置において、前記不純物はボロンである半導体装置。
【請求項５】請求項１に記載の半導体装置において、前記コレクタ領域に接続されるコレクタ引き出し電極と
を更に備え、前記コレクタ引き出し電極は、前記コレクタ領域に直接に接触するように形成された第
１コレクタ引き出し多結晶シリコン膜と、前記第１多結晶シリコン膜の上に形成された第２コレク
タ引き出し多結晶シリコン膜とを含み、前記第１コレクタ引き出し多結晶シリコン膜は、多結晶
の状態で成膜されて形成され、前記第２コレクタ引き出し多結晶シリコン膜は、アモル
ファスの状態で成膜された後、多結晶化されることによ
って形成された半導体装置。
【請求項６】請求項１に記載の半導体装置において、前記ベース領域に接続されるベース引き出し電極とを更
に備え、前記ベース引き出し電極は、前記ベース領域に直接に接触するように形成された第１
ベース引き出し多結晶シリコン膜と、前記第１ベース引き出し多結晶シリコン膜の上に形成さ
れた第２ベース引き出し多結晶シリコン膜とを含み、前記第１ベース引き出し多結晶シリコン膜は、多結晶の
状態で成膜されて形成され、前記第２ベース引き出し多結晶シリコン膜は、アモルフ
ァスの状態で成膜された後、多結晶化されることによっ
て形成された半導体装置。
【請求項７】請求項６に記載の半導体装置において、前記第１ベース引き出し多結晶シリコン膜は、前記第１
多結晶シリコン膜にドープされている前記不純物の導電
型と反対の導電型を有する他の不純物がドープされた半
導体装置。
【請求項８】請求項６に記載の半導体装置において、前記ベース領域を被覆する層間絶縁膜と、前記ベース領域と反対の導電型の不純物がドープされ、
且つ、前記ベース領域を、前記半導体基板の表面に平行
な面内で包囲する高濃度ドープ領域と、前記ベース引き出し電極に接続するベース電極とを更に
備え、前記ベース引き出し電極は、前記層間絶縁膜に設けられ
た開口を介して前記ベース領域に接続され、且つ、前記
開口から前記半導体基板の表面に平行な方向に延伸し、
前記半導体基板の表面に垂直な方向において前記高濃度
ドープ領域にオーバーラップする半導体装置。
【請求項９】請求項１に記載の半導体装置において、当該半導体装置は、ＰＮＰトランジスタであり、前記半導体基板の内部に、前記コレクタ領域に接続する
ように形成され、且つ、Ｎ型の導電型を有する埋め込み
領域と、前記半導体基板に、前記埋め込み領域から前記半導体基
板の表面に到達するように延設され、且つ、Ｎ型の導電
型を有する取り出し領域と、前記取り出し領域に接続されるＶ_ＣＣ引き出し電極とを
備え、前記Ｖ_ＣＣ引き出し電極は、前記取り出し領域に直接に接触するように形成された第
１Ｖ_ＣＣ引き出し多結晶シリコン膜と、前記第１Ｖ_ＣＣ引き出し多結晶シリコン膜の上に形成さ
れた第２Ｖ_ＣＣ引き出し多結晶シリコン膜とを含み、前記第１Ｖ_ＣＣ引き出し多結晶シリコン膜は、多結晶の
状態で成膜されて形成され、前記第２Ｖ_ＣＣ引き出し多結晶シリコン膜は、アモルフ
ァスの状態で成膜された後、多結晶化されることによっ
て形成された半導体装置。
【請求項１０】請求項１に記載の半導体装置におい
て、更に、前記半導体基板に形成され、且つ、前記ベース領
域と反対の導電型を有する他のベース領域と、前記他のベース領域に接続される他のベース引き出し電
極とを備え、前記他のベース引き出し電極は、前記他のベース領域に直接に接触するように形成された
第３ベース引き出し多結晶シリコン膜と、前記第３ベース引き出し多結晶シリコン膜の上に形成さ
れた第４ベース引き出し多結晶シリコン膜とを含み、前記第３ベース引き出し多結晶シリコン膜は、多結晶の
状態で成膜されて形成され、前記第４ベース引き出し多結晶シリコン膜は、アモルフ
ァスの状態で成膜された後、多結晶化されることによっ
て形成された半導体装置。
【請求項１１】（ａ）半導体基板にベース領域を形成
する工程と、（ｂ）前記ベース領域に直接に接触するように、前記ベ
ース領域の上に第１多結晶シリコン膜を形成する工程
と、（ｃ）前記第１多結晶シリコン膜の上にアモルファスシ
リコン膜を形成する工程と、（ｄ）前記第１多結晶シリコン膜と前記アモルファスシ
リコン膜とに不純物をドープする工程と、（ｅ）アニールにより前記アモルファスシリコン膜を多
結晶化して、前記アモルファスシリコン膜を第２多結晶
シリコン膜にする工程と、（ｆ）前記第１多結晶シリコン膜から前記ベース領域に
前記不純物を拡散して、前記ベース領域の表面部にエミ
ッタ領域を形成する工程と、（ｇ）前記第１多結晶シリコン膜と前記第２多結晶シリ
コン膜とを加工して、前記エミッタ領域に接続するエミ
ッタ引き出し電極を形成する工程とを備えた半導体装置
の製造方法。
【請求項１２】請求項１１に記載の半導体装置の製造
方法において、前記アモルファスシリコン膜は、前記第１多結晶シリコ
ン膜よりも厚い半導体装置の製造方法。
【請求項１３】請求項１１に記載の半導体装置の製造
方法において、前記不純物は、ボロンである半導体装置の製造方法。
【請求項１４】請求項１１に記載の半導体装置の製造
方法において、前記（ｃ）工程と、前記（ｄ）工程とは同時に行われる
半導体装置の製造方法。
【請求項１５】請求項１４に記載の半導体装置の製造
方法において、前記アモルファスシリコン膜は、水素化珪素ガスを原料
ガスとして用いるＣＶＤ（Chemical Vapor Depositio
n）によって形成され、前記（ｅ）工程は、前記原料ガスに前記不純物の水素化
物を添加することによって実行される半導体装置の製造
方法。
【請求項１６】請求項１１に記載の半導体装置の製造
方法において、前記アモルファスシリコン膜は、前記第１多結晶シリコ
ン膜の形成の後、前記第１多結晶シリコン膜が大気に暴
露されることなく形成される半導体装置の製造方法。
【請求項１７】請求項１１に記載の半導体装置の製造
方法において、更に、（ｈ）前記半導体基板に、コレクタ領域を形成する工程
と、（ｉ）前記コレクタ領域に接続するコレクタ引き出し電
極を形成する工程とを備え、前記コレクタ引き出し電極は、前記第１多結晶シリコン
膜と前記第２多結晶シリコン膜との加工により、前記エ
ミッタ引き出し電極と同時的に形成される半導体装置の
製造方法。
【請求項１８】請求項１１に記載の半導体装置の製造
方法において、更に、（ｊ）前記第１多結晶シリコン膜と前記アモルファスシ
リコン膜との一部に前記不純物と反対の導電型を有する
他の不純物をドープする工程と、（ｋ）前記一部を加工して、前記ベース領域に接続する
ベース引き出し電極を形成する工程とを備え、前記エミッタ引き出し電極と前記ベース引き出し電極と
は、同時的に形成される半導体装置の製造方法。
【請求項１９】請求項１８に記載の半導体装置の製造
方法において、更に、（ｌ）前記ベース領域と反対の導電型の不純物がドープ
され、且つ、前記ベース領域を、前記半導体基板の表面
に平行な面内で包囲する高濃度ドープ領域を形成する工
程と、（ｍ）前記半導体基板を被覆する層間絶縁膜を形成する
工程と、（ｎ）前記ベース引き出し電極を前記ベース領域に接続
する開口を前記層間絶縁膜に形成する工程と、（ｏ）前記ベース引き出し電極に接続するベース電極を
形成する工程とを更に備え、前記ベース引き出し電極は、前記開口から前記半導体基
板の表面に平行な方向に延伸し、前記半導体基板の表面
に垂直な方向において前記高濃度ドープ領域にオーバー
ラップするように形成される半導体装置の製造方法。
【請求項２０】請求項１１に記載の半導体装置の製造
方法において、更に、（ｐ）前記半導体基板に、前記ベース領域と反対の導電
型を有する他のベース領域を形成する工程と、（ｑ）前記他のベース領域に接続する他のベース引き出
し電極を形成する工程とを備え、前記他のベース引き出し電極は、前記第１多結晶シリコ
ン膜と前記第２多結晶シリコン膜との加工により、前記
エミッタ引き出し電極と同時的に形成される半導体装置
の製造方法。