JP2006310418A - 半導体装置 - Google Patents

Abstract

【課題】２つのバイポーラトランジスタを用いたアンチヒューズにおいて、書込み電圧を低減する。
【解決手段】第１エミッタ電極8と、第１ベース電極6と、第１コレクタ電極7とを第１領域の上方に有する第１トランジスタQ1を具備し、第１ベース電極6と第１ベース領域の間を接続するベース引出しポリシリコン9は、第１領域の外に設けられる第２領域の上方を通過させ、抵抗値を付加する。
【選択図】図１

Description

半導体装置、特に、バイポーラトランジスタを用いたアンチヒューズを搭載した半導体集積回路に関するものである。

従来の一つのバイポーラトランジスタを用いたアンチヒューズ（以下、「1トランジスタ型アンチヒューズ」と呼ぶ。）の回路図とその断面図を図１０に示す。その１トランジスタ型アンチヒューズのヒューズ書込み（情報の書込み）の手法を説明する。

ヒューズの書込みを行いたい箇所のデータ線２の電位を固定しワード線３の電位を上げるとエミッタ１６・ベース１７間に逆バイアスが印加され、エミッタ・ベース間の電圧がエミッタ・ベース接合の破壊電圧に達するとその接合が破壊され、オーミック接続となる。それに対し、ベース・コレクタ接合は順方向バイアスが印加されているため、ベース・コレクタ接合は破壊されない。このように情報を書き込みたい箇所のエミッタ・ベース間の接合のみを破壊し、ベース・コレクタ接合はダイオード素子としてヒューズ書込み後も使用する。該アンチヒューズはデータ線２を共通として複数のワード線３を有する複数のアンチヒューズによって構成され、電位を上げることにより選択された１本のワード線３に接続されたアンチヒューズの情報を順次読み出すことで、複数の情報を効率よく読み書きできる。即ち、エミッタ・ベース接合が破壊されていた場合は、該選択されたワード線３、書き込まれたアンチヒューズを通じて、該データ線は高電位となる。一方、該エミッタ・ベース接合が破壊されていない場合は図示しないデータ線を緩やかに低電位に固定する高抵抗のためにデータ線２は低電位となる。この際、ベース・コレクタ接合によるダイオード素子は選択されない他のワード線３が低電位で有ってもデータ線に影響を及ぼさないための分離回路として動作する。

しかし、製造プロセスの微細化の進展に伴い、従来技術の１トランジスタ型アンチヒューズでは、エミッタ・ベース接合のみだけではなく、ベース・コレクタ接合も同時に破壊されることが発明者等の検討により見出された。即ち、エミッタ・ベース接合、ベース・コレクタ接合の浅接合化、バイポーラ素子の寄生容量低減のための微細化により、エミッタ・ベース接合を破壊する際のダメージによりベース・コレクタ接合も同時に破壊されるようになる。従って、非選択のワード線３のためにデータ線２が低電位に固定されてしまい、選択されたワード線３に接続されたアンチヒューズに情報が書き込まれ、データ線に高電位が期待されているにも拘わらず、破壊された非選択のアンチヒューズのベース・コレクタ接合のためにデータ線の値が誤った低電位となり、誤動作してしまう。 このためアンチヒューズとして使用できなくなった。

そこで、発明者は、本願発明に先立って、バイポーラトランジスタを２つ使用したアンチヒューズ(以下、「2トランジスタ型アンチヒューズ」と呼ぶ。）を検討した。その２トランジスタ型アンチヒューズの回路図とその断面図を図１１に示す。2トランジスタ型アンチヒューズは、接合を破壊するパイポーラトランジスタQ1と接合を破壊しないバイポーラトランジスタQ2で構成される。接合を破壊するバイポーラトランジスタQ1、接合を破壊せずダイオード素子として残したいバイポーラトランジスタQ2も、共にコレクタ・ベース間をショートさせている。

次に、この２トランジスタ型アンチヒューズのヒューズ書込み手法を説明する。ヒューズの切断を行いたい箇所のデータ線２の電位を固定しワード線３の電位を上げると接合を破壊するバイポーラトランジスタＱ1のエミッタ１６・ベース１７間に逆バイアスが印加され、その接合の破壊電圧に達するとその接合は破壊される。一方、接合を破壊しないバイポーラトランジスタＱ2のエミッタ・ベース間には順方向バイアスが印加されているため接合は破壊されない。また、接合を破壊するバイポーラトランジスタQ1のエミッタ・ベース間にはワード線３の電圧から接合を破壊しないバイポーラトランジスタＱ2のエミッタ・ベース間の順方向電圧による電圧降下分を差し引いた電圧が印加される。

ここで、図１０のダイオードの接続と図１１のダイオードの接続において、破壊／非破壊の順序が逆転している(ワード線-破壊-非破壊-データ線に対し、ワード線-非破壊Q2-破壊Q1-データ線)が、特にこれに限定される必要はなく、いずれの場合も可能である。
しかし、この２トランジスタ型のバイポーラアンチヒューズにおいてヒューズを書き込みしようとしたところ、当該接合を破壊するために印加する電圧が周辺素子の耐圧を超えてしまいバイポーラトランジスタの接合を破壊するのと同時に周辺素子をも破壊してしまうことを見出した。また、バイポーラトランジスタQ1の接合を破壊するために大電流を流すと接合を破壊しないパイポーラトランジスタQ2の接合も破壊される可能性があることを見出した。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
第１エミッタ領域と、第１ベース領域と、第１コレクタ領域とを第１素子分離領域で囲まれた第１領域に有し、第１エミッタ電極と、第１ベース電極と、第１コレクタ電極とを第１領域の上方に有する第１トランジスタを具備し、第１ベース電極と第１ベース領域の間を接続する第１配線は、第１領域の外に設けられる第２領域の上方を通過する。

更に望ましくは、第１配線は、ポリシリコンで形成される。
更に望ましくは、第１コレクタ電極と第１ベース電極は、第１配線の上層の配線層で接続される。

また、別の観点から見れば、第１エミッタ領域と、第１ベース領域と、第１コレクタ領域とを第１素子分離領域で囲まれた第１領域に有する第１トランジスタと、第２エミッタ領域と、第２ベース領域と、第２コレクタ領域とを第２素子分離領域で囲まれた第２領域に有する第２トランジスタとを具備し、第１領域の表面積と第２領域の表面積は、同じである場合に、第１トランジスタのベース抵抗は、前記第２トランジスタのベース抵抗より大きくする。

更に望ましくは、第１トランジスタは、第１ベース領域と第１エミッタ領域の接合部分を破壊することで情報を記憶するメモリ部に用いられ、第２トランジスタは、メモリ部に記憶された情報によりトリミングを行うデジタル−アナログ変換回路に用いられる。
更に望ましくは、第１トランジスタは、第１エミッタ電極と、第１ベース電極と、第１コレクタ電極とを第１領域の上方に更に有する。

また、別の観点から見れば、第１エミッタ領域と、第１ベース領域と、第１コレクタ領域とを第１素子分離領域で囲まれた第１領域に有し、第１エミッタ電極と、第１ベース電極と、第１コレクタ電極とを第１領域の上方に有する第１トランジスタと、第２エミッタ領域と、第２ベース領域と、第２コレクタ領域とを第２素子分離領域で囲まれた第２領域に有し、第２エミッタ電極と、第２ベース電極と、第２コレクタ電極とを前記第２領域の上方に有する第２トランジスタを具備し、第１エミッタ電極は、第２コレクタ電極と接続され、第２エミッタ電極は、第２ベース電極と接続される。

更に望ましくは、第１領域の表面積は、第２領域の表面積より小さくする。
更に望ましくは、第１ベース電極と第１コレクタ電極の間に抵抗素子を設ける。

信頼性を向上させた半導体装置を実現できる。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

次に本発明について図面を参照して説明する。図1は本発明のバイポーラアンチヒューズ４つ分のアレイセル平面図である。また、図２はその回路図であり、図３は図１におけるA-A'とB-B'の断面図とこの断面図における矢印方向のｎ型不純物とp型不純物の濃度プロファイルを示す。

最初に図１について説明する。単位セル１は、接合を破壊するバイポーラトランジスタQ1と、接合を破壊しないバイポーラトランジスタQ2を含む。また、バイポーラトランジスタQ1のベース電極６とコレクタ電極７は、単位セル１毎に設けられた第２配線層に形成されるビット線２に接続され、バイポーラトランジスタQ2のベース電極７及びエミッタ電極８は、第１配線層を用いて設けられたワード線３に共通に接続される。バイポーラトランジスタQ1のエミッタ電極８とバイポーラトランジスタQ2のコレクタ電極は、第１配線層を用いて設けられた配線４で接続される。

図１において、接合を破壊するバイポーラトランジスタQ1は、コレクタ・ベース間を第１層の配線でショートさせており、接合を破壊しないバイポーラトランジスタQ2は、エミッタ・ベース間を第１層の配線でショートさせている。これは、Ｑ1の接合を破壊する際に流れる高電流の影響で破壊されない様、敢えて通常用いられるエミッタ・ベース間ではなく、ベース・コレクタ間のダイオードを用いるためである。Q2において、ベース・コレクタ間接合は、エミッタ・ベース間接合に比べて、面積が大きいため、高電流を流した際でも電流の集中が少なく、高電流が集中した際に起こる発熱や、電極の金属などの拡散などによる接合破壊が起こりにくい。また、図３下の不純物分布の図から明らかな様に、ベース・コレクタ間接合はエミッタ・ベース間接合に比べて不純物濃度勾配が小さく、従って接合部の内部電界が小さい。このため、逆方向耐圧が大きいと同時に、順方向に電流が流れた際にも接合の破壊が起こらない。

また、バイポーラトランジスタＱ１，Ｑ２の夫々は、素子分離領域１０で囲まれることにより他のバイポーラトランジスタと分離される。この素子分離領域は、断面を見るとＵ字型をしているため、特にＵ溝素子分離領域と呼ぶことがある。U溝素子分離領域により分離される領域の表面積が小さいバイポーラトランジスタが接合を破壊するバイポーラトランジスタＱ1であり、U溝素子分離領域で分離される領域の表面積が大きいバイポーラトランジスタが接合を破壊しないバイポーラトランジスタＱ2である。接合を破壊しないバイポーラトランジスタQ2のU溝素子分離領域により分離される領域の表面積を大きくしているのはコレクタ・ベース間の接合面積を大きくし、より多くの電流を流せるようにし、バイポーラトランジスタQ2の破壊を防止するためである。

そして、通常の回路で使用するバイポーラトランジスタはこのベース電極引き出し用のポリシリコンは最短距離で接続しているのに対し、接合を破壊するバイポーラトランジスタQ1のベース・コレクタ間は、トランジスタQ1とトランジスタQ2の素子分離領域の間にある酸化膜フィールド領域１５の上方を敢えて遠回りさせている。これにより、通常の回路で使用するバイポーラトランジスタのベース・コレクタ間抵抗と比較して、接合を破壊するバイポーラトランジスタQ1のベース・コレクタ間に必要な抵抗を付加している。なお、このU溝素子分離領域の間隔は、プロセス上ある一定のスペースを確保する必要がある。従って、この４つ分のアレイセルの面積はポリシリコン層の引き回しの有無に関わらず同じであり、抵抗を付加する事による面積の影響はない。

更に、本実施例では、一つの単位セル１に含まれるバイポーラトランジスタQ1、Q2をワード線５が延びる方向に配置するとともに、各単位セル１に含まれるバイポーラトランジスタQ1の各電極を、ワード線３が延びる方向に並んで配置し、バイポーラトランジスタQ2の各電極をワード線３と交差するビット線２が延びる方向に並んで配置する。このように各単位セル１をL字型とし、２つを組み合わせて配置することで、バイポーラトランジスタQ1、Q2の大きさを異ならせたとしても効率よく配置することができる。

また、２つの単位セル１を１８０度回転させるようにして配置している。すなわち、図１の左側に記載される二つの単位セル１に着目すると、上方の単位セル１をバイポーラトランジスタQ1、Q2の順で配置し、下方の単位セル１のバイポーラトランジスタQ2、Q1の順で配置する。上方の単位セル１のバイポーラトランジスタQ２の各電極は、ビット線方向に上からコレクタ７、エミッタ８、ベース６の順で配置し、下方の単位セル１のバイポーラトランジスタQ2の各電極は、ビット線方向に上からベース６、エミッタ８、コレクタ７の順で配置する。このように、２つの単位セル１を１８０度回転させ、その電極の並ぶ順序を逆とすることで、ワード線３と接続されるバイポーラトランジスタQ２のベース電極及びエミッタ電極が一列に配置されるためワード線３を直線的に配線することが可能となる。

次に図２について説明する。図２は図１に示した平面図に対する回路図である。ここでは、わかりやすくするために、バイポーラトランジスタQ1,Q2をビット線方向に並べて記載している。ワード線３は、各単位セル１に共通に接続され、ビット線２は、各単位セル１毎に接続される。なお、ビット線２は、ビット線２が延びる方向に配置され、ワード線３とは異なるワード線に接続される他の単位セル１（ここでは図示されていない)に共通に接続される。すなわち、単位セル１は、複数のワード線３と複数のビット線２と交差する複数のビット線３との交点にマトリックス状に複数配置され、複数のワード線３のうち一つと複数のビット線２のうち一つを選択することにより一つの単位セル１が選択される。

図２においてコレクタ・ベース間が抵抗Ｒを介してショートしているバイポーラトランジスタが接合を破壊するバイポーラトランジスタＱ1であり、エミッタ・ベースが抵抗を介さずショートしているバイポーラトランジスタが接合を破壊しないバイポーラトランジスタＱ2である。

ここで、バイポーラトランジスタQ１を破壊する場合には、対応するワード線３に高電圧（例えば、８V）を印加し、対応するビット線２を高電圧より低い電圧（例えば、０V）とすることにより、ワード線３とビット線２の間に高電流が流れ、破壊される。なお、破壊する対象である単位セルと同じワード線に接続される単位セルは、そのビット線がワード線と同じ高電圧とするか、又は、フローティングとすることで大電流が流れないようにし、破壊されないようにする。

次に図３について説明する。図３は図１に示した平面図の中のA-A'とB-B'の断面図とこの断面図における矢印方向のｎ型不純物とp型不純物プロファイルである。図中、６はベース電極、７はコレクタ電極、８はエミッタ電極、１６はエミッタN型不純物領域、１７はベースP型不純物領域、２０はコレクタN型不純物領域を示しており、１８はコレクタN型不純物領域と接続されるN型不純物エピタキシャル層である。また、１１はベース電極６とベースP型不純物領域１７とを接続するために設けられたベース引出しポリシリコンであり、ベース・コレクタ間の抵抗９として用いられる。１０は各トランジスタを分離するためのU溝素子分離領域であり、１５は各トランジスタ間に設けられるフィールド酸化膜である。１９はN型不純物埋込層であり、２１はP型基板である。２６はスペーサと呼ばれる、ベース引き出しポリシリコン１１とエミッタポリシリコン１４を分離するための絶縁膜である。スペーサ２６はベース引き出しポリシリコン１１の開口部周辺に異方性エッチ等によって一定幅に形成される。ベース引き出しポリシリコン１１の開口部端とエミッタポリシリコン１４の距離がホトマスク合わせによらずスペーサ２６の幅によって決まるため、ベースの寄生抵抗が小さく、該バイポーラトランジスタの構造は自己整合型バイポーラトランジスタと呼ばれることがある。これらの２トランジスタ型アンチヒューズに使用するバイポーラトランジスタは、通常の回路に使用するバイポーラトランジスタと同一プロセスで作製することが可能である。従って、本発明を適用するために特別な製造プロセスは必要としない。

次に接合を破壊するバイポーラトランジスタＱ1と接合を破壊しないバイポーラトランジスタＱ2の違いについて図３の深さ方向のｎ型不純物とp型不純物の濃度プロファイルを使用して説明する。接合を破壊するバイポーラトランジスタ(Ｑ1)はコレクタ・ベース間をショートさせているが、これは接合を破壊し易くするために高濃度のn型不純物領域であるエミッタ１６と高濃度のp型不純物領域であるベース１７の接合を利用するためである。一方、接合を破壊しないバイポーラトランジスタＱ2はエミッタ・ベース間をショートさせている。これは接合を破壊しにくくするために高濃度のp型不純物領域であるベース17と低濃度のｎ型不純物領域であるコレクタ20の接合を利用するためである。エミッタ・ベース間接合は、図３下の型不純物の濃度プロファイルから解る様に接合部での深さ方向の不純物濃度勾配が大きく、接合部の内部電界が大きい。このため、該接合に逆方向の電圧を印加した際、少数キャリアが内部電界に強く加速されるため小さな逆方向電圧で降伏電流が流れる。一方、コレクタ・ベース間は深さ方向の不純物濃度勾配が小さく、従って、内部電界が小さい。このため降伏電流が流れにくく、逆方向耐圧が大きい。このため、エミッタ・ベース間接合はコレクタ・ベース間接合に比べて破壊されやすい。さらに、コレクタ・ベース間接合は接合部の面積が大きいため、順方向に電流を流した際も電流の集中による加熱や電極金属などの拡散などによる破壊が起こりにくい。

次に効果が得られる理由について説明する。図４に本発明のベース・コレクタ間に抵抗を付加した場合（B)とそうでない場合（A)のエミッタ・コレクタ電圧とバイポーラトランジスタのエミッタ電流の特性を示す。

まず、ベース・コレクタ間に抵抗を付加していない場合（Ａ）の電流特性について説明する。エミッタ・コレクタ電圧が破壊に至る中程（Ｘ）でエミッタ電流に大きな変化が見られるがこの時点では接合が破壊されているわけではない。完全に接合が破壊させるのはそれよりも大きな電圧が印加された時（Ｙ）である。一方、ベース・コレクタ間に抵抗を付加した場合（Ｂ）には付加していない場合（A)よりも低い電圧を印加した時に接合が破壊される。

これらの違いはエミッタ・ベース接合を破壊するためには電流がエミッタからコレクタに流れなければならないためである。ベース・コレクタ間に抵抗を付加していない場合、エミッタからコレクタに電流が流れにくく、エミッタからベースに電流が流れるので破壊電圧は高くなってしまう。一方、ベース・コレクタ間に抵抗を付加した場合にはエミッタからベースには電流が流れ始めると、この電流値とベース・コレクタ間の抵抗値を乗じた電圧だけベース・コレクタ間に該ベース・コレクタ間接合の順方向にバイアスが生じる。これが、ベース・コレクタ間接合のビルトインポテンシャル、例えば0.8 Vを越えると、ベース・コレクタ間接合ダイオードがオン状態となって、この電流値に該バイポーラトランジスタQ1の逆方向電流増幅率を乗じた電流がエミッタからコレクタへ流れ込み、低い電圧で接合が破壊される。

従って、本発明のバイポーラアンチヒューズのベース・コレクタ間に抵抗を付加することによりアンチヒューズの切断電圧、即ちエミッタ・ベース間の接合の破壊電圧が低下させることができる。

以上のように、本第１の実施例によれば、エミッタ・ベース間の接合の破壊電圧が低下させることが出来るという効果によって、該書き込み対象バイポーラトランジスタ以外の素子の破壊、例えば、書き込み対象バイポーラトランジスタと隣接するバイポーラトランジスタ間の破壊、図示しない書き込み制御用のトランジスタの破壊、等々を防止することができると言う効果により、該アンチヒューズを搭載した半導体集積回路の信頼性を向上できるという効果が得られる。

また、本第１の実施例によれば、挿入したベース・コレクタ間の抵抗素子はベース引き出し用のポリシリコン層を迂回させただけで、さらにアレイ状に配置されたバイポーラトランジスタ間の分離領域に埋設されていることにより、面積増大や専用の製造プロセス追加をすることなく、上述の半導体集積回路の信頼性を向上と言う効果を得られるという効果がある。

また、本第１の実施例によれば、破壊しないバイポーラトランジスタQ2は、破壊するQ1に比較して大きな面積のバイポーラトランジスタとしていること、及び接合破壊耐圧の高いベース・コレクタ間接合をダイオードとして用いているため、破壊に至ることがないと言う効果により、該アンチヒューズを搭載した半導体集積回路の信頼性を向上できるという効果が得られる。

さらに、本第１の実施例によれば、U溝素子分離と自己整合型バイポーラトランジスタを用いているため小型化されているという理由により、第８図の従来技術による１個のバイポーラで２個のダイオードを形成している場合に比べて同等もしくは小さい面積で信頼性の高いアンチヒューズを形成でき、かつ、図示しない該アンチヒューズ以外のバイポーラトランジスタを高速化、高性能化できるという効果がある。

さらに、本第１の実施例によれば、エミッタ・ベース間の接合の破壊電圧が下げられたため、隣接素子との破壊を防止できていると言う効果により、特に限定されないが、例えば数万個のアンチヒューズをアレイ状に小面積に集積して、かつ信頼度を高めることが出来るという効果がある。

図５は、本発明の第２の実施形態のバイポーラアンチヒューズ４つ分のアレイセル平面図である。配線層に関しては図１と同様であるため省略している。このアレイセルは接合を破壊しないバイポーラトランジスタＱ2に関しては実施例１と同様のレイアウトであるが、接合を破壊するバイポーラトランジスタＱ1に関してはエミッタポリシリコンが図の上下方向の酸化膜フィールド領域に乗り上げている、即ちウォールドエミッタとなっている。但し、ベースの引き出しポリシリコンによるコレクタ−ベース間の抵抗は付加していない。これらの点が実施例１の平面図と異なっている。

図６は、図５に示した平面図の中のA-A'とB-B'の断面図である。上述の通り、接合を破壊するバイポーラトランジスタQ1は、エミッタポリシリコン１１が酸化膜フィールド領域１５に乗り上げる構成となっている。一方、接合を破壊しないバイポーラトランジスタQ2は、エミッタポリシリコン１４は、酸化膜フィールド１５には乗り上げていない。

図６の断面図をみるとわかるように、ウォールドエミッタを用いない通常のバイポーラトランジスタは、ベース引出しポリシリコン１１がエミッタ電極の両端でベース領域１７と接続されている。すなわち、図５の２３が示す部分にも抵抗成分27が付加されることになる。それに対し、ウォールドエミッタを用いると、エミッタポリシリコン１４が酸化膜フィールド１５に乗り上げているため、この部分でのベース引出しポリシリコン１１のベース領域１７への接続は存在しない。このようにウォールドエミッタを用いるとベースの引き出しポリシリコンの回り込みによる抵抗の並列成分が少なくなる。その結果コレクタ・ベース間の抵抗がウォールドエミッタでない場合と比較して相対的に高くなり、コレクタ・ベース間に抵抗を付加した場合と同様の効果が得られる。

本第２の実施例によれば、第１の実施例に加えて、U溝素子分離間隔が製造プロセスの改良により小さくなり、第１の実施例で実施したベース引き出し用ポリシリコンの迂回の領域を確保すると全体の面積が大きくなってしまう様な場合でも第１の実施例と同等の効果が得られる。

図７は本発明の実施形態３のバイポーラアンチヒューズ４つ分のアレイセル平面図である。バイポーラトランジスタに関しては通常の回路で使用するバイポーラトランジスタと同様の平面図であるが、接合を破壊するバイポーラトランジスタＱ1のコレクタ・ベース間に他の抵抗素子24による抵抗を付加している。

この抵抗素子の候補としては、拡散抵抗、ベースの引き出しポリシリコンとは異なるポリシリコン抵抗など、通常の回路に使用する抵抗素子、例えば同一半導体基板上に形成したアナログ回路に用いる抵抗素子を使用すればよい。

本第３の実施例によれば、第１の実施例のベースポリシリコン層の抵抗が小さすぎ、該アンチヒューズ用バイポーラトランジスタQ1の書き込み電圧を下げるための抵抗値を確保するための抵抗素子の長さが大きくなり全体の面積を大きくしてしまう様な場合でも第１の実施例と同等の効果が得られる。

図８は本発明の実施形態４のバイポーラアンチヒューズ４つ分のアレイセル平面図である。バイポーラトランジスタに関しては通常の回路で使用するバイポーラトランジスタと同様の平面図であるがコレクタ・ベース間はショートさせずベースを開放させている。この場合にもコレクタ・ベース間に抵抗を付加した場合と同様の効果が得られる。

図９は、本発明のバイポーラアンチヒューズ（２トランジスタ型アンチヒューズ）と他のバイポーラトランジスタを用いた回路を一つの半導体基板に設けたデジタル−アナログコンバータDACの概念図である。ATNTは、本発明のバイポーラアンチヒューズを用いたメモリ部であり、R2Rは、定電流回路を用いたセグメントR-2R型デジタル−アナログ変換回路である。本実施例では、入力されるデータに対応してメモリ部ANTIのバイポーラアンチヒューズに記憶されたトリミングデータをデジタル−アナログ変換回路DACCに出力し、デジタル−アナログ変換回路DACCは、当該トリミングデータに対応した定電流回路R2Rに電流を流す構成をしている。定電流回路には、接合を破壊するバイポーラトランジスタQ1と同じサイズ（U溝素子分離領域で分離される領域が同じ面積）のバイポーラトランジスタQ3が用いられ、当該バイポーラトランジスタのベース引出しポリシリコンは、最短距離で配線される。

従って、本発明のバイポーラアンチヒューズの接合を破壊するバイポーラトランジスタQ1のベース抵抗は、定電流回路に用いられるバイポーラトランジスタQ3のベース抵抗より高くされる。

以上、各図面に従って、説明してきたが本発明の目的を逸脱しない範囲での種々の変更が可能であることは言うまでもない。例えば、本実施例では、ＮＰＮ型のバイポーラトランジスタについて説明してきたが、ＰＮＰ型のバイポーラトランジスタを用いても問題ない。

本発明を適用した４つのバイポーラアンチヒューズのアレイセル平面図である。 図１のアレイセル平面図に対する回路図である。 図１中のA-A'とB-B'の断面図とこの断面図における矢印方向のｎ型不純物とp型不純物プロファイルである。 (a)コレクタ−ベース間に抵抗を付加しない場合(b)コレクタ−ベース間に抵抗を付加した場合のエミッタ−コレクタ電圧とエミッタ電流の関係である。 本発明を適用した実施形態２の平面図であり、接合を破壊するバイポーラトランジスタにウォールドエミッタを使用したものである。 図５中のA-A'とB-B'の断面図である。 本発明を適用した実施形態３の平面図であり、接合を破壊するバイポーラトランジスタのコレクタ−ベース間に外部抵抗素子による抵抗を付加したものである。 本発明を適用した実施形態４の平面図であり、接合を破壊するバイポーラトランジスタのベースを開放したものである。 本発明のバイポーラアンチヒューズを使用したデジタル−アナログコンバータの概念図である。 １トランジスタ型アンチヒューズの断面図と回路図である。 ２トランジスタ型アンチヒューズの断面図と回路図である。

符号の説明

Q1・・・接合を破壊するバイポーラトランジスタ Q2・・・接合を破壊しないバイポーラトランジスタ 1・・・単位セル 2・・・データ線 3・・・ワード線 4・・・配線 6・・・ベース電極 7・・・コレクタ電極 8・・・エミッタ電極 9・・・抵抗 10・・・U溝素子分離 11・・・ベース引出しポリシリコン 12・・・第１層配線 13・・・アクティブ・フィールド素子分離 14・・・エミッタポリシリコン 15・・・フィールド酸化膜 16・・・エミッタN型不純物領域 17・・・ベースP型不純物領域 18・・・N型不純物エピタキシャル層 19・・・N型不純物埋込層 20・・・コレクタN型不純物領域 21・・・P型基板 22・・・ウォールドエミッタを使用したエミッタ電極 23・・・抵抗素子 24・・・抵抗端子 25・・・接合分離領域 26・・・スペーサ 27・・・抵抗成分。

Claims (19)

1. 第１導電型の不純物領域である第１エミッタ領域と、前記第１導電型と異なる第２導電型の不純物領域である第１ベース領域と、前記第１導電型の不純物領域である第１コレクタ領域とを第１素子分離領域で囲まれた第１領域に有し、前記第１エミッタ領域と接続される第１エミッタ電極と、前記第１ベース領域と接続される第１ベース電極と、前記第１コレクタ領域と接続される第１コレクタ電極とを前記第１領域の上方に有する第１トランジスタを具備し、
   前記第１ベース電極と前記第１ベース領域の間を接続する第１配線は、前記第１領域の外に設けられる第２領域の上方を通過することを特徴とする半導体装置。
2. 請求項１において、
   前記第１配線は、ポリシリコンで形成されることを特徴とする半導体装置。
3. 請求項１において、
   前記第１コレクタ電極と前記第１ベース電極は、前記第１配線の上層の配線層で接続されることを特徴とする半導体装置。
4. 請求項１において、
   前記半導体装置は、前記第１導電型の不純物領域である第２エミッタ領域と、前記第２導電型の不純物領域である第２ベース領域と、前記第１導電型の不純物領域である第２コレクタ領域とを第２素子分離領域で囲まれた第３領域に有し、前記第２エミッタ領域と接続される第２エミッタ電極と、前記第２ベース領域と接続される第２ベース電極と、前記第２コレクタ領域と接続される第２コレクタ電極とを前記第３領域の上方に有する第２トランジスタを具備し、
   前記第１エミッタ電極と前記第２コレクタ電極は、前記第１配線より上層の配線層により接続され、
   前記第１コレクタ電極と前記第１ベース電極は、前記第１配線より上層の配線層で接続され、
   前記第２エミッタ電極と前記第２ベース電極は、前記第１配線より上層の配線層で接続されることを特徴とする半導体装置。
5. 請求項４において、前記第１領域は、前記第３領域より小さいことを特徴とする半導体装置。
6. 請求項４において、
   前記第１エミッタ電極、前記第１ベース電極及び前記第１コレクタ電極は、第１方向に並んで配置され、
   前記第２エミッタ電極、前記第２ベース電極及び前記第２コレクタ電極は、前記第１方向と交差する第２方向に並んで配置されることを特徴とする半導体装置。
7. 請求項４において、
   前記半導体装置は、
   前記第１導電型の不純物領域である第３エミッタ領域と、前記第２導電型の不純物領域である第３ベース領域と、前記第１導電型の不純物領域である第３コレクタ領域とを第３素子分離領域で囲まれた第４領域に有し、前記第３エミッタ領域と接続される第３エミッタ電極と、前記第３ベース領域と接続される第３ベース電極と、前記第３コレクタ領域と接続される第３コレクタ電極とを前記第４領域の上方に有する第３トランジスタと、
   前記第１導電型の不純物領域である第４エミッタ領域と、前記第２導電型の不純物領域である第４ベース領域と、前記第１導電型の不純物領域である第４コレクタ領域とを第４素子分離領域で囲まれた第５領域に有し、前記第４エミッタ領域と接続される第４エミッタ電極と、前記第４ベース領域と接続される第４ベース電極と、前記第４コレクタ領域と接続される第４コレクタ電極とを前記第５領域の上方に有する第４トランジスタとを更に具備し、
   前記第３エミッタ電極と前記第４コレクタ電極は、前記第１配線より上層の配線層により接続され、
   前記第３コレクタ電極と前記第３ベース電極は、前記第１配線より上層の配線層で接続され、
   前記第４エミッタ電極と前記第４ベース電極は、前記第１配線より上層の配線層で接続され、
   前記第１トランジスタと前記第２トランジスタは、第１方向に並んで配置され、
   前記第３トランジスタと前記第４トランジスタは、前記第１方向に並んで配置され、
   前記第１トランジスタと前記第４トランジスタは、前記第１方向と交差する第２方向に並んで配置され、
   前記第２トランジスタと前記第３トランジスタは、前記第２方向に並んで配置され、
   前記第２領域は、前記第１領域と前記第５領域との間の領域であり、
   前記第３ベース電極と前記第３ベース領域の間を接続する第２配線は、前記第３領域と前記第４領域との間の第６領域の上方を通過することを特徴とする半導体装置。
8. 請求項７において、
   前記第２エミッタ電極と前記第４エミッタ電極は、前記第１配線より上層の配線層を用いて接続されることを特徴とする半導体装置。
9. 第１導電型の不純物領域である第１エミッタ領域と、前記第１導電型と異なる第２導電型の不純物領域である第１ベース領域と、前記第１導電型の不純物領域である第１コレクタ領域とを第１素子分離領域で囲まれた第１領域に有する第１トランジスタと、
   前記第１導電型の不純物領域である第２エミッタ領域と、前記第２導電型の不純物領域である第２ベース領域と、前記第１導電型の不純物領域である第２コレクタ領域とを第２素子分離領域で囲まれた第２領域に有する第２トランジスタとを具備し、
   前記第１領域の表面積と前記第２領域の表面積は、同じであり、
   前記第１トランジスタのベース抵抗は、前記第２トランジスタのベース抵抗より大きいことを特徴とする半導体装置。
10. 請求項９において、
    前記第１トランジスタは、前記第１ベース領域と前記第１エミッタ領域の接合部分を破壊することで情報を記憶するメモリ部に用いられ、
    前記第２トランジスタは、前記メモリ部に記憶された情報によりトリミングを行うデジタル−アナログ変換回路に用いられることを特徴とする半導体装置。
11. 請求項１０において、
    前記第１トランジスタは、前記第１エミッタ領域と接続される第１エミッタ電極と、前記第１ベース領域と接続される第１ベース電極と、前記第１コレクタ領域と接続される第１コレクタ電極とを前記第１領域の上方に更に有することを特徴とする半導体装置。
12. 請求項１１において、
    前記第１ベース電極と前記第１ベース領域の間を接続する第１配線は、前記第１領域の外に設けられる第２領域の上方を通過することを特徴とする半導体装置。
13. 請求項１１において、
    前記第１エミッタ電極は、前記素子分離領域を越えて設けられることを特徴とする半導体装置。
14. 請求項１１において、
    前記第１トランジスタは、前記第１ベース電極と前記第１ベース領域の間を接続する第１配線を更に有し、
    前記第１ベース電極と前記第１コレクタ電極の間には、前記第１配線とは異なる抵抗素子が設けられることを特徴とする半導体装置。
15. 第１導電型の不純物領域である第１エミッタ領域と、前記第１導電型と異なる第２導電型の不純物領域である第１ベース領域と、前記第１導電型の不純物領域である第１コレクタ領域とを第１素子分離領域で囲まれた第１領域に有し、前記第１エミッタ領域と接続される第１エミッタ電極と、前記第１ベース領域と接続される第１ベース電極と、前記第１コレクタ領域と接続される第１コレクタ電極とを前記第１領域の上方に有する第１トランジスタと、
    前記第１導電型の不純物領域である第２エミッタ領域と、前記第２導電型の不純物領域である第２ベース領域と、前記第１導電型の不純物領域である第２コレクタ領域とを第２素子分離領域で囲まれた第２領域に有し、前記第２エミッタ領域と接続される第２エミッタ電極と、前記第２ベース領域と接続される第２ベース電極と、前記第２コレクタ領域と接続される第２コレクタ電極とを前記第２領域の上方に有する第２トランジスタを具備し、
    前記第１エミッタ電極は、前記第２コレクタ電極と接続され、
    前記第２エミッタ電極は、前記第２ベース電極と接続されることを特徴とする半導体装置。
16. 請求項１５において、
    前記第１領域の表面積は、前記第２領域の表面積より小さいことを特徴とする半導体装置。
17. 請求項１６において、
    前記第１ベース電極と前記第１コレクタ電極の間に抵抗素子を設けることを特徴とする半導体装置。
18. 請求項１６において、
    前記第１ベース電極と前記第１ベース領域の間を接続する第１配線は、前記第１領域と前記だい２領域の間の第３領域の上方を通過することを特徴とする半導体装置。
19. 請求項１５において、
    前記第１エミッタ電極は、前記第１素子分離領域を越えて設けられることを特徴とする半導体装置。

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