JP2002164513A - 半導体不揮発性メモリ装置及びその書込み方法 - Google Patents

Abstract

(57)【要約】 【課題】 不揮発性メモリ装置において、低エネルギ書
込み及び読出しを可能とすることにより、従来では大電
流書込みによる不要な破壊や、微小な読出し電流による
読出し誤りの危険性の高かった微細なメモリセルにも対
応させてメモリセルの微細化を可能とする。 【解決手段】 メモリセルを構成するＭＯＳトランジス
タＭ₂₂のドレインに第１の電圧（13Ｖ）を特定期間ｔｏ
印加した後、ＭＯＳトランジスタＭ₂₂のゲートに第２の
電圧（０Ｖ）を印加することにり、ホットキャリアによ
るリーク電流に加えてバンド間トンネル電流によっても
ＭＯＳトランジスタＭ₂₂に寄生するバイポーラトランジ
スタを動作させるため、従来にくらべて低電圧、低電流
にてドレイン側のｐ−ｎ接合破壊による書込みが可能と
なる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は不揮発性メモリ装置
及びその書込み方法に関するものであり、特にＭＯＳト
ランジスタをメモリセルとして用いる不揮発性メモリ装
置及びその書込み方法に関するものである。

【０００２】

【従来の技術】現在、半導体不揮発性メモリ装置、いわ
ゆるプログラマブルメモリのメモリセルとしては、フュ
ーズタイプ、バイポーラトランジスタタイプ、Ｅ²ＰＲ
ＯＭタイプ、フラッシュメモリタイプと様々なものがあ
るが、いずれも一長一短がある。フューズタイプではフ
ューズ材料にニクロムやチタン・タングステンなど異種
材料が必要となり、バイポーラタイプは構成が複雑で集
積度を上げ難く、Ｅ²ＰＲＯＭタイプも同様に集積度の
点で難がある。フラッシュメモリタイプでは集積度は上
がるが、素子プロセスが複雑となる。

【０００３】また、フューズタイプ、バイポーラタイプ
では溶断あるいは接合破壊に大電流を要する。このた
め、他の部分まで不要に破壊が及ぶ恐れがある。

【０００４】この他のメモリセルの構成として例えば、
特開昭63-279496号公報に開示されるようにＭＯＳトラ
ンジスタのソースまたはドレインのｐ−ｎ接合による寄
生ダイオードを用いるものがある。図１２に示すように
ＭＯＳトランジスタ２３１、２３２のドレインをドレイ
ライン２０１に接続し、これらのソースをそれぞれソー
スライン２１１、２１２に接続し、これらのゲートをそ
れぞれゲートライン２２２、２２１に接続し、ＭＯＳト
ランジスタ２３３、２３４のドレインをドレインライン
２０２に接続し、これらのソースをそれぞれソースライ
ン２１１、２１２に接続し、これらのゲートをそれぞれ
ゲートライン２２３、２０１に接続してメモリアレイを
構成し、各ＭＯＳトランジスタ２３１〜２３４によりメ
モリセルを構成したものである。各メモリセルへの書込
みは、ゲート電界の存在のもとで各ＭＯＳトランジスタ
をバイポーラ動作させてソースまたはドレインのｐ−ｎ
接合を破壊することにより行われる。これを読み取る際
には、例えば、ドレイン側のｐ−ｎ接合を破壊したもの
では、ゲートラインを０Ｖとし、ソースラインに対して
ドレインラインに正電圧を印加することにより、ドレイ
ンライン、ソースライン間の導通状態を読み取ることに
よりなされる。

【０００５】

【発明が解決しようとする課題】しかしながら、ＭＯＳ
トランジスタタイプの書込みはゲート電界の存在のもと
で各ＭＯＳトランジスタをバイポーラ動作させて行われ
るものであるが、例えばＮチャネル型ＭＯＳトランジス
タでは、図１３に示すようにゲートＧ₀に電圧を加えた
状態では、ソースＳ₀、ドレインＤ₀間には反転層Ｉ₀が
生じており、ソースＳ₀、ドレインＤ₀間にはこれを介し
て電流が流れる。寄生バイポーラトランジスタを動作さ
せるのには、ゲート電圧により反転層Ｉ₀からｐウェル
Ｗ₀にホットキャリアによる電流を流し、ゲート電圧を
高めてホットキャリアによる電流をバイポーラを動作さ
せるのに十分な値にする必要がある。このため、相対的
にドレイン電圧を高くする必要があり、上述のバイポー
ラトランジスタタイプと同様に不要に大電流が流れる。
このため、集積度が上がるにつれて破壊すべきｐ−ｎ接
合より他の部分にまで破壊が及ぶ危険性があった。例え
ば、ドレイン電圧が高くなるにつれて同じドレインライ
ンに接続された書込みの必要のない他のＭＯＳトランジ
スタにおいて接合破壊の危険性が高まる。このような問
題点から、ＭＯＳトランジスタタイプは広く普及するに
は至っていない。

【０００６】また、メモリセルの微細化が進むにつれ、
読出される電流値も小さくなるため、正しくデータを読
み取るにはこれを増幅する構成が必要となって回路構成
を複雑化させてしまうが、この点もメモリセルの微細化
の妨げとなっていた。

【０００７】そこで本発明の目的は、不揮発性メモリ装
置において、低エネルギ書込み及び読出しを可能とする
ことにより、メモリセルの微細化を進めることにある。

【０００８】

【課題を解決するための手段】本発明の半導体不揮発性
メモリ装置では、ＭＯＳトランジスタからなるメモリセ
ルと、上記ＭＯＳトランジスタのドレイン側のｐ−ｎ接
合に逆方向の第１の電圧を特定期間印加した後、上記Ｍ
ＯＳトランジスタのゲートに上記第１の電圧より低い第
２の電圧をかけることによって上記ｐ−ｎ接合を破壊し
て上記メモリセルへのデータ書込みをする書込手段とを
設けた。

【０００９】上記メモリセルの複数個をマトリックス状
に配列し、行毎の各メモリセルを成す各ＭＯＳトランジ
スタの各ドレインを行毎の各第１の信号ラインに接続
し、列毎の各メモリセルを成す各ＭＯＳトランジスタの
各ソースを列毎の各第２の信号ラインに接続し、列毎の
各メモリセルを成す各ＭＯＳトランジスタの各ゲートを
列毎の各第３の信号ラインに接続し、上記書込手段は上
記各第１、第２及び第３の信号ラインを特定の電位と
し、所望のメモリセルが接続された上記第１の信号ライ
ンに上記第１の電圧を上記特定期間印加し、この後上記
所望のメモリセルが接続された上記第３の信号ラインに
上記第２の電圧を印加して上記所望のメモリセルにデー
タを書き込むことが好ましい。

【００１０】上記ＭＯＳトランジスタは、第１導電型の
基板に設けられた第２導電型のウェルと、当該ウェルに
設けられた上記第１導電型のソース及びドレインを備え
てあり、上記基板を所定の電位に接続してあり、上記ド
レインにアドレス電流を供給する電流供給手段を備え、
上記電流供給手段によりアドレス電流が供給された際に
上記ソースに流れる電流の値に応じて上記データの読み
取りをすることが好ましい。

【００１１】また、本発明の半導体不揮発性メモリ装置
の書込方法では、ＭＯＳトランジスタからなるメモリセ
ルを備えた半導体不揮発性メモリ装置の書込方法であっ
て、上記ＭＯＳトランジスタのドレイン側のｐ−ｎ接合
に逆方向の第１の電圧を特定期間印加した後、上記ＭＯ
Ｓトランジスタのゲートに上記第１の電圧より低い値の
第２の電圧をかけることによって上記ｐ−ｎ接合を破壊
して上記メモリセルへのデータ書込みをする。

【００１２】このような半導体不揮発性メモリ装置の書
込方法では、上記メモリセルの複数個をマトリックス状
に配列し、行毎の各メモリセルを成す各ＭＯＳトランジ
スタの各ドレインを行毎の各第１の信号ラインに接続
し、列毎の各メモリセルを成す各ＭＯＳトランジスタの
各ソースを列毎の各第２の信号ラインに接続し、列毎の
各メモリセルを成す各ＭＯＳトランジスタの各ゲートを
列毎の各第３の信号ラインに接続し、上記各第１、第２
及び第３の信号ラインを特定の電位とし、所望のメモリ
セルが接続された上記第１の信号ラインに上記第１の電
圧を上記特定期間印加し、この後上記所望のメモリセル
が接続された上記第３の信号ラインに上記第２の電圧を
印加して上記所望のメモリセルにデータを書き込むこと
が好ましい。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を実施
例に基づき詳細に説明する。図１は本発明の実施例の半
導体不揮発性メモリ装置の構成を示す回路図である。３
行、３列のマトリックス状に配列されたＮチャネル型の
ＭＯＳトランジスタＭ₁₁〜Ｍ₃₃は個々に１つのメモリセ
ルを構成する。ＭＯＳトランジスタＭ₁₁〜Ｍ₁₃のドレイ
ンはドレインラインＤ₁に接続され、ＭＯＳトランジス
タＭ₂₁〜Ｍ₂₃のドレインはドレインラインＤ₂に接続さ
れ、ＭＯＳトランジスタＭ₃₁〜Ｍ₃₃のドレインはドレイ
ンラインＤ₃に接続される。ＭＯＳトランジスタＭ₁₁〜
Ｍ₃₁のソースはソースラインＳ₁に接続され、それらの
ゲートはゲートライン_G1に接続され、ＭＯＳトランジス
タＭ₁₂〜Ｍ₃₂のソースはソースラインＳ₂に接続され、
それらのゲートはゲートラインＧ₂に接続され、ＭＯＳ
トランジスタＭ₁₃〜Ｍ₃₃のソースはソースラインＳ₃に
接続され、それらのゲートはゲートラインＧ₃に接続さ
れる。第１の制御回路１は、書込み動作時にドレインラ
インＤ₁〜Ｄ₃に０Ｖ、１３Ｖ（後述の電圧Ｖ_D）を選択
的に印加する。第１の制御回路１は、読出し動作時に
は、ドレインラインＤ₁〜Ｄ₃にアドレス電流Ｉｂを選択
的に供給する。

【００１４】第２の制御回路２は、書込み動作時にソー
スラインＳ₁〜Ｓ₃を接地端子ＧＮＤ（０Ｖ）に接続し、
ゲートラインＧ₁〜Ｇ₃に０Ｖ、２Ｖ（後述の電圧Ｖ_G）
を選択的に印加する。第２の制御回路２は、読出し動作
時には、ソースラインＳ₁〜Ｓ₃を図示しないデータバス
に接続し、ゲートラインＧ₁〜Ｇ₃を０Ｖとする。これ
ら、第１、第２の制御回路１、２によって書込手段は構
成され、後述するように各ＭＯＳトランジスタＭ₁₁〜Ｍ
₃₃のソース、ドレインとｐウェルの成すｐ−ｎ接合によ
る寄生ダイオードｄｓ、ｄｄの内、所望のＭＯＳトラン
ジスタのドレイン側のダイオードｄｄを接合破壊するこ
とによってデータ書込を行う。書込み前の各ＭＯＳトラ
ンジスタＭ₁₁〜Ｍ₃₃のダイオードｄｓ、ｄｄとドレイン
ラインＤ₁〜Ｄ₂と、ソースラインＳ₁〜Ｓ₃との成す接続
状態を等価回路で示すと図２の（ａ）のようになり、各
ドレインラインＤ₁〜Ｄ₂と、各ソースラインＳ₁〜Ｓ₃と
は非導通状態である。例えば、ＭＯＳトランジスタＭ₂₂
に書込が行われると、ＭＯＳトランジスタＭ₂₂のダイオ
ードｄｄが破壊されて図２の（ｂ）に示すようにドレイ
ンラインＤ₂からソースラインＳ₂への経路で導通する。

【００１５】次に図３、４を参照しながら各ＭＯＳトラ
ンジスタＭ₁₁〜Ｍ₃₃の構成について説明する。図３は各
ＭＯＳトランジスタＭ₁₁〜Ｍ₃₃の内のいずれか１つの平
面図であり、図４は図３に示すＡ−Ａ線での断面を示し
てある。Ｎ型の基板４１にはｐウェル４２が設けられ、
その周囲をＬＯＣＯＳ（Local Oxidation of Silicon）
４３、４３が囲む。ｐウェル４２にはソース４４、ドレ
イン４５が設けられる。これらソース４４、ドレイン４
５の間のチャネル上にはゲート酸化膜４６を介してゲー
ト４７が設けられている。ゲート４７はポリシリコンか
らなり、ゲートライン（ゲートラインＧ１〜Ｇ３のいず
れか）を兼ねる。ソース４４にはコンタクトホール４８
を介してポリシリコンからなるソースライン４９（ソー
スラインＳ１〜Ｓ３のいずれか）が接続されている。ド
レイン４５にはコンタクトホール５０を介してドレイン
ライン５１（ドレインラインＤ１〜Ｄ３のいずれか）が
接続される。ゲートライン４７、ソースライン４９、ゲ
ートライン５１は層間絶縁膜５２により互いに層厚方向
に分離される。

【００１６】以上のように形成される各ＭＯＳトランジ
スタＭ₁₁〜Ｍ₃₃は、図５に示すようにマトリックス状に
配列され、ポリシリコンからなるソースラインＳ₁〜
Ｓ₃、ゲートラインＧ₁〜Ｇ₃及び金属材料からなるドレ
インラインＤ₁〜Ｄ₃によって上述の通り接続される。

【００１７】次に本例の書込み動作について図６のタイ
ミングチャートを参照しながら説明する。ＭＯＳトラン
ジスタＭ₂₂に書込みを行うこととして述べる。まず、第
１、第２の制御回路１、２により、ソースラインＳ₁〜
Ｓ₃、ゲートラインＧ₁〜Ｇ₃及びドレインラインＤ₁〜Ｄ
₃を０Ｖとする。次にドレインラインＤ₂を１３Ｖとす
る。ドレインラインＤ₂を１３Ｖとしたタイミングより
特定期間ｔｏの後にゲートラインＧ₂を２Ｖとする。こ
れにより、ドレイン４５とｐウェル４２とのｐ−ｎ接合
が破壊される。この後、ゲートラインＧ₂、ドレインラ
インＤ₂を順次０Ｖとして書込み動作を終了する。

【００１８】なお、同じドレインラインＤ₂に接続され
たＭＯＳトランジスタＭ₂₁、Ｍ₂₃にも電圧Ｖ_Dが印加さ
れるが、ゲートラインＧ₁、Ｇ₂が０Ｖとされているた
め、接合破壊は起こらない。

【００１９】本例の接合破壊の原理は次のとおりであ
る。先ずドレイン４５、ソース４４間に電圧Ｖ_D（１３
Ｖ）をかけると図７の（ａ）に示すようにドレイン４５
側の空乏層５３が広がり、それに相対してゲート酸化膜
４６付近での空乏層５３が狭まり、くびれた状態とな
る。このくびれ部分での電界強度が増加するような状態
となる。次にゲート４７に電圧Ｖ_G（２Ｖ）をかける
と、図７の（ｂ）に示すようにゲート４７の下のｐウェ
ル４２の表面が反転して反転層５４となり、ドレイン４
５、ソース４４間に電流が流れるが、未だドレイン４５
側では、空乏層５３のくびれた状態となっている。この
ような状況では、図７の（ｃ）に示すように反転層から
のホットキャリアによるｐウェル４２側へのリーク電流
に加えて、空乏層５３のくびれ部分５５でのバンド間ト
ンネル電流がリーク電流として流れる。図８に示すよう
に、これらリーク電流により、寄生Lateral-npnバイポ
ーラトランジスタ５６が動作し、ドレイン４５、ｐウェ
ル４２間に大電流が流れ、ｐ−ｎ接合が破壊される。

【００２０】以上のように本例では、空乏層のくびれ部
分５５に流れるリーク電流により、寄生Lateral-npnバ
イポーラトランジスタ５６の動作が促進されるため、従
来に比べて低いゲート電圧でバイポーラ動作をさせるこ
とができ、相対的にドレイン電圧を下げることができ
る。このようなドレイン電圧の低電圧化により、接合破
壊に要される電流値を極力抑えることができ、低電圧、
低電流での書込みが可能となる。このような低エネルギ
の書込みが可能であるので、書込みの際の大電流によっ
て破壊すべきｐ−ｎ接合より他の部分（例えば、書込み
のされるＭＯＳトランジスタと同じゲートラインに接続
された書込み不要な他のＭＯＳトランジスタ）が破壊さ
れる恐れがなく、メモリセルの微細化が可能となる。

【００２１】次に本例の読出し動作について、ＭＯＳト
ランジスタＭ₂₂を読み出すこととして説明する。上述し
たように書き込みされたＭＯＳトランジスタＭ₂₂は、図
２の（ｂ）に示すようにドレインラインＤ₂からソース
ラインＳ₂への経路で導通する。この導通を単純にみる
こともできるが、本例では次のように読み出す。

【００２２】図９（ａ）に示すように基板４１を接地端
子ＧＮＤ（０Ｖ）に接続し、第１の制御回路ドレインラ
インＤ₂にアドレス電流Ｉｂを与える。ドレイン側の接
合破壊部から、ｐウェル４２に電流Ｉｂが流れることに
より、チャネル４４、ｐウェル４２、基板４１のなすｎ
ｐｎ型バイポーラトランジスタ５７のコレクタ電流Ｉｃ
がソースラインＳ₂に流れる。コレクタ電流Ｉｃはアド
レス電流Ｉｂに対して、Ｉｃ＝ｈＦＥ・Ｉｂ（コレクタ
電流ＩｃをＩｃとし、アドレス電流Ｉｂ、すなわち、ベ
ース電流をＩｂとし、バイポーラトランジスタの増幅率
をｈＦＥとする。）と増幅されるので、小さなアドレス
電流Ｉｂでも導通状態を検出することができる。言い換
えれば、微細化されたメモリセルから高精度読出しが可
能であり、メモリの微細化が可能となる。

【００２３】また、基板４１を接地端子ＧＮＤ（０Ｖ）
に接続する他、正電圧の端子ＶＤＤ（例えば、２Ｖ）に
接続しても良い。この場合は、図９の（ｂ）に示すよう
にエミッタ電流ＩｅがソースラインＳ₂に流れる。エミ
ッタ電流Ｉｅも、アドレス電流Ｉｂに対して、Ｉｃ＝ｈ
ＦＥ・Ｉｂ＋Ｉｂ＝（ｈＦＥ＋１）・Ｉｂ（エミッタ電
流ＩｅをＩｅとする。）と増幅される。図９（ａ）に示
した場合と同様の効果を奏する。

【００２４】図９の（ａ）、（ｂ）に示した読出し動作
の際の各メモリセルの接続状態を等価回路で示すとそれ
ぞれ図１０の（ａ）、（ｂ）のようになる。これらには
便宜上２行、２列部分だけを示してある。

【００２５】以上のように本例の半導体不揮発性メモリ
装置では、低エネルギの書込み及び読出しが可能とな
る。これにより、メモリセルの微細化及び記憶容量の増
大または省電力化が可能となる。

【００２６】また、上記実施例の半導体不揮発性メモリ
装置では、３行、３列のマトリックス状に各メモリセル
を配列するものとしたが、これに限るものではなく、よ
り多くのメモリセルを用いたものにも応用可能である。

【００２７】また、上記実施例の半導体不揮発性メモリ
装置ではソースラインＳ₁〜Ｓ₃をポリシリコンにて形成
したが、金属材料によって構成しても良い。この場合、
図１１に示すようにドレインラインＤ₁〜Ｄ₃と各ドレイ
ンとのコンタクト５０をオフセット部５８を介して接続
し、各ソースと各ソースラインＳ₁〜Ｓ₃とのコンタクト
４８の部分とドレインラインＤ₁〜Ｄ₃との重なりを避
け、これら金属層の重なりの面積を可能な限り小さくし
てクロストークを抑えてある。

【００２８】また、上記実施例では、メモリセルをＮチ
ャネル型ＭＯＳトランジスタで構成したが本発明はこれ
に限るものではなく、メモリセルをＰチャネル型ＭＯＳ
トランジスタで構成しても良い。この場合、ゲート電
圧、ドレイン電圧等の極性が上記実施例のものに対して
反転する他は、上記実施例のものと同様の作用、効果を
奏する。

【００２９】

【発明の効果】本発明によれば、メモリセルを構成する
ＭＯＳトランジスタのドレインに第１の電圧を特定期間
印加した後、上記ＭＯＳトランジスタのゲートに第２の
電圧を印加することにより、ホットキャリアによるリー
ク電流に加えてバンド間トンネル電流によっても上記Ｍ
ＯＳトランジスタに寄生するバイポーラトランジスタを
動作させるため、従来に比べて低電圧、低電流にてドレ
イン側のｐ−ｎ接合破壊による書込みが可能となる。破
壊すべきｐ−ｎ接合以外の部分が破壊される恐れがなく
なる。従来では大電流書込みによる不要な破壊の危険性
の高かった微細なメモリセルにも対応することができ、
ひいてはメモリセルの微細化が可能となる。

【００３０】また、上記ＭＯＳトランジスタを、第１導
電型の基板に設けられた第２導電型のウェルと、当該ウ
ェルに設けられた上記第１導電型のソース及びドレイン
から構成し、読出しの際には上記基板を所定電位に接続
し、上記ドレインに電流を供給することにより、データ
書込みされた上記ＭＯＳトランジスタの上記基板、上記
ウェル及び上記ソースからなるバイポーラトランジスタ
を動作させ、上記ドレイン電流を増幅したソース電流を
読み出す。これにより、ドレインに供給する電流を低電
流化しても高精度の読出しが可能となり、メモリ微細化
が可能となり、メモリセルの微細化に伴なって、記憶容
量の増大が可能となる。

【図面の簡単な説明】

【図１】本発明の実施例の半導体不揮発性メモリ装置の
構成を示す回路図。

【図２】図１のメモリセルの接続状態を示す等価回路
図。

【図３】図１のメモリセルを構成するＭＯＳトランジス
タの構成を示す平面図。

【図４】図３のＡ−Ａ線断面を示す断面図。

【図５】図３のＭＯＳトランジスタの複数個をマトリッ
クス状に配列した状態を示す平面図。

【図６】本発明の実施例の半導体不揮発性メモリ装置の
書込み動作を説明するタイミングチャート。

【図７】本発明の実施例の半導体不揮発性メモリ装置の
書込み動作を説明する説明図。

【図８】本発明の実施例の半導体不揮発性メモリ装置の
書込み動作を説明する説明図。

【図９】本発明の実施例の半導体不揮発性メモリ装置の
読出し動作を説明する説明図。

【図１０】本発明の実施例の半導体不揮発性メモリ装置
の読出し動作時のメモリセルの等価回路を示す等価回路
図。

【図１１】ソースライン、ドレインラインを共に金属材
料にて形成し、ＭＯＳトランジスタをマトリックス状に
配列した状態を示す平面図。

【図１２】従来の半導体不揮発性メモリ装置の構成を示
す回路図。

【図１３】従来の半導体不揮発性メモリ装置の書込み動
作を説明するための説明図。

【符号の説明】

１ 書込み手段及び電流供給手段（第１の制御回路） ２ 書込み手段（第２の制御回路） Ｍ₁₁〜Ｍ₃₃ メモリセル（ＭＯＳトランジスタ） Ｄ₁〜Ｄ₃ 第１の信号ライン（ドレインライン） Ｓ₁〜Ｓ₃ 第２の信号ライン（ソースライン） Ｇ₁〜Ｇ₃ 第３の信号ライン（ゲートライン）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 篤利 栃木県那須郡塩原町大字下田野531−１ 日本プレシジョン・サーキッツ株式会社内 (72)発明者 室賀 芳明 栃木県那須郡塩原町大字下田野531−１ 日本プレシジョン・サーキッツ株式会社内 (72)発明者 坂本 修司 栃木県那須郡塩原町大字下田野531−１ 日本プレシジョン・サーキッツ株式会社内 (72)発明者 又井 浩司 栃木県那須郡塩原町大字下田野531−１ 日本プレシジョン・サーキッツ株式会社内 Ｆターム(参考） 5B003 AA01 AA05 AB05 AC02 AC06 AC08 AD01 AD03 AD04 5F083 CR13 GA05 GA09 LA12 LA16 LA20 NA02 NA03

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳトランジスタからなるメモリセル
   と、 上記ＭＯＳトランジスタのドレイン側のｐ−ｎ接合に逆
   方向の第１の電圧を特定期間印加した後、上記ＭＯＳト
   ランジスタのゲートに上記第１の電圧より低い第２の電
   圧をかけることによって上記ｐ−ｎ接合を破壊して上記
   メモリセルへのデータ書込みをする書込手段とを具備す
   ることを特徴とする半導体不揮発性メモリ装置。
2. 【請求項２】 上記メモリセルの複数個をマトリックス
   状に配列し、行毎の各メモリセルを成す各ＭＯＳトラン
   ジスタの各ドレインを行毎の各第１の信号ラインに接続
   し、列毎の各メモリセルを成す各ＭＯＳトランジスタの
   各ソースを列毎の各第２の信号ラインに接続し、列毎の
   各メモリセルを成す各ＭＯＳトランジスタの各ゲートを
   列毎の各第３の信号ラインに接続してあり、 上記書込手段は上記各第１、第２及び第３の信号ライン
   を特定電位とし、所望のメモリセルが接続された上記第
   １の信号ラインに上記第１の電圧を上記特定期間印加
   し、この後上記所望のメモリセルが接続された上記第３
   の信号ラインに上記第２の電圧を印加して上記所望のメ
   モリセルにデータを書き込むことを特徴とする請求項１
   に記載の半導体不揮発性メモリ装置。
3. 【請求項３】 上記ＭＯＳトランジスタは、第１導電型
   の基板に設けられた第２導電型のウェルと、当該ウェル
   に設けられた上記第１導電型のソース及びドレインを備
   えており、 上記基板を所定の電位に接続してあり、 上記ドレインにアドレス電流を供給する電流供給手段を
   備え、 上記電流供給手段によりアドレス電流が供給された際に
   上記ソースに流れる電流の値に応じて上記データの読み
   取りをすることを特徴とする請求項１または２に記載の
   半導体不揮発性メモリ装置。
4. 【請求項４】 ＭＯＳトランジスタからなるメモリセル
   を備えた半導体不揮発性メモリ装置の書込方法であっ
   て、 上記ＭＯＳトランジスタのドレイン側のｐ−ｎ接合に逆
   方向の第１の電圧を特定期間印加した後、上記ＭＯＳト
   ランジスタのゲートに上記第１の電圧より低い第２の電
   圧をかけることによって上記ｐ−ｎ接合を破壊して上記
   メモリセルへのデータ書込みをすることを特徴とする半
   導体不揮発性メモリ装置の書込み方法。
5. 【請求項５】 上記半導体不揮発性メモリ装置は、上記
   メモリセルの複数個をマトリックス状に配列し、行毎の
   各メモリセルを成す各ＭＯＳトランジスタの各ドレイン
   を行毎の各第１の信号ラインに接続し、列毎の各メモリ
   セルを成す各ＭＯＳトランジスタの各ソースを列毎の各
   第２の信号ラインに接続し、列毎の各メモリセルを成す
   各ＭＯＳトランジスタの各ゲートを列毎の各第３の信号
   ラインに接続してあり、 上記各第１、第２及び第３の信号ラインを特定の電位と
   し、所望のメモリセルが接続された上記第１の信号ライ
   ンに上記第１の電圧を上記特定期間印加し、この後上記
   所望のメモリセルが接続された上記第３の信号ラインに
   上記第２の電圧を印加して上記所望のメモリセルにデー
   タを書き込むことを特徴とする請求項４に記載の半導体
   不揮発性メモリ装置の書込み方法。