JP2885933B2 - 半導体不揮発性メモリとその書き込み方法 - Google Patents
半導体不揮発性メモリとその書き込み方法Info
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- JP2885933B2 JP2885933B2 JP32140390A JP32140390A JP2885933B2 JP 2885933 B2 JP2885933 B2 JP 2885933B2 JP 32140390 A JP32140390 A JP 32140390A JP 32140390 A JP32140390 A JP 32140390A JP 2885933 B2 JP2885933 B2 JP 2885933B2
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- mos transistor
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は一度だけ書き込み可能な読み出し専用の半導
体不揮発性メモリと、その書き込み方法に関するもので
ある。
体不揮発性メモリと、その書き込み方法に関するもので
ある。
半導体集積回路においては、一度だけ書き込み可能な
メモリ素子を用いて、トランジスタのしきい値電圧等の
製造バラツキの補正、動作条件の変更等の記憶を行うこ
とにより、歩留りの向上、性能の安定化が行われてい
る。
メモリ素子を用いて、トランジスタのしきい値電圧等の
製造バラツキの補正、動作条件の変更等の記憶を行うこ
とにより、歩留りの向上、性能の安定化が行われてい
る。
一度だけ書き込み可能なメモリ素子としては、主とし
て、レーザーヒューズ溶断型、電気ヒューズ溶断型、接
合破壊型の各PROM（Programmaable Read Only Memory）
が挙げられる。
て、レーザーヒューズ溶断型、電気ヒューズ溶断型、接
合破壊型の各PROM（Programmaable Read Only Memory）
が挙げられる。
しかしながら、レーザーヒューズ溶断型は情報の書き
込みにレーザー発生のための専用装置が必要であること
と、ヒューズ上のパッシベーション膜を開孔し、レーザ
ーの入射窓を形成する必要があるためコストが高い。電
気ヒューズ溶断型は情報の書き込み自体がポリシリコン
等を物理的に破壊することによるため、シリコンクズの
発生や、パッシベーション膜の劣化などの問題がある。
接合破壊型は情報の書き込みに、電流を多く必要とする
ため、書き込み時にかかる電圧が大きく、書き込み電流
の漏れを起こさないようにするため、書き込み電圧以上
の耐圧を半導体素子に要求されている。このためにプロ
セスが複雑になるという欠点がある。
込みにレーザー発生のための専用装置が必要であること
と、ヒューズ上のパッシベーション膜を開孔し、レーザ
ーの入射窓を形成する必要があるためコストが高い。電
気ヒューズ溶断型は情報の書き込み自体がポリシリコン
等を物理的に破壊することによるため、シリコンクズの
発生や、パッシベーション膜の劣化などの問題がある。
接合破壊型は情報の書き込みに、電流を多く必要とする
ため、書き込み時にかかる電圧が大きく、書き込み電流
の漏れを起こさないようにするため、書き込み電圧以上
の耐圧を半導体素子に要求されている。このためにプロ
セスが複雑になるという欠点がある。
そこで本発明の目的は、シリコンクズの発生やパッシ
ベーション膜の劣化を起こさず、さらに周辺素子の高耐
圧化を必要としない、製造工程が簡単な一度だけ書き込
み可能な不揮発性メモリと、その書き込み方法を提供す
るものである。
ベーション膜の劣化を起こさず、さらに周辺素子の高耐
圧化を必要としない、製造工程が簡単な一度だけ書き込
み可能な不揮発性メモリと、その書き込み方法を提供す
るものである。
上記目的を達成するため本発明の不揮発性メモリは下
記記載の構造と書き込み方法を採用する。
記記載の構造と書き込み方法を採用する。
（イ）メモリ素子であるｎチャネルMOSトランジスタ
と、このｎチャネルMOSトランジスタのゲートとソース
との間に接続する第１の抵抗と、ｎチャネルMOSトラン
ジスタのゲートと半導体装置の駆動電源の低電位との間
に接続する第２の抵抗とダイオードとによりメモリセル
を構成する。
と、このｎチャネルMOSトランジスタのゲートとソース
との間に接続する第１の抵抗と、ｎチャネルMOSトラン
ジスタのゲートと半導体装置の駆動電源の低電位との間
に接続する第２の抵抗とダイオードとによりメモリセル
を構成する。
（ロ）メモリ素子であるｎチャネルMOSトランジスタ
と、このｎチャネルMOSトランジスタのソースに接続す
るビット線と、このビット線とワード線との間に接続す
る抵抗とを備え、ｎチャネルMOSトランジスタのゲート
を半導体装置の駆動電源の低電位に接続することにより
メモリセルを構成する。
と、このｎチャネルMOSトランジスタのソースに接続す
るビット線と、このビット線とワード線との間に接続す
る抵抗とを備え、ｎチャネルMOSトランジスタのゲート
を半導体装置の駆動電源の低電位に接続することにより
メモリセルを構成する。
（ハ）メモリセルを構成する抵抗は、拡散抵抗、ポリ
シリコン抵抗の少なくとも１つからなる。
シリコン抵抗の少なくとも１つからなる。
（ニ）メモリ素子であるｎチャネルMOSトランジスタ
のドレインを半導体装置の駆動電源の高電位に接続し、
ｎチャネルMOSトランジスタのソースに書き込み電圧で
ある負の高い電圧を印加することにより書き込みを行な
う。
のドレインを半導体装置の駆動電源の高電位に接続し、
ｎチャネルMOSトランジスタのソースに書き込み電圧で
ある負の高い電圧を印加することにより書き込みを行な
う。
以下、本発明の実施例について図面を参照しながら説
明する。
明する。
第１図は本発明の半導体不揮発性メモリの一実施例で
あるメモリセルの回路の一部を示すものである。第１図
において、メモリ素子であるｎチャネルMOSトランジス
タ（以下メモリトランジスタと呼ぶ）101は、ドレイン1
11、ソース112、ゲート113、および基板電極114から構
成される。ゲート113とソース112間は第１の抵抗102を
接続し、ゲート113は第２の抵抗104およびダイオード10
3を介して半導体装置の駆動電源の低電位（以下Vssと呼
ぶ）に接続されている。ドレイン111は半導体装置の駆
動電源の高電位（以下Vddと呼ぶ）に接続されている。
さらに情報をメモリトランジスタ101に書き込む際、外
部から負の高い書き込み電圧（以下Vppと呼ぶ）を供給
する端子105を設け、この端子105はビット線115を介し
てソース112に接続されている。ビット線115とワード線
116の間は第３の抵抗106により接続されている。
あるメモリセルの回路の一部を示すものである。第１図
において、メモリ素子であるｎチャネルMOSトランジス
タ（以下メモリトランジスタと呼ぶ）101は、ドレイン1
11、ソース112、ゲート113、および基板電極114から構
成される。ゲート113とソース112間は第１の抵抗102を
接続し、ゲート113は第２の抵抗104およびダイオード10
3を介して半導体装置の駆動電源の低電位（以下Vssと呼
ぶ）に接続されている。ドレイン111は半導体装置の駆
動電源の高電位（以下Vddと呼ぶ）に接続されている。
さらに情報をメモリトランジスタ101に書き込む際、外
部から負の高い書き込み電圧（以下Vppと呼ぶ）を供給
する端子105を設け、この端子105はビット線115を介し
てソース112に接続されている。ビット線115とワード線
116の間は第３の抵抗106により接続されている。
以上のように構成された半導体不揮発性メモリについ
て、以下その動作を説明する。
て、以下その動作を説明する。
情報の書き込みは、端子105にビット線115を介して接
続されたソース112とドレイン111の電位差Vds（Vdd−V
pp）が、メモリトランジスタ101のドレイン耐圧以上に
なるVppを外部電源より端子105に印加して、メモリトラ
ンジスタ101のドレイン−基板間の接合破壊を発生させ
ることにより行う。この接合破壊によりメモリトランジ
スタ101のドレイン111とソース112は基板電極114を通し
て電気的に短絡する。この書き込みの時、ソース112に
は負の高い電圧Vppが印加されるので、ダイオード103は
順方向となり電流が流れる。このVssからダイオード10
3、第２の抵抗104、第１の抵抗102そしてソース112への
経路に電流が流れると、ダイオード103の持つ抵抗の大
きさは第１の抵抗102、第２の抵抗104に比べて十分小さ
いので、ゲート113の電位は第１の抵抗102、第２の抵抗
104の大きさによりVss−0.6VからVpp間の任意の値を取
ることが可能である。つまりゲート113とソース112の電
位差をメモリトランジスタ101のしきい値電圧以上にす
ることが可能である。従って、メモリトランジスタ101
をオン状態で書き込みすることができる。一方、書き込
み端子105にVppが印加されていないときには、ワード線
116の電位がVssであろうと、ダイオード103は順方向に
はならないので、メモリトランジスタ101はオフ状態と
なる。また、ワード線116の電位がVddのときにはダイオ
ード103は逆バイアス状態であるからリーク電流が流れ
ることはない。
続されたソース112とドレイン111の電位差Vds（Vdd−V
pp）が、メモリトランジスタ101のドレイン耐圧以上に
なるVppを外部電源より端子105に印加して、メモリトラ
ンジスタ101のドレイン−基板間の接合破壊を発生させ
ることにより行う。この接合破壊によりメモリトランジ
スタ101のドレイン111とソース112は基板電極114を通し
て電気的に短絡する。この書き込みの時、ソース112に
は負の高い電圧Vppが印加されるので、ダイオード103は
順方向となり電流が流れる。このVssからダイオード10
3、第２の抵抗104、第１の抵抗102そしてソース112への
経路に電流が流れると、ダイオード103の持つ抵抗の大
きさは第１の抵抗102、第２の抵抗104に比べて十分小さ
いので、ゲート113の電位は第１の抵抗102、第２の抵抗
104の大きさによりVss−0.6VからVpp間の任意の値を取
ることが可能である。つまりゲート113とソース112の電
位差をメモリトランジスタ101のしきい値電圧以上にす
ることが可能である。従って、メモリトランジスタ101
をオン状態で書き込みすることができる。一方、書き込
み端子105にVppが印加されていないときには、ワード線
116の電位がVssであろうと、ダイオード103は順方向に
はならないので、メモリトランジスタ101はオフ状態と
なる。また、ワード線116の電位がVddのときにはダイオ
ード103は逆バイアス状態であるからリーク電流が流れ
ることはない。
次に情報の読み出し動作について、ビット線115の電
位が（Vdd−Vss）/2より高い状態を“1"、低い状態を
“0"と定義して説明する。記憶した情報の読み出しはワ
ード線116の電位をVssにすると、接合破壊されたメモリ
トランジスタからは、ドレインとソースが短絡している
ので“1"がビット線115から出力され、接合破壊されて
いない非書き込み状態のメモリトランジスタからは“0"
が情報として読み出される。
位が（Vdd−Vss）/2より高い状態を“1"、低い状態を
“0"と定義して説明する。記憶した情報の読み出しはワ
ード線116の電位をVssにすると、接合破壊されたメモリ
トランジスタからは、ドレインとソースが短絡している
ので“1"がビット線115から出力され、接合破壊されて
いない非書き込み状態のメモリトランジスタからは“0"
が情報として読み出される。
第１図の回路図において、メモリトランジスタ101の
ドレイン111とソース112とが導通状態になる機構は次の
ように説明される。
ドレイン111とソース112とが導通状態になる機構は次の
ように説明される。
一般にエンハンス型のｎチャネルMOSトランジスタの
ドレイン耐圧はドレインと基板接合のアバランシェブレ
ークダウン、ゲートの影響による表面での電界集中、少
数キャリヤ注入の関与した寄生バイポーラ動作により決
められる。接合破壊自体のメカニズムは接合破壊型PROM
と同じである。つまり、書き込みにおいて、ドレインは
ドレイン耐圧より高い電圧で逆バイアスされるので、ブ
レークダウンを起こし電流が流れ出す。薄い接合界面に
そのほとんどの電圧がかかるため、接合での熱損失も大
きく、不均一な接合の一部の温度が熱暴走によって急上
昇し破壊に至る。
ドレイン耐圧はドレインと基板接合のアバランシェブレ
ークダウン、ゲートの影響による表面での電界集中、少
数キャリヤ注入の関与した寄生バイポーラ動作により決
められる。接合破壊自体のメカニズムは接合破壊型PROM
と同じである。つまり、書き込みにおいて、ドレインは
ドレイン耐圧より高い電圧で逆バイアスされるので、ブ
レークダウンを起こし電流が流れ出す。薄い接合界面に
そのほとんどの電圧がかかるため、接合での熱損失も大
きく、不均一な接合の一部の温度が熱暴走によって急上
昇し破壊に至る。
ダイオードの接合を破壊する接合破壊型PROMは、PN接
合のアバランシェブレークダウンのみが耐圧を決めるの
に対し、メモリトランジスタでは前記のように複数の効
果がドレイン耐圧を低下させる。第３図にソースの電位
を基準とした、ドレイン耐圧とゲート電圧の関係を示
す。ゲート電圧がドレイン電圧の約1/2である時に、ド
レイン耐圧が最も低くなることは周知の事実である。
合のアバランシェブレークダウンのみが耐圧を決めるの
に対し、メモリトランジスタでは前記のように複数の効
果がドレイン耐圧を低下させる。第３図にソースの電位
を基準とした、ドレイン耐圧とゲート電圧の関係を示
す。ゲート電圧がドレイン電圧の約1/2である時に、ド
レイン耐圧が最も低くなることは周知の事実である。
また第３図より最もドレイン耐圧が大きくなるのはゲ
ート電圧が0Vの条件であることは明らかである。そし
て、このドレイン耐圧は半導体装置のPN接合の逆方向耐
圧にほぼ一致する。
ート電圧が0Vの条件であることは明らかである。そし
て、このドレイン耐圧は半導体装置のPN接合の逆方向耐
圧にほぼ一致する。
本発明のようにメモリトランジスタをオン状態にして
書き込みを行えば、周辺半導体素子の高耐圧化は必要な
いことは明らかである。また第１図における第１の抵抗
102と第２の抵抗104の大きさを適切に選択すると、ドレ
イン耐圧が最も低い状態で書き込みを行うことが可能で
ある。
書き込みを行えば、周辺半導体素子の高耐圧化は必要な
いことは明らかである。また第１図における第１の抵抗
102と第２の抵抗104の大きさを適切に選択すると、ドレ
イン耐圧が最も低い状態で書き込みを行うことが可能で
ある。
第２図は本発明の他の実施例における半導体不揮発性
メモリの一実施例である、メモリセルの部分回路図を示
す。第２図において、ｎチャネルMOSトランジスタであ
るメモリトランジスタ201は、ドレイン211、ソース21
2、ゲート213、および基板電極214から構成される。ゲ
ート213はVssに接続し、ドレイン211はVddに接続されて
いる。書き込み端子205はビット線215を介してソース21
2に接続されている。ビット線215とワード線216の間は
抵抗206により接続されている。
メモリの一実施例である、メモリセルの部分回路図を示
す。第２図において、ｎチャネルMOSトランジスタであ
るメモリトランジスタ201は、ドレイン211、ソース21
2、ゲート213、および基板電極214から構成される。ゲ
ート213はVssに接続し、ドレイン211はVddに接続されて
いる。書き込み端子205はビット線215を介してソース21
2に接続されている。ビット線215とワード線216の間は
抵抗206により接続されている。
以上のように構成された半導体不揮発性メモリについ
て、以下その動作を説明する。第１図における実施例と
同様に、Vppが書き込み端子205に印加されるとゲート21
3とソース212間の電位差はVss−Vppとなり、ゲート電圧
はメモリトランジスタ201のしきい値電圧以上となるか
ら、メモリトランジスタ201はオン状態で書き込みが行
われる。
て、以下その動作を説明する。第１図における実施例と
同様に、Vppが書き込み端子205に印加されるとゲート21
3とソース212間の電位差はVss−Vppとなり、ゲート電圧
はメモリトランジスタ201のしきい値電圧以上となるか
ら、メモリトランジスタ201はオン状態で書き込みが行
われる。
第２図のメモリセルの書き込みはドレイン耐圧が最も
低い状態で行われない。しかし、第３図より明らかなよ
うに、第２図のメモリセルにおいても、メモリトランジ
スタのオフ状態と比較するとドレイン耐圧は約5V低下す
る。また、書き込みはメモリトランジスタが絶縁破壊し
ないように、過剰電流を制限して行わなければならな
い。メモリトランジスタ201が絶縁破壊し、ドレイン211
とゲート213が短絡すると、Vdd、ドレイン211、ゲート2
13そしてVssの経路を介して、リーク電流が流れる。
低い状態で行われない。しかし、第３図より明らかなよ
うに、第２図のメモリセルにおいても、メモリトランジ
スタのオフ状態と比較するとドレイン耐圧は約5V低下す
る。また、書き込みはメモリトランジスタが絶縁破壊し
ないように、過剰電流を制限して行わなければならな
い。メモリトランジスタ201が絶縁破壊し、ドレイン211
とゲート213が短絡すると、Vdd、ドレイン211、ゲート2
13そしてVssの経路を介して、リーク電流が流れる。
絶縁破壊を起こさずに情報を書き込む電流値の範囲
は、一例としてＰウェル濃度1.9×1016atoms/cm3、ソー
スおよびドレイン濃度1.2×1020atoms/cm3、ゲート酸化
膜厚30nm、ゲート長２μｍ、ゲート幅10μｍのｎチャネ
ルMOSトランジスタをメモリセルとして用いた場合に、V
dsが14Vの時、電流値は60mAから150mAまである。一方、
第１図のメモリセルにおいてメモリトランジスタ101が
絶縁破壊し、ドレイン111とゲート113が短絡した場合に
は、ダイオード103が逆バイアス状態になるのでリーク
電流は流れない。
は、一例としてＰウェル濃度1.9×1016atoms/cm3、ソー
スおよびドレイン濃度1.2×1020atoms/cm3、ゲート酸化
膜厚30nm、ゲート長２μｍ、ゲート幅10μｍのｎチャネ
ルMOSトランジスタをメモリセルとして用いた場合に、V
dsが14Vの時、電流値は60mAから150mAまである。一方、
第１図のメモリセルにおいてメモリトランジスタ101が
絶縁破壊し、ドレイン111とゲート113が短絡した場合に
は、ダイオード103が逆バイアス状態になるのでリーク
電流は流れない。
しかし、第２図のメモリセルは、第１図における第１
の抵抗102、第２の抵抗104そしてダイオード103を必要
としない。従って、半導体装置の高集積化に有利であ
る。
の抵抗102、第２の抵抗104そしてダイオード103を必要
としない。従って、半導体装置の高集積化に有利であ
る。
なおメモリセルを構成する抵抗は、拡散抵抗、あるい
はポリシリコン抵抗で構成する。
はポリシリコン抵抗で構成する。
以上の説明で明らかなように、本発明によれば、シリ
コンクズの発生や、パッシベーション膜の劣化はない、
従って半導体素子の特性劣化が発生しない。また、周辺
の半導体素子の高耐圧化も必要ない。さらに構造は通常
のｎチャネルMOSと全く同一で、書き込み可能な不揮発
性メモリを得ることが可能となり、MOSトランジスタか
らなる集積回路に応用すれば、製造方法が簡単で製造コ
ストの増加がなくて済み、効果は非常に大きい。
コンクズの発生や、パッシベーション膜の劣化はない、
従って半導体素子の特性劣化が発生しない。また、周辺
の半導体素子の高耐圧化も必要ない。さらに構造は通常
のｎチャネルMOSと全く同一で、書き込み可能な不揮発
性メモリを得ることが可能となり、MOSトランジスタか
らなる集積回路に応用すれば、製造方法が簡単で製造コ
ストの増加がなくて済み、効果は非常に大きい。
第１図は本発明の実施例における不揮発性メモリを示す
回路図、第２図は他の実施例における不揮発性メモリを
示す回路図、第３図は本発明の不揮発性メモリの情報の
書き込み例を示しメモリトランジスタのドレイン耐圧と
ゲート電圧の関係を示すグラフである。 101、201……ｎチャネルMOSトランジスタ（メモリトラ
ンジスタ）、102……第１の抵抗、103……ダイオード、
104……第２の抵抗、111、211……ドレイン、112、212
……ソース、113、213……ゲート。
回路図、第２図は他の実施例における不揮発性メモリを
示す回路図、第３図は本発明の不揮発性メモリの情報の
書き込み例を示しメモリトランジスタのドレイン耐圧と
ゲート電圧の関係を示すグラフである。 101、201……ｎチャネルMOSトランジスタ（メモリトラ
ンジスタ）、102……第１の抵抗、103……ダイオード、
104……第２の抵抗、111、211……ドレイン、112、212
……ソース、113、213……ゲート。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/112 H01L 21/8246 G11C 17/12
Claims (4)
- 【請求項１】メモリ素子であるｎチャネルMOSトランジ
スタと、前記ｎチャネルMOSトランジスタのゲートとソ
ースとの間に接続する第１の抵抗と、前記ｎチャネルMO
Sトランジスタのゲートと半導体装置の駆動電源の低電
位との間に接続する第２の抵抗とダイオードとによりメ
モリセルを構成することを特徴とする半導体不揮発性メ
モリ。 - 【請求項２】メモリ素子であるｎチャネルMOSトランジ
スタと、前記ｎチャネルMOSトランジスタのソースに接
続するビット線と、前記ビット線とワード線との間に接
続する抵抗とを備え、前記ｎチャネルMOSトランジスタ
のゲートを半導体装置の駆動電源の低電位に接続するこ
とによりメモリセルを構成することを特徴とする半導体
不揮発性メモリ。 - 【請求項３】メモリセルを構成する抵抗は、拡散抵抗、
ポリシリコン抵抗の少なくとも１つからなることを特徴
とする請求項１あるいは請求項２記載の半導体不揮発性
メモリ。 - 【請求項４】メモリ素子であるｎチャネルMOSトランジ
スタのドレインを半導体装置の駆動電源の高電位に接続
し、前記ｎチャネルMOSトランジスタのソースに書き込
み電圧である負の高い電圧を印加することにより書き込
みを行なうことを特徴とする半導体不揮発性メモリの書
き込み方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32140390A JP2885933B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体不揮発性メモリとその書き込み方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32140390A JP2885933B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体不揮発性メモリとその書き込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04196166A JPH04196166A (ja) | 1992-07-15 |
| JP2885933B2 true JP2885933B2 (ja) | 1999-04-26 |
Family
ID=18132163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32140390A Expired - Fee Related JP2885933B2 (ja) | 1990-11-26 | 1990-11-26 | 半導体不揮発性メモリとその書き込み方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2885933B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09186583A (ja) * | 1996-01-08 | 1997-07-15 | Mitsubishi Electric Corp | 計数装置 |
| GB2437107A (en) * | 2006-04-13 | 2007-10-17 | Sharp Kk | Programmable read-only memory |
| WO2009127670A1 (de) * | 2008-04-16 | 2009-10-22 | Silicon Line Gmbh | Programmierbarer antifuse-transistor und verfahren zum programmieren desselben |
-
1990
- 1990-11-26 JP JP32140390A patent/JP2885933B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04196166A (ja) | 1992-07-15 |
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| S533 | Written request for registration of change of name |
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| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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