KR100245942B1 - 스태틱형 반도체 기억 장치와 바이폴라 트랜지스터의 제조 방법 및 그를 구비한 반도체 장치 - Google Patents
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Abstract
본 발명의 목적은 래치 업(latch up) 및 면적의 증가를 발생하지 않고, 저전원 전위화를 실현하는 것이다. 본 발명에 따르면, 메모리 셀은 드라이버 트랜지스터(Q1, Q2), 액세스 트랜지스터(Q3, Q4) 및 부하 소자(L1, L2)에 부가하여, 바이폴라 트랜지스터(BP1, BP2)를 구비한다. 이에 의해, 스태틱 노이즈 마진(static noise margin)이 커진다. 바이폴라 트랜지스터(BP1)의 에미터는 액세스 트랜지스터(Q3)의 한쪽 소스/드레인 영역내에 형성되고, 바이폴라 트랜지스터(BP1)의 콜렉터는 액세스 트랜지스터(Q3)의 백 게이트 단자이며, 액세스 트랜지스터(Q3)의 한쪽 소스/드레인 영역은 바이폴라 트랜지스터(BP1)의 베이스로서 기능한다.
Description
본 발명은 스태틱형 반도체 기억 장치(static semiconductor memory device), 반도체 장치 및 바이폴라 트랜지스터의 제조방법에 관한 것으로, 특히 저 전원전위화 및 고속화를 실현할 수 있는 스태틱형 반도체 기억 장치, 저 전원전위화를 실현할 수 있는 반도체 장치 및 바이폴라 트랜지스터의 제조 방법에 관한 것이다.
이하, 종래의 스태틱형 반도체 기억 장치로서, 스태틱 랜덤 액세스 메모리(이하 SRAM으로 불리움)를 예를 들어 설명한다. 제25도는 종래의 SRAM 메모리를 상세하게 도시하는 회로도이다.
제25도를 참조하면, 종래의 SRAM 메모리 셀은 드라이버 트랜지스터(Q1, Q2), 액세스 트랜지스터(Q3, Q4) 및 고저항 소자(R1, R2)를 포함한다. 드라이버 트랜지스터(Q1, Q2) 및 액세스 트랜지스터(Q3, Q4)는 NMOS 트랜지스터이다. 또한, 메모리 셀의 부하 소자로서 고저항 소자(R1, R2)를 사용한다.
드라이버 트랜지스터(Q1)의 게이트와, 드라이버 트랜지스터(Q2)의 드레인(기억 노드(N2))이 접속되고, 드라이버 트랜지스터(Q2)의 게이트와 드라이버 트랜지스터(Q1)의 드레인(기억 노드(N1))이 접속된다. 즉, 교차 접속되므로써 래치 회로를 형성한다. 액세스 트랜지스터(Q3)는 비트 라인(BL)과 기억 노드(N1) 사이에 접속되며, 그의 게이트는 워드 라인(WL)에 접속된다. 액세스 트랜지스터(Q4)는 비트 라인(/BL)과 기억 노드(N2) 사이에 접속되며, 그의 게이트는 워드 라인(WL)에 접속된다. 고저항 소자(R1)는 전원 전위(Vcc)를 갖는 노드와 기억 노드(N1)와의 사이에 접속된다. 고저항 소자(R2)는 전원 전위(Vcc)를 갖는 노드와 기억 노드(N2)와의 사이에 접속된다. 이와 같은 메모리 셀을 일반적으로 고저항 부하형 메모리 셀이라 부른다.
드라이버 트랜지스터(Q1, Q2) 및 액세스 트랜지스터(Q3, Q4)는 도시되지 않은 실리콘 주 표면에 형성된다. 이 주 표면의 윗층에 고저항 부하형 메모리 셀의 부하 소자(고저항 소자(R1, R2))가 절연층을 거쳐서, 도시되지 않은 폴리 실리콘에 의해 형성된다. 이와 같이 부하 소자를 형성하는 것은 메모리 셀의 면적 축소를 위해서이다. 고저항 부하형 메모리 셀에서, 부하 소자를 트랜지스터의 윗층에 형성하고 있는 종래의 SRAM은, 예를 들면, "A 34-ns 1Mbit CMOS SRAM Using Triple Polysilicon", IEEE Journal of Solid-State Circuits, Vol-SC22, No. 5. October 1987, pp. 727-732에 개시되어 있다.
제26도는 종래의 SRAM의 다른 메모리 셀을 상세히 도시하는 회로도이다. 또한, 제25도와 동일 부분에 대해서는 동일 참조부호를 사용하며, 그에 대한 설명을 생략한다.
제26도를 참조하면, 종래의 SRAM 메모리 셀은 드라이버 트랜지스터(Q1, Q2), 액세스 트랜지스터(Q3, Q4) 및 PMOS 트랜지스터(Q5, Q6)를 포함한다. PMOS 트랜지스터(Q5)는 전원 전위(Vcc)를 갖는 노드와 기억 노드(N1) 사이에 접속되며, 그의 게이트는 기억 노드(N2)에 접속된다. PMOS 트랜지스터(Q6)는 전원 전위(Vcc)를 갖는 노드와 기억 노드(N2)사이에 접속되며, 그의 게이트는 기억 노드(N1)에 접속된다. PMOS 트랜지스터(Q5, Q6)는 메모리 셀의 부하 소자로서 사용된다. 일반적으로 이와 같은 메모리 셀을 CMOS형 메모리 셀이라 부른다.
부하 소재로서의 PMOS 트랜지스터(Q5, Q6)는 박막 트랜지스터에 의해 실현다. 그리고, 이 박막 트랜지스터는 트랜지스터(Q1∼Q4)가 형성되는 도시되지 않은 실리콘 기판 주 표면의 윗층에 도시되지 않는 절연층을 개재시켜 형성된다.
부하 소재로서 박막 트랜지스터를 사용한 메모리 셀이, 예를 들면 "A 9-ns 1-Mbit CMOS SRAM", IEEE Journal of Solid-State Circiuts, Vol-24, No. 5, October 1989, pp1219-1225에 개시되어 있다.
제27도는 제25도의 고저항 부하형 메모리 셀의 평면도로서, 드라이버 트랜지스터(Q1, Q2) 및 액세스 트랜지스터(Q3, Q4)의 게이트(제1폴리 실리콘)까지의 평면도이다.
제27도를 참조하면, 도시되지 않은 실리콘 기판의 주 표면에 활성층(9a, 9b)이 형성된다. 활성층(9a, 9b)의 윗층에 제1폴리실리콘(7a, 7b, 7c, 7d)이 형성된다. 활성층(9a)과 제1폴리실리콘(7c)는 제1매입 접촉부(a first buried contact)(11a)에 의해 접속된다. 활성층(9b)과 제1폴리 실리콘(7d)은 제1매입 접촉부(11b)에 의해 접속된다. 제1 매입 접속부(11a, 11b)는 활성층(9a, 9b)의 표면에 형성된, 도시되지 않은 절연층(게이트 산화막)에 구멍을 뚫어서 형성된다.
제1폴리실리콘(7a)을 게이트로 하고, 활성층(9a)을 소스 및 드레인으로해서 액세스 트랜지스터(Q4)가 형성된다. 제1폴리실리콘(7a)과 활성층(9a)이 겹쳐 있는 부분이 액세스 트랜지스터(Q4)의 채널 영역이다. 제1폴리실리콘(7c)을 게이트로하고, 활성층(9b)을 소스 및 드레인으로 해서 드라이버 트랜지스터(Q1)가 형성된다. 활성층(9b)과 제1폴리실리콘(7c)이 겹쳐 있는 부분이 드라이버 트랜지스터(Q1)의 채널 영역이다. 제1폴리실리콘(7b)을 게이트로 하고, 활성층(9b)을 소스 및 드레인으로 해서 액세스 트랜지스터(Q3)가 형성된다. 제1폴리 실리콘(7b)과 활성층(9b)이 겹쳐 있는 부분이 채널 영역이다. 제1폴리실리콘(7d)을 게이트로 하고, 활성층(9a)을 소스 및 드레인으로 해서 드라이버 트랜지스터(Q2)가 형성된다. 제1폴리 실리콘(7d)과 활성층(9a)이 겹쳐 있는 부분이 채널 영역이다.
제28도는 제25도의 고저항 부하형 메모리 셀의 평면도로서, 고저항 소자(R1, R2)까지의 평면도이다. 또, 제27도와 동일 부분에 대해서는 동일 참조부호를 사용하며, 그에 대한 설명을 생략한다.
제28도를 참조하면, 제1폴리실리콘(7c, 7d)의 윗층에, 제2폴리실리콘(15)이 형성된다. 이 제2 폴리실리콘(15)은 메모리 셀에 접지 전위(GND)를 공급하기 위한 그라운드 배선으로서 사용된다. 제2 폴리실리콘(15)과 도시되지 않은 활성층은 제2 매입 접촉부(a second buried contact)(13c, 13d)에 의해 접속된다.
제2폴리실리콘(15)의 윗층에 제3폴리실리콘(17a, 17b)이 형성된다. 제3폴리실리콘(17b)과 제1폴리실리콘(7c)은 제1접촉구멍(18a)에 의해 접속된다. 제1폴리실리콘(7d)과 제3폴리실리콘(17a)은 제1접촉구멍(18b)에 의해 접속된다.
제29도는 제25도의 고저항 부하형 메모리 셀의 평면도로서, 비트 라인(금속 배선)까지의 평면도이다. 또, 제28도와 동일 부분에 대해서는 동일 참조 부호를 사용하며, 그에 대한 설명을 생략한다.
제29도를 참조하면, 제3 폴리실리콘(17a, 17b)에 대해 패턴(21)을 마스크로서 사용하여 이온 주입을 행한다. 이렇게 하므로써, 제3 폴리 실리콘(17a, 17b)중 패턴(21)과 겹쳐 있지 않은 부분 즉, 이온 주입된 부분은 저항 값이 내려가게 된다. 그리고, 제3 폴리실리콘(17a, 17b)중 저항 값이 내려간 부분은 전원 전위 (Vcc)를 공급하는 배선으로 사용된다. 한편, 제3 폴리실리콘(17a, 17b)중 패턴(21)과 겹쳐 있는 부분은 고저항이 된다. 이 고저항을 갖는 제3 폴리실리콘(17b)이 메모리 셀의 부하 소자로서의 고저항 소자(R2)이다. 고저항을 갖는 제3 폴리 실리콘(17a)은 메모리 셀의 부하 소자로서의 고저항 소자(R1)이다.
금속 배선(23a, 23b)은 제3 폴리 실리콘(17a, 17b)위층에 형성된다. 금속 배선(23a)은 도시되지 않은 활성층에 제2 접촉 구멍(19c)에 의해 접속된다. 금속 배선(23b)은 도시되지 않은 활성층에 제2접촉 구멍(19d)에 의해 접속된다. 금속 배선(23a)은 비스 라인(/BL)으로서 사용된다. 금속 배선(23b)은 비트 라인(BL)으로서 사용된다. 제30도는 제29도 평면도의 AA' 선 및 BB'선에 따른 단면도이다. 또, 제27도∼제29도와 동일 부분에 대해서는 동일 참조부호를 사용하며, 그에 대한 설명을 생략한다.
이하에서는, 제29도의 BB'선에 따른 제30도의 단면도를 참조하여 설명한다. 여기서, 제29도의 AA'선에 따른 단면도는 메모리 셀의 중심을 축으로 해서 BB'선에 따른 단면도를 180°회전한 것과 동일하다. 즉, AA'선에 따른 단면도와 BB'선에 따른 단면도는 메모리 셀의 중심을 축으로 해서 180°회전 대칭의 관계에 있다.
제30도를 참조하면, 실리콘 기판(25)의 주 표면에 필드 산화막(27)이 형성된다. 필드 산화막(27)으로 피복되지 않은 부분이 실리콘의 활성층(활성 영역)이 된다. 실리콘 기판(25)의 활성층(활성 영역)에는, 액세스 트랜지스터(Q4)(제25도 참조)의 한쪽 소스/드레인 영역(9a1) 및 다른쪽 소스/드레인 영역(9a2)이 형성된다. 그리고, 소스/드레인 영역(9a1)과 소스/드레인 영역(9a2) 사이의 활성층 위에, 도시되지 않은 절연층(게이트 산화막)을 개재시켜, 제1 폴리실리콘(7a)(액세스 트랜지스터(Q4)의 게이트)이 형성된다. 제1 폴리 실리콘(7a) 바로 밑의 활성층은 액세스 트랜지스터(Q4)의 채널 영역이 된다.
실리콘 기판(25)의 활성층에는 불순물 영역(9a3)이 형성된다. 불순물 영역(9a3)의 윗층에는, 제1 폴리실리콘(7c)이 도시되지 않은 절연층(게이트 산화막)을 개재시켜 형성된다. 제1 폴리실리콘(7c)과 불순물 영역(9a3)은 제1 매입 접촉부(제27도의 제1 매입 접촉부(11a)에 대응)에 의해 접속된다. 제1 폴리실리콘(7c) 바로 밑의, 불순물 영역(9a)이 형성되지 않은 활성층이 드라이버 트랜지스터(Q1)의 채널 영역이 된다. 필드 산화막(27) 위에 제1 폴리실리콘(7b)이 형성된다. 제1폴리실리콘(7b)은 필드 산화막(27) 위에 형성되므로, 간단한 배선이다.
여기서, 소스/드레인 영역(9a1, 9a2), 제1 폴리실리콘(7a) 바로 밑의 활성층(채널 영역) 및 불순물 영역(9a3)은 제27도의 활성층(9a)의 일부이다. 제1 폴리실리콘(7c) 바로 밑의 활성층(드라이버 트랜지스터(Q1)의 채널 영역)은 제27도의 활성층(9b)의 일부이다.
제1 폴리 실리콘(7a)의 위층에는 도시되지 않은 절연층을 개재시켜 제3 폴리 실리콘(17a)이 형성된다. 제1 폴리실리콘(7c)의 위층에는 도시되지 않은 절연층을 개재시켜 제2 폴리 실리콘(15)이 형성된다. 제2 폴리실리콘(15)의 위층에는 도시되지 않은 절연층을 개재시켜 제3 폴리실리콘(17b1, 17b2, 17b3)이 형성된다. 제3 폴리실리콘(17b1, 17b2)은 이온 주입에 의해 저항값이 낮게 된 부분으로서, 제29도의 제3 폴리실리콘(17b)중 패턴(21)과 겹쳐 있지 않은 부분에 대응한다. 제3 폴리실리콘(17b2)은 고저항 부분으로서, 제29도의 제3 폴리실리콘(17b)중 패턴(21)과 겹쳐 있는 부분에 대응한다. 제3 폴리실리콘(17b2)은 고저항 소자(R2)(제25도 참조)에 대응한다. 금속 배선(23a)은 제3 폴리실리콘(17a, 17b1∼17b3)의 위층에 도시되지 않은 절연층을 개재시켜 형성된다. 금속 배선(23a)은 액세스 트랜지스터(Q4)의 한쪽 소스/드레인 영역(9a1)과 제2 접촉 구멍(19c)을 통해 접속된다. 제3폴리실리콘(17b1)과 제1폴리실리콘(17c)은 제1접촉 구멍(18a)에 의해 접속된다. 제1 폴리실리콘(7c)은 드라이버 트랜지스터(Q1)의 게이트로서 기능한다.
제31도는 제25도 및 제26도에 도시된 종래의 SRAM(전원 전위 Vcc = 3V)에서 워드 라인(WL)의 선택 상태에 있는 경우의 메모리 셀의 전송 특성을 도시한다. 제31도에서, 종축은 제25도 또는 제26도의 기억 노드(N1)의 전위를 표시하고, 횡축은 제25도 또는 제26도의 기억 노드(N2)의 전위를 표시한다. 이하, 제25도 , 제26도 및 제31도를 참조해서 종래의 SRAM의 제1문제점에 대해 설명한다.
화살표 A로 표시된 두 개의 점은 안정점(stable points)이다. 메모리 셀에 기억된 데이터 유지를 확실히 하기 위해서는(메모리 셀에 기억된 데이터의 파괴를 방지하기 위해서는), 이 두 개의 안정점의 존재가 필수적이다. 화살표 B로 표시된 영역(이하 "메모리 셀의 눈(eyes of the memory cells)" 이라 함)을 충분히 크게 함으로써, 두 개의 안정점을 확보할 수 있다. 또한, 메모리 셀의 눈을 스태틱 노이즈 마진(static noise margin)으로도 부른다. 화살표 C로서 표시된 직선기울기는 메모리 셀의 인버터의 이득의 고저를 표시한다. 화살표 C로 표시된 직선 기울기가 급한 경우는 메모리 셀의 인버터의 이득이 높고, 직선 기울기가 완만한 경우는 메모리 셀의 인버터 이득이 낮다.
메모리 셀의 부하 소자가 고저항 소자(R1, R2) 또는 박막 트랜지스터(Q5, Q6)인 경우, 부하 소자의 온 저항은 드라이버 트랜지스터(Q1, Q2)나 액세스 트랜지스터(Q3, Q4)의 온 저항에 비해 상당히 크게 된다. 따라서, 워드 라인(WL)이 선택 상태에 있는 경우, 즉, 워드 라인(WL)에 전원 전위(Vcc)가 공급되는 경우, 메모리 셀의 인버터의 이득이 낮게 되어, 메모리 셀의 눈(eye)이 작게 된다. 따라서, 메모리 셀의 데이터를 확실히 유지하기 위해서는, 이하와 같은 설계가 필요하게 된다. 드라이버 트랜지스터(Q1, Q1)의 채널 폭을 Wd(제27도 참조)로 하고, 채널 길이는 Ld(제27도 참조)로 하며, 액세스 트랜지스터(Q3, Q4)의 채널 폭을 Wa(제27도 참조)로 하여, 채널 길이를 La(제27도 참조)로 한다. 이와 같은 경우에, 이득을 높이게 하고, 메모리 셀의 눈을 크게 하기 위해서는, 일반적으로 (Wd/Ld)을 (Wa/La)의 약 3배 이상으로 할 필요가 있다. 이 때문에 드라이버 트랜지스터(Q1, Q2)의 면적이 커져서, 메모리 셀의 면적 축소를 방해하는 문제점이 있다. 이것이 종래 SRAM의 제1 문제점이다.
제32도는 종래 SRAM(전원전위 Vcc = 2V)의 워드 라인(WL)이 선택 상태에 있는 경우의 메모리 셀의 전송 특성을 도시한다. 제32도의 종축은 제25도 또는 제26도이 기억 노드N1)의 전위를 표시하며, 횡축은 제25도 또는 제26도의 기억 노드(N2)의 전위를 표시한다. 이하, 종래 SRAM의 제2 문제점에 대해 설명한다.
제32도를 참조하면, 제25도 또는 제26도에 도시된 메모리 셀을 갖는 종래 SRAM에서, 예를 들면, 2V의 저 전원 전위를 사용하는 경우에는, 메모리 셀의 눈이 소멸하게 된다. 이 때문에, 두 개의 안정점(1 비트의 기억)이 소멸하여, 데이터 유지가 불가능하다고 하는 문제점이 있다. 이것의 종래 SRAM의 제2 문제점이다. 또한, 제31도 및 제32도에서, 화살표 D로 표시된 파선은 제25도 또는 제26도의 기억 노드(N1)의 전위와 기억 노드(N2)의 전위가 서로 동일한 경우, 기억 노드(N1)의 전위와 기억 노드(N2)의 전위의 관계를 표시한다.
다음으로, 제26도를 참조하여, 종래 SRAM의 제3문제점에 대해 설명한다. 제26도의 메모리 셀을 사용한 종래 SRAM에서, 저 전원 전위를 실현하기 위해서는, 부하 소자로 사용하는 PMOS 트랜지스터(Q5, Q6)를 , 도시되지 않은 실리콘 기판의 주 표면에 형성할 수도 있다. 이 경우에는, PMOS 트랜지스터(Q5, Q6)와, NMOS 트랜지스터(액세스 트랜지스터(Q3, Q4), 드라이버 트랜지스터(Q1, Q2))를 서로 인접해 형성할 필요가 있다. 이 때문에, 래치 업(latch up)이 발생함과 더불어, 메모리 셀의 면적이 증가하는 문제점이 있다. 이것이 제3 문제점이다. 여기서, 래치 업이란, 기생 PNPN 구조의 파워 온시에, 전원 전류가 증가되는 현상을 의미한다.
본 발명은 이상과 같은 문제점을 해결하기 위한 것으로, 메모리 셀의 면적 축소가 가능한 스태틱형 반도체 기억 장치를 제공하는데 그 목적이 있다. 본 발명의 다른 목적은 래치 업 및 메모리 셀의 면적 증가를 일으키지 않고, 저 전원전위화를 실현할 수 있는 스태틱형 반도체 기억 장치를 제공하는 것이다. 본 발명의 또 다른 목적은 고속 판독이 가능한 스태틱형 반도체 기억 장치를 제공하는 것이다. 본 발명의 또 다른 목적은 저 전원전위화를 실현할 수 있는 반도체 장치를 제공하는 것이다. 본 발명의 또 다른 목적은 저 전원전위화를 실현할 수 있는 바이폴라 트랜지스터의 제조 방법을 제공하는 것이다.
제1도는 본 발명의 실시예 1에 따른 SRAM 메모리 셀을 상세하게 도시하는 회로도.
제2도는 본 발명의 실시예 1에 따른 SRAM의 기입 동작을 설명하기 위한 도면.
제3도는 본 발명의 실시예 1에 따른 SRAM의 판독 동작을 설명하기 위한 도면.
제4도는 제1도에 도시된 메모리 셀중 드라이버 트랜지스터(Q1, Q2) 및 액세스 트랜지스터(Q3, Q4)의 게이트 까지를 도시하는 평면도.
제5도는 제1도에 도시된 메모리 셀중 부하 소자(L1, L2)까지를 도시하는 평면도.
제6도는 제1도에 도시된 메모리 셀이 접속되는 비트 라인 쌍(BL, /BL)까지를 도시하는 평면도.
제7도는 제6도의 AA'선 및 BB'선에 따른 단면도.
제8도는 본 발명의 실시예 2에 따른 SRAM의 판독 동작시 메모리 셀의 전송(transfer) 특성을 도시하는 도면.
제9도는 본 발명의 실시예 3에 따른 SRAM 메모리 셀의 단면도.
제10도는 본 발명의 실시예 4에 따른 SRAM 메모리 셀중 드라이버 트랜지스터(Q1, Q2) 및 액세스 트랜지스터(Q3, Q4)의 게이트까지를 도시하는 평면도.
제10도는 본 발명의 실시예 4에 따른 SRAM 메모리 셀중 부하 소자(L1, L2)까지를 도시하는 평면도.
제11도는 본 발명의 실시예4에 따른 SRAM 메모리 셀에 접속되는 비트 라인쌍(BL, /BL)까지를 도시하는 평면도.
제13도는 제11도의 AA'선 및 BB'선에 따른 단면도.
제14도는 본 발명의 실시예 5에 따른 SRAM의 주변 회로를 상세히 도시하는 회로도.
제15도는 본 발명의 실시예 5에 따른 SRAM의 동작을 설명하기 위한 도면.
제16도는 본 발명의 실시예 6에 따른 SRAM 메모리 셀을 상세히 도시하는 회로도.
제17도는 본 발명의 실시예 6에 따른 SRAM의 기입 동작을 설명하기 위한 도면.
제18도는 본 발명의 실시예 6에 따른 SRAM의 판독 동작을 설명하기 위한 도면.
제19도는 본 발명의 실시예 6으로서 제11도의 AA'선 및 BB'선에 따른 단면도.
제20도는 본 발명의 실시예 6에 따른 SRAM 메모리 셀에 포함된 바이폴라 트랜지스터의 제조 방법을 설명하기 위한 제1도면.
제21도는 본 발명의 실시예 6에 따른 SRAM 메모리 셀에 포함된 바이폴라 트랜지스터의 제조 방법을 설명하기 위한 제2도면.
제22도는 본 발명의 실시예 6에 따른 SRAM 메모리 셀에 포함된 바이폴라 트랜지스터의 제조 방법을 설명하기 위한 제3도면.
제23도는 본 발명의 실시예 6에 따른 SRAM 메모리 셀에 포함된 바이폴라 트랜지스터의 제조 방법을 설명하기 위한 제4도면.
제24도는 본 발명의 실시예 6에 따른 SRAM 메모리 셀에 포함된 바이폴라 트랜지스터의 제조 방법을 설명하기 위한 제5도면.
제25도는 종래의 SRAM 메모리 셀을 상세히 도시하는 회로도.
제26도는 종래의 다른 SRAM 메모리 셀을 상세히 도시하는 회로도.
제27도는 제25도에 도시된 메모리 셀중 드라이버 트랜지스터(Q1, Q2) 및 액세스 트랜지스터(Q3, Q4)의 게이트까지를 도시하는 평면도.
제28도는 제25도에 도시된 메모리 셀중 고저항 소자(R1, R2) 까지를 도시하는 평면도.
제29도는 제25도에 도시된 메모리 셀에 접속되는 비트 라인 쌍(BL, /BL) 까지는 도시하는 평면도.
제30도는 제29도의 AA'선 및 BB'선에 따른 단면도.
제31도는 전원 전위가 3V인 종래 SRAM의 워드 라인이 선택 상태에 있는 경우의 메모리 셀의 전송 특성을 도시하는 도면.
제32도는 전원 전위가 2V인 종래 SRAM의 워드 라인이 선택 상태에 있는 경우의 메모리 셀의 전송 특성을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
1, 3 : 전류원 5, 43 : 차동 증폭기
7a∼7d : 제1폴리실리콘 9a, 9b : 활성층
9a1, 9a2 : 소스/드레인 영역 9a4 : 에미터 영역
9a3 : 불순물 영역 11a, 11b : 제1 매입 접촉부
13a∼13d : 제2매입 접촉부 15, 15a, 15b : 제2폴리실리콘
17a, 17b, 17b1∼17b3 : 제3폴리 실리콘
18a, 18 : 제1접촉구멍 19a∼19d : 제2접촉 구멍
21 : 패턴 23a, 23b : 금속 배선
25 : 실리콘 기판 27 : 필드 산화막
29 : 고농도 불순물층 31 : 행 디코더
33 : 열 디코더 35 : 메모리 어레이
37 : 비트 라인 부하 39, 45 : 전송 게이트
41 : 부하 소자 47 : 기입드라이버
49 ~ 67 : PMOS 트래지스터 69∼75 : NMOS 트랜지스터
77∼89 : 인버터 91, 93 : NAND 회로
95∼99 : 버퍼 Q1, Q2 : 드라이버 트랜지스터
Q3, Q4 : 액세스 트랜지스터 L1, L2 : 부하 소자
BP1, BP2, SBP1, SBP2 : 바이폴라 트랜지스터
BL, /BL, BL1, /BL1, BL2, /BL2 : 비트라인
WL, WL1, WL2 : 워드 라인 MC1∼MC4, MC : 메모리 셀
/WE : 기입 인에이블 신호 Din : 입력 데이터
Dout : 출력 데이터 /CS : 칩 셀렉트 신호
WD, /WD : 기입 데이터 선 RD, /RD : 판독 데이터 선
RE : 판독 신호 선 WR : 기입 신호 선
SO : 출력 신호 선 R1, R2 : 고저항 소자
600 : 실리사이드(에미터) 601 : 절연층
603 : 금속
본 발명의 제1 측면에 따른 스태틱형 반도체 기억 장치는 정보를 기억하는 메모리 셀을 구비한다. 이 메모리 셀은 제1 부하수단과, 제2 부하 수단과, 제1 MOS 트랜지스터와, 제2 MOS 트랜지스터와, 제1 바이폴라 트랜지스터와, 제2 바이폴라 트랜지스터와, 제3 MOS 트랜지스터와, 제4 MOS 트랜지스터를 갖는다. 제1 부하 수단은 제1 전원 전위를 갖는 노드와 제1 기억 노드 사이에 제공된다. 제2 부하 수단은 제1 전원 전위를 갖는 노드와 제2 기억 노드 사이에 제공된다.
제1 MOS 트랜지스터는 제1 기억 노드와 제2 전원 전위를 갖는 노드 사이에 제공된다. 제1 MOS 트랜지스터의 게이트는 제2 기억 노드에 접속된다. 제2 MOS 트랜지스터는 제2 기억 노드와 제2 전원 전위를 갖는 노드 사이에 제공된다. 제2 MOS 트랜지스터의 게이트는 제1 기억 노드에 접속된다. 제1 바이폴라 트랜지스터는 비트 라인 상의 한쪽 비트 라인과 제3 전원 전위를 갖는 노드 사이에 제공된다. 제2 바이폴라 트랜지스터는 비트 라인 쌍중 다른쪽 비트 라인과 제3 전원 전위를 갖는 노드 사이에 제공된다. 제3 MOS 트랜지스터는 제1 바이폴라 트랜지스터의 베이스와 제1 기억 노드 사이에 제공된다. 제3 MOS 트랜지스터의 게이트는 워드 라인에 접속된다. 제4 MOS 트랜지스터는 제2 바이폴라 트랜지스터의 베이스와 제2 기억 노드 사이에 제공된다. 제4 MOS 트랜지스터의 게이트는 워드 라인에 접속된다.
본 발명의 제2 측면에 따른 반도체 장치는 바이폴라 트랜지스터를 구비한다. 이 바이폴라 트랜지스터는 에미터와, 베이스와, 콜렉터를 포함한다. 에미터와 베이스 사이의 접합은 쇼트키 접합(shottky junction)이다.
본 발명의 제3 측면에 따른 바이폴라 트랜지스터의 제조 방법은 에미터, 베이스 및 콜렉터를 갖는 바이폴라 트랜지스터의 제조 방법이다. 이 바이폴라 트랜지스터의 제조 방법은 실리콘 기판의 주 표면에 베이스를 형성하는 단계와, 베이스의 표면 위에 금속을 형성하는 단계와, 열처리를 수행하여 베이스로 되어 있는 실리콘과 금속을 반응시켜 실리사이드를 형성하는 단계를 포함한다. 열처리를 실시하여 형성된 실리사이드는 에미터가 된다.
이하, 본 발명에 따른 스태틱형 반도체 기억 장치인 SRAM에 대해 도면.을 참조하면서 설명한다.
[실시예 1]
제1도는 본 발명의 실시예 1에 따른 SRAM에 사용되는 메모리 셀의 세부사항을 도시하는 회로도이다.
제1도를 참조하면, 실시예 1에 따른 SRAM에 사용되는 메모리 셀은 드라이버 트랜지스터(Q1, Q2), 액세스 트랜지스터(Q3, Q4), 바이폴라 트랜지스터(BP1, BP2) 및 부하 소자(L1, L2)를 포함한다. 드라이버 트랜지스터(Q1)는 기억 노드(N1)와 접지 전위(GND)를 갖는 노드와의 사이에 접속되고, 그 게이트는 기억 노드(N2)에 접속된다. 드라이버 트랜지스터(Q2)는 기억 노드(N2)와 접지 전위(GND)를 갖는 노드와의 사이에 접속되고, 그 게이트는 기억 노드(N1)에 접속된다. 부하 소자(L1)는 전원 전위(Vcc)를 갖는 노드와 기억 노드(N1)와의 사이에 접속된다. 부하 소자(L2)는 전원 전위(Vcc)를 갖는 노드와 기억 노드(N2)와의 사이에 접속된다. 액세스 트랜지스터(Q3)는 바이폴라 트랜지스터(BP1)의 베이스(B)와 기억 노드(N1)와의 사이에 접속되고, 그 게이트는 워드 라인(WL)에 접속된다. 액세스 트랜지스터(Q4)는 기억 노드(N2)와 바이폴라 트랜지스터(BP2)의 베이스(B)와의 사이에 접속되고, 그 게이트는 워드 라인(WL)에 접속된다. 바이폴라 트랜지스터(BP1)의 에미터(E)는 비트 라인(BL)에 접속되고, 베이트(B)는 액세스 트랜지스터(Q3)에 접속되며, 콜렉터(C)는 콜렉터 전원 전위(Vcc)를 갖는 노드에 접속된다. 바이폴라 트랜지스터(BP2)의 에미터(E)는 비트 라인(/BL)에 접속되고, 베이트(B)는 액세스 트랜지스터(Q4)에 접속되며, 콜렉터(C)는 콜렉터 전원 전위(Vccc)를 갖는 노드에 접속된다.
부하 소자(L1, L2)로서는, 제25도 에 도시된 고저항 소자(R1, R2)나, 제26도에 도시된 PMOS 트랜지스터(박막 트랜지스터)(Q5, Q6)를 사용할 수 있다. 이하에서는 부하 소자(L1, L2)로서 고저항 소자를 사용한 경우를 설명한다. 바이폴라 트랜지스터(BP1, BP2)의 콜렉터에 공급되는 콜렉터 전원 전위(Vccc)는 드라이버 트랜지스터(Q1, Q2) 및 액세스 트랜지스터(Q3, Q4)의 백 게이트 전위로 되어 있다. 이 백 게이트 전위(콜렉터 전원 전위(Vccc))는 드라이버 트랜지스터(Q1, Q2)의 소스 전위인 접지 전위(GND)로 되어 있다. 또한, 백게이트 전위(콜렉터 전원 전위(Vccc))를 접지 전위(GND)보다 낮은 전위(부)로 할 수도 있다. 드라이버 트랜지스터(Q1, Q2) 및 액세스 트랜지스터(Q3, Q4)는 NMOS 트랜지스터이다. 바이폴라 트랜지스터(BP1, BP2)는 PNP형이다.
제2도는 본 발명의 실시예 1 에 따른 SRAM의 메모리 셀에 대한 기입 동작을 설명하는 도면.이다. 또한, 제1도과 동일 부분에 대해서는 동일 참조 부호를 사용하며, 그에 대한 설명을 생략한다.
일반적으로, 메모리 셀은 이차원으로 배치되고, 메모리 어레이를 구성한다. 그리고, 큰 용량의 메모리를 실현한다. 제2도에서는, 설명의 편의상 2×2의 메모리 어레이를 구성하는 예를 도시하고 있다. 또한, 설명을 현실적으로 하기 위해서는, 전원 전위(Vcc)로서 2V를 가정한다. 그리고, 이와 같은 2V의 저 전원 전위(Vcc)를 사용한 경우의 기입 동작을 설명한다. 그러나, 실제로 전원 전위(Vcc)는 2V로 제한되지 않는다. 또, 콜렉터 전원 전위(Vccc)는 접지 전위(GND)로 가정한다.
행방향 및 열방향의 선택에 의해, 메모리 어레이내의 1개의 메모리 셀이 지정된다. 제2도를 참조하면, 메모리 셀(MC1, MC2)이 접속되는 워드 라인(WL1)은 선택 상태에 있다. 즉, 워드 라인(WL1)은 2V로 되어 있다. 메모리 셀(MC3, MC3)이 접속되는 워드 라인(WL2)은 비선택 상태에 있다. 즉 워드 라인(WL2)은 0V로 되어 있다. 이와 같이, 메모리 어레이의 행 선택은 워드 라인(WL1, WL2)에 의해 수행된다. 메모리 셀(MC1, MC2)이 접속되는 비트 라인 쌍(BL1, /BL1)은 비선택 상태에 있다. 이와 같이 비선택 열의 비트 라인에서, 비트 라인 쌍(BL1, /BL1)은 저전위 레벨로 된다. 제2도에서는 비트 라인 쌍(BL1, /BL1)은 0V이다. 메모리 셀(MC2, MC4)이 접속되는 비트 라인 쌍(BL2, /BL2)은 선택 상태에 있다. 기입 동작이 가정되고 있으므로, 이와 같이 선택 열의 비트 라인 쌍(BL2, /BL2)은 기입 데이터에 의해, "H" 레벨과 "L" 레벨로 구동된다. 제2도에서는 비트 라인(BL2)은 2V이고, 비트라인(/BL2)은 0V이다.
메모리 셀(MC1)에 대해 설명한다. 메모리 셀(MC1)에 접속되는 워드 라인(WL1)은 선택 상태이고, 메모리 셀(MC1)이 접속되는 비트 라인 쌍(BL1, /BL1)은 비선택 상태에 있다. 이 때, 액세스 트랜지스터(Q3, Q4)는 온으로 되어 있다. 이 때문에, 바이폴라 트랜지스터(BP1)의 베이스(B)는 액세스 트랜지스터(Q3)을 통해, 메모리 셀(MC1)의 기억 노드(N1)에 접속되고, 바이폴라 트랜지스터(BP2)의 베이스(B)는 액세스 트랜지스터(Q4)를 통해 기억 노드(N2)에 접속된다. 그러나, 바이폴라 트랜지스터(BP1, BP2)의 에미터(E) 및 콜렉터(C)는 접지 전위(GND), 즉, 0V 이다. 또한, 바이폴라 트랜지스터(BP1, BP2)의 베이스(B)의 전위는 콜렉터(C) 및 에미터(E)의 전위보다 높다. 이 때문에, 바이폴라 트랜지스터(BP1, BP2)는 비도통으로 된다. 따라서, 기억 노드(N1)에 기억된 "L" 레벨의 전위 및 기억 노드(N2)에 기억된 "H"레벨의 전위는 워드 라인(WL1)이 선택 상태로 되어 있다는 사실에 영향을 받지 않는다.
메모리 셀(MC3)에 대해 설명한다. 메모리 셀(MC3)이 접속되는 워드 라인(WL2)은 비선택 상태에 있고, 메모리 셀(MC3)이 접속되는 비트 라인 쌍(BL1, /BL1)은 비선택 상태에 있다. 이때, 액세스 트랜지스터(Q3, Q4)는 오프로 되어 있다. 따라서, 비선택 행 및 비선택 열에 있는 메모리 셀(MC3)의 데이터는 유지된다. 즉, 기억 노드(N1)의 "L" 레벨의 전위 및 기억 노드(N2)의 "H" 레벨의 전위는 그대로 유지된다. 또, 메모리 셀(MC1)에서 설명한 것과 동일하게, 바이폴라 트랜지스터(BP1, BP2)는 도통되지 않는다. 이 때문에, 과도한 전류는 흐르지 않는다.
메모리 셀(MC2)에 대해 설명한다. 메모리 셀(MC2)의 기억 노드(N1)에 기억된 "L" 레벨의 전위를 "H"레벨의 전위로, 기억 노드(N2)에 기억된 "H" 레벨의 전위를 "L" 레벨의 전위로 변환하는 경우에 대해 설명한다. 메모리 셀(MC2)이 접속되는 워드 라인(WL1) 및 비트 라인 쌍(BL2, /BL2)은 모두 선택 상태에 있다. 이 때, 액세스 트랜지스터(Q3, Q4)는 온이다. 또한, 비트 라인(BL2)은 고전위(2V)로 되어 있다. 이 때문에 바이폴라 트랜지스터(BP1)의 에미터(E)∼베이스(B)간의 PN 다이오드에 의해, 베이스(B)의 전위는 비트 라인(BL2)의 전위로부터 에미터(E)∼베이스(B)간의 전압(Vbe)을 저하시킨 값으로 된다. 이에 따라 바이폴라 트랜지스터(BP1)의 에미터(E)로부터, 콜렉터(C) 및 베이스(B)로 전류가 흐른다. 이때, 바이폴라 트랜지스터(BP1)의 베이스 전류와 콜렉터 전류의 전류비는 바이폴라 트랜지스터(BP1)의 전류 증폭율로부터 주어져서, 일반적으로 콜렉터 전류가 우세하게 된다.
바이폴라 트랜지스터(BP1)의 베이스 전류는 기억 노드(N1)로 흐르고, 기억 노드(N1)의 전위를 상승시킨다. 예를 들면, 비트 라인(BL2)의 전위가 2V이므로, 에미터(E)∼베이스(B)간의 전압(Vbe)을 0, 7V로 하면, 기억 노드(N1)의 전압은 1, 3V로 된다. 기억 노드(N1)의 전위가 드라이버 트랜지스터(Q2)의 문턱값 전압을 초과하면, 드라이버 트랜지스터(Q2)는 온된다. 이 때문에, 드라이버 트랜지스터(Q2)가 접속되는 기억 노드(N2)의 전위는 감소된다. 그리고, 저하된 전위를 갖는 기억 노드(N2)는 드라이버 트랜지스터(Q1)의 게이트에 접속되어 있으므로, 드라이버 트랜지스터(Q1)는 오프된다. 이 드라이버 트랜지스터(Q1)가 오프로 되면, 바이폴라 트랜지스터(BP1)의 베이스 전류가 차단되고, 콜렉터 전류도 차단된다. 따라서, 기입시에, 일시적으로 큰 전류가 바이폴라 트랜지스터(BP1)의 에미터(E)로부터 콜렉터(C)로 흐르나, 기입 후 곧바로 이 전류는 차단된다. 한편, 비트 라인(/BL2)은 저전위(0V)이고, 바이폴라 트랜지스터(BP2)는 온되지 않는다.
여기서, 메모리 셀(MC2)의 기입 동작에서 설명한 바와 같이, 기입시의 일시적인 큰 전류를 감소시키기 위해, 바이폴라 트랜지스터(BP1, BP2)의 콜렉터(C)에 직렬로 저항을 접속할 수 있다.
메모리 셀(MC4)에 대해 설명한다. 메모리 셀(MC4)접속되는 워드 라인(WL2)은 비선택 상태에 있고, 메모리 셀(MC4)이 접속되는 비트 라인 쌍(BL2, /BL2)은 선택 상태에 있다. 이 때, 액세스 트랜지스터(Q3, Q4)는 오프로 되어 있다. 이 때문에, 메모리 셀(MC4)에 기억된 데이터는 아무것에도 영향을 받지 않고, 그대로 유지된다. 즉, 기억 노드(N1)에는 "L" 레벨의 전위가, 기억 노드(N2)에는 "H"레벨의 전위가 그대로 유지된다. 한편, 고전위(2V)로 된 비트 라인(BL2)에 접속되는 바이폴라 트랜지스터(BP1)의 베이스 전류는 액세스 트랜지스터(Q3)가 오프이므로 차단되어 있다. 따라서, 바이폴라 트랜지스터(BP1)의 에미터(E)∼콜렉터(C)간의 전류가 차단된다.
제3도는 본 발명의 실시예 1에 따른 SRAM의 판독 동작을 설명하는 도면.이다. 또한, 제2도와 동일 부분에 대해서는 동일 참조부호를 사용하며, 그에 대한 설명을 생략한다. 비선택 열에 있는 메모리 셀(MC1, MC3)에 대해서는 제2도에서 설명한 기입 동작의 경우와 동일하므로, 설명을 생략하고, 선택 열에 있는 메모리 셀(MC2, MC4)에 대해 설명한다. 또한, 메모리 셀(MC2)으로부터 정보를 판독하게 된다. 판독 동작이 개시되기 전에는 비트 라인 (BL1, /BL1, BL2, /BL2)은 로우 레벨(0V)에 프리차지(precharge)되어 있다. 판독 동작이 개시되면, 선택 열의 비트 라인 (BL2, /BL2)은 전류원(1, 3)에 의해 하이 레벨로 풀업(pull up)된다. 선택 열의 비트 라인 (BL2, /BL2)이 전류원(1, 3)에 의해 하이 레벨로 풀업된 후, 선택행에 있는 워드라인(WL1)이 활성화된다. 즉, 워드 라인(WL1)에 2V의 전압이 인가된다.
메모리 셀(MC2)에 대해 설명한다. 메모리 셀(MC2)에 접속되는 워드 라인(WL1) 및 비트 라인 쌍(BL2, /BL2)은 모두 선택 상태에 있다. 이 때, 액세스 트랜지스터(Q3, Q4)는 온 되어 있다. 또한, 메모리 셀(MC2)의 기억 노드(N1)에는 "L" 레벨의 전위가, 기억 노드(N2)에는 "H" 레벨의 전위가 기억되어 있다고 한다.
이와 같은 메모리 셀(MC2)에 기억된 데이터를 판독하는 경우에는, 정전류원(1, 3)으로부터 비트 라인 쌍(BL2, /BL2)으로 적당한 크기의 전류가 유입된다. 이 전류중 바이폴라 트랜지스터(BP1, BP2)의 전류 증폭율로부터 결정되는 전류가 베이트(B)를 통해 메모리 셀(MC2)에 흐르게 되다. 따라서, 전류원(1, 3)은 메모리 셀(MC2)의 데이터를 파괴하지 않도록 하는 전류값으로 설정될 필요가 있다. 제3도에서는, 200㎂의 전류원(1, 3)을 사용하고 있다. 이 전류중 10%의 20㎂가 메모리 셀(MC2)에 유입되는 것으로 가정된다. 드라이버 트랜지스터(Q1)는 온으로 되어 있으며, 드라이버 트랜지스터(Q2)는 오프로 되어 있다. 이 때문에, 온으로 되어 있는 드라이버 트랜지스터(Q1)에 접속되는 바이폴라 트랜지스터(BP1)에는 베이스 전류가 흐른다. 따라서, 바이폴라 트랜지스터(BP1)가 온이고, 전류원(1)으로부터의 전류가 메모리 셀(MC2)에 유입된다. 이 때문에, 비트 라인(BL2)의 전위는 하강한다. 한편, 바이폴라 트랜지스터(BP2)는 온으로 되어 있지 않으므로, 비트 라인(/BL2)의 전위가 상승한다. 따라서, 비트 라인 쌍(BL2, /BL2)에 전위차가 발생한다. 차동 증폭기(5)에 의해, 이 전위차를 감지하고 증폭함으로써 메모리 셀(MC2)의 데이터를 판독할 수 있다.
이와 같이, 비트 라인 쌍(BL2, /BL2)의 전위차는 바이폴라 트랜지스터(BP1)에 흐르는 전류(에미터 전류)에 의해 발생된다. 이 전류는 메모리 셀(MC2)의 기억 노드(N1)로 베이스(B)를 거쳐 유입되는 전류(베이스 전류)보다 상당히 크게 된다. 즉, 바이폴라 트랜지스터(BP1)의 콜렉터 전류는 기억 노드(N1)에 유입되는 베이스 전류실 상당히 크게 된다. 즉, 바이폴라 트랜지스터(BP1)에 의해, 접지로 흐르는 전류가 증폭된다. 이에 따라, 제25도 및 제26도의 메모리 셀을 사용한 종래 SRAM에 있어서의 판독 동작의 경우보다도, 비트 라인(BL2)의 전위 변화가 크게 된다. 따라서, 실시예 1에 따른 SRAM에서는 고속 판독 동작이 가능하다.
메모리 셀(MC4)에 대해 설명한다. 메모리 셀(MC4)이 접속되는 워드 라인(WL2)은 비선택 상태에 있으며, 메모리 셀(MC4)이 접속되는 비트 라인 쌍(BL2, /BL2)은 선택 상태에 있다. 이때, 액세스 트랜지스터(Q3, Q4)는 오프이다. 이 때문에, 바이폴라 트랜지스터(BP1, BP2)에 전류가 흐르지 않는다. 따라서, 메모리 셀(MC4)에 기억된 데이터가 그대로 유지되고, 메모리 셀(MC2)의 데이터의 판독 동작에는 영향을 주지 않는다.
이상과 같이, 실시예 1에 따른 SRAM에서는, 그 메모리 셀의 액세스 트랜지스터(Q3, Q4)와 비트 라인 쌍(BL, /BL)과의 사이에 바이폴라 트랜지스터(BP1, BP2)가 제공된다. 이 때문에, 기입 동작 이외의 동작에서는, 액세스 트랜지스터(Q3, Q4)를 통해 메모리 셀의 기억 노드(N1, N2)에 다량의 전류가 유입되지 않는다. 또한, 기입 동작에서도 기입의 대상이 되는 메모리 셀이외의 메모리 셀의 기억 노드(N1, N2)에 액세스 트랜지스터(Q3, Q4)를 통해 다량의 전류가 유입되지 않는다.
이것은 메모리 셀의 인버터 이득을 높게 한 것이다. 즉, 메모리 셀의 눈(스태틱 노이즈 마진)이 확대된다. 따라서, 제25도 및 제26도의 메모리 셀을 사용하는 종래 SRAM에서는 (Wd/Ld)를 (Wa/La)의 약 3배 이상으로 하는 것에 의해, 메모리 셀의 인버터 이득을 높게 하고 있으나, 실시예 1에 따른 SRAM에서는 이와 같은 제약이 없다. 또한, 작은 구동 능력(Wd가 작은)의 드라이버 트랜지스터(Q1, Q2)가 사용되는 경우에도, 바이폴라 트랜지스터에 의해 접지로 흐르는 전류를 증폭시킬 수 있다. 이에 따라, 제1도의 드라이버 트랜지스터(Q1, Q2)의 채널 폭을 Wd로 하고, 채널 길이를 Ld로 하며, 액세스 트랜지스터(Q3, Q4)의 채널 폭을 Wa로 하고, 채널 길이를 La로 하면, 드라이버 트랜지스터(Q1, Q2)의 채널 폭(Wd)을 축소시킬 수 있다. 즉, (Wd/Ld)/(Wa/La)를 대략 1 또는 1보다 작게 할 수 있다. 이와 같이 실시예 1에 따른 SRAM에서는, 메모리 셀의 면적을 축소시킬 수 있다.
제4도는, 제1도의 메모리 셀에서, 드라이버 트랜지스터(Q1, Q2) 및 액세스 트랜지스터(Q3, Q4)의 게이트(제1폴리실리콘)까지를 도시한 평면도이다.
제4도를 참조하면, 제1도의 메모리 셀에서는, 활성층(9a, 9b)이 실리콘 기판이 도시되지 않는 주 표면에 형성된다. 활성층(9a, 9b)의 윗층에 도시되지 않은 절연층을 거쳐서, 제1 폴리실리콘(7a, 7b, 7c, 7d)이 형성된다. 제1폴리 실리콘(7c)과 활성층(9a)은 제1 매입 접촉부(11a)에 의해 접속된다. 제1 매입 접촉부(11a)는 활성층(9a)과 제1폴리 실리콘(7c)과의 사이에 형성되는 절연층(게이트 산화막)에 구멍을 뚫어 형성된다. 이와 마찬가지로, 제1 폴리실리콘(7d)과 활성층(9b)은 제1 매입 접촉부(11b)에 의해 접속된다.
제1폴리실리콘(7a)을 게이트로 해서, 활성층(9a)을 소스 및 드레인으로 하여, 액세스 트랜지스터(Q4)를 구성한다. 제1폴리실리콘(7c)을 게이트로 하고, 활성층(9b)을 소스 및 드레인으로 해서 드라이버 트랜지스터(Q1)를 구성한다. 제1 폴리실리콘(7d)을 게이트로 하고, 활성층(9a)을 소스 및 드레인으로 해서 드라이버 트랜지스터(Q2)를 구성한다. 제1 폴리실리콘(7b)을 게이트로 하고, 활성층(9b)을 소스 및 드레인으로 해서 액세스 트랜지스터(Q3)를 구성한다.
제5도는 제1도의 메모리 셀의 부하 소자(고저항 소자)(L1, L2)까지를 도시한 평면도이다. 또한, 제4도와 동일 부분에 대해 동일 참조부호를 붙여서 그 설명을 생략한다.
제2 폴리실리콘(15, 15a, 15b)은 제1 폴리실리콘(7a∼7d)의 위층에, 도시되지 않은 절연층을 거쳐서 형성된다. 제2 폴리실리콘(15)과 활성층(9b)(제4도)은 제2 매입 접촉부(13c)에 의해 접속된다. 제2 폴리실리콘(15)과 활성층(9a)(제4도)은 제2 매입 접촉부(13d)에 의해 접속된다. 제2 폴리실리콘(15a)과 활성층(9a)(제4도)은 제2 매입 접촉부(13a)에 의해 접속된다. 제2 폴리실리콘(15b)과 활성층(9b)(제4도)은 제2 매입 접촉부(13b)에 의해 접속된다. 제2 폴리실리콘(15, 15a, 15b)의 위층에, 제3 폴리실리콘(17b, 17a)이 형성된다. 제2 폴리 실리콘(17b)과 제1 폴리실리콘(7c)은 제1 접촉 구멍(18a)에 의해 접속된다. 제3 폴리실리콘(17a)과 제1 폴리실리콘(7d)은 제1 접촉 구멍(18b)에 의해 접속된다.
제6도는 제1도의 메모리 셀에 접속되는 비트 라인(BL, /BL)까지를 도시하는 평면도이다. 또한, 제5도와 동일 부분에 대해 동일 참조 부호를 사용하며, 그에 대한 설명은 생략한다.
패턴(21)을 마스크로하여, 제3 폴리실리콘(17a, 17b)에 이온 주입이 수행된다. 이에 따라, 제3 폴리실리콘(17a, 17b)중 패턴(21)과 겹쳐 있지 않은 부분은 저항값이 내려가고, 배선, 특히 전원 전위를 공급하는 배선에 사용된다. 제3 폴리실리콘(17a, 17b)중 패턴(21)과 겹쳐 있는 부분은 고저항의 폴리실리콘이 되고, 메모리 셀의 부하 소자(L1, L2)로서 사용된다. 제3 폴리실리콘(17a, 17b)의 위층에, 도시되지 않은 절연층을 거쳐서, 금속 배선(23a, 23b)이 형성된다. 금속 배선(23a)과 제2 폴리실리콘(15b)(제5도)은 제2 접촉 구멍(19a)에 의해 접속된다. 금속 배선(23b)과 제2 폴리실리콘(15a)은 제2 접촉 구멍(19b)에 의해 접속된다. 금속 배선(23a)은 비트 라인(BL)(제1도)으로서 사용되고, 금속 배선(23b)은 비트 라인(/BL)(제1도)으로서 사용된다.
제7도는 제6도의 AA'선 및 BB'선에 따른 단면도이다. AA'선에 따른 단면도는 메모리 셀의 중심을 축으로 해서 BB'선에 따른 단면도를 180° 회전시킨 것과 동일하다. 즉, AA'선에 따른 단면도와 BB'선에 따른 단면도는 메모리 셀의 중심을 축으로 해서, 180°회전의 회전 대칭이다. 따라서, 이하에서는, BB'선에 따른 단면도에 의해 설명한다. 또한, 제4도∼제6도과 동일 부분에 대해서는, 동일 참조 부호를 사용하며, 그에 대한 설명을 생략한다.
제7도를 참조하면, 실리콘 기판(25)의 주 표면에 필드 산화막(27)이 형성된다. 필드 산화막(27)이 형성되지 않은 실리콘 기판의 주 표면이, 활성층(활성 영역)으로 된다. 실리콘 기판(25)의 활성층(활성 영역)에, 액세스 트랜지스터(Q4)의 한쪽 소스/드레인 영역(9a1) 및 다른쪽 소스/드레인 영역(9a2)이 형성된다.
액세스 트랜지스터(Q4)의 한쪽 소스/드레인 영역(9a1)과 다른쪽 소스/드레인 영역(9a2)사이의 활성층의 위층에, 도시되지 않은 절연층(게이트 산화막)을 거쳐서, 제1 폴리실리콘(7a)(액세스 트랜지스터(Q4)의 게이트)가 형성된다. 그리고, 제2 폴리실리콘(7a)(게이트) 바로 밑의 활성층은 액세스 트랜지스터(Q4)의 채널 영역으로 되어 있다.
액세스 트랜지스터(Q4)의 한쪽 소스/드레인 영역(9a1)에는 바이폴라 트랜지스터(BP2)의 에미터(9a4)가 형성된다. 또한, 액세스 트랜지스터(Q4)의 한쪽 소스/드레인 영역(9a1)은 바이폴라 트랜지스터(BP2)의 베이스로서도 가능하다. 즉, 영역(9a1)은 액세스 트랜지스터(Q4)의 한쪽 소스/드레인이고, 바이폴라 트랜지스터(BP2)의 베이스이기도 하다. 실리콘 기판(25)은 바이폴라 트랜지스터(BP2)의 콜렉터(C)로서 사용된다. 즉, 드라이버 트랜지스터(Q1, Q2) 및 액세스 트랜지스터(Q3, Q4)의 백 게이트 단자가 바이폴라 트랜지스터(BP2)의 콜렉터(C)로 되어 있다.
실리콘 기판(25)의 활성층에는 불순물 영역(9a3)이 형성된다. 불순물 영역(9a3)의 위층에는, 도시되지 않은 절연층을 거쳐서 제1폴리실리콘(7c)이 형성된다. 제1 폴리실리콘(7c)과 불순물 영역(9a3)은 도시되지 않은 절연층(게이트 산화막)의 구멍을 통해 접속된다. 즉 불순물 영역(9a3)과 제1 폴리실리콘(7c)은 제1 매입 접촉부(11a)(제4도)에 의해 접속된다. 또한, 영역(9a1∼9a4) 및 액세스 트랜지스터(Q4)의 채널 영역은 제4도의 활성층(9a)의 일부이다. 제1 폴리실리콘(7c)은 드라이버 트랜지스터(Q1)의 게이트로서 사용된다. 제1 폴리실리콘(7c) 밑의 실리콘 기판(25)의 활성층(불순물 영역(9a3)이 형성되지 않은 부분)은 드라이버 트랜지스터(Q1)의 채널 영역으로 되어 있다. 필드 산화막(27)의 위층에 제1 폴리실리콘(7b)이 형성된다. 이 때문에, 이 제1 폴리실리콘(7b)은 배선으로 되어 있다.
제1 폴리실리콘(7a∼7c)의 위층에, 도시되지 않은 절연층을 거쳐서, 제2 폴리실리콘(15, 15a, 15b)이 형성된다. 제2 폴리실리콘(15a)과 바이폴라 트랜지스터(BP2)의 에미터 영역(9a4)은 제2 매입 접촉부(13a)에 의해 접속된다. 제2 폴리실리콘(15, 15a, 15b)의 위층에는 도시되지 않은 절연층을 거쳐서, 제3 폴리실리콘(17a, 17b1, 17b2, 17b3)이 형성된다. 제3 폴리실리콘(17b1)과 제1폴리실리콘(7c)은 제1 접촉 구멍(18a)에 의해 접속된다. 제3 폴리실리콘(17b2)은 제6도의 제3 폴리실리콘(17b)중 패턴(21)과 겹쳐 있는 부분에 대응하고, 고정항의 즉, 제3폴리실리콘(17b2)은 부하 소자(L2)이다. 제3 폴리실리콘(17b1, 17b3)은 제6도의 제3 폴리실리콘(17b)중 패턴(21)과 겹쳐 있지 않은 부분이고, 저저항 부분이다. 제3 폴리실리콘(17a, 17b1∼17b3)의 위층에는, 도시되지 않은 절연층을 거쳐서, 금속 배선(23a)이 형성된다. 금속 배선(23a)과 제2 폴리실리콘(15b)은 제2 접촉 구멍(19a)에 의해 접속된다. 금속 배선(23a)은 비트 라인(BL)(제1도)으로서 사용된다.
상술한 바와 같이, 실시예 1에 따른 SRAM 에서는 바이폴라 트랜지스터(BP1, BP2)를 제공함에 따라, 메모리 셀의 인버터 이득이 높게 되어(메모리 셀의 눈이 확대되어), (Wd/Ld)/(Wa/La)를 거의 1 또는 1보다 작게 할 수 있다. 제4도로부터 알 수 있는 바와 같이, (Wd/Ld)/(Wa/La)는 거의 1이다.
또한, 바이폴라 트랜지스터(BP2)(BP1)의 에미터(E)는 액세스 트랜지스터(Q4)((Q3))의 한쪽 소스/드레인 영역(9a1)중 하나에 형성되고, 베이스(B)로서는 액세스 트랜지스터(Q4)((Q3))의 한쪽 소스/드레인 영역(9a1)을 사용하고, 콜렉터(C)로서는 드라이버 트랜지스터(Q1, Q2) 및 액세스 트랜지스터(Q3, Q4)의 백 게이트 단자(실리콘 기판(25))를 사용하고 있다. 이 때문에, 바이폴라 트랜지스터(BP1, BP2)를 제공함에 따라, 면적은 거의 증가되지 않는다. 또한, 드라이버 트랜지스터(Q1, Q2) 및 액세스 트랜지스터(Q3, Q4)의 위층에 부하 소자(L1, L2)가 제공된다.
이상과 같이, 실시예 1에 따른 SRAM 에서는, 바이폴라 트랜지스터(BP1, BP2)가 제공됨에 따라, 메모리 셀의 인버터 이득이 크게 되므로(메모리 셀의 눈이 확대되므로) 메모리 셀의 면적이 축소될 수 있다.
또한, 실시예 1에 따른 SRAM에서는, 상술한 바와 같이 저 전원 전위(2V)이라도, 바이폴라 트랜지스터(BP1, BP2)가 제공됨에 따라, 메모리 셀의 인버터 이득이 크게 될 수 있다(메모리 셀의 눈이 확대될 수 있다). 이와 같이, 실시예 1에 따른 SRAM에서는, 종래와 같이 부하 소자인 PMOS 트랜지스터가 실리콘 기판의 주 표면에 형성됨에 따라, 저 전원 전위시에서의 메모리 셀의 눈이 확대되어 있지 않다. 따라서, 실시예 1에 따른 SRAM에서는, 저 전원 전위를 사용하는 경우에 있어서, 래치 업 또는 메모리 셀의 면적 증가는 야기되지 않는다.
또, 실시예 1에 따른 SRAM에서는, "L" 레벨의 데이터를 기억하고 있는 기억 노드에 접속된 드라이버 트랜지스터에 의해 접지로 끌려지는 전류가 바이폴라 트랜지스터에 의해 증폭된다. 이 때문에, 비트 라인을 증폭시킬 필요가 있는 시간이 짧게 되어, 고속 판독이 가능하게 된다. 또한, 실시예 1에 따른 SRAM에서는, 동작시에 선택 행과 선택 열의 교차점의 메모리 셀을 통해서만 전류가 흐르므로, 동작 전류가 작다.
[실시예 2]
실시예 2에 따른 SRAM 메모리 셀은 실시예 1에 따른 SRAM 메모리 셀과 동일하다. 즉, 실시예 2에 따른 SRAM 메모리 셀의 회로도, 평면도 및 단면도는 실시예 1에 따른 SRAM 메모리 셀의 회로도, 평면도 및 단면도와 동일하다. 이하, 실시예 1에 따른 SRAM과의 상이점을 중심으로 설명한다.
실시예 2에 따른 SRAM 메모리 셀은, 제1도를 참조하면, 액세스 트랜지스터(Q3, Q4)의 문턱값 전압의 절대값을 드라이버 트랜지스터(Q1, Q2)의 문턱값 전압의 절대값보다 작게 설정한다. 이와 같이 해서, 메모리 셀의 눈이 확대될 수 있다.
이하 상세히 설명한다.
제8도은 실시예 2에 따른 SRAM의 판독 동작 상태의 메모리 셀의 전송 특성을 도시하는 도면.이다. 종축은 기억 노드(N1)(제1도)의 전위를 표시하고, 횡축은 기억 노드(N2)(제1도)의 전위를 표시하고 있다. 화살표 D로 표시된 파선은 기억노드(N1)의 전위와 기억 노드(N2)의 전위가 같은 경우, 기억 노드(N1)의 전위와 기억 노드(N2)의 전위와의 관계를 표시하고 있다. 실시예 2에 따른 SRAM의 전원전위(Vcc)로서는 2V를 사용하고 있다. 즉, 저 전원 전위를 사용하고 있다.
제8도를 참조하면, 화살표 E로 표시한 바와 같이, 전송 특성의 하이 레벨은 워드 라인(WL)의 전압을 V(WL)로 하고, 액세스 트랜지스터(Q3, Q4)의 문턱값 전압을 Vtha로 하며, 비트 라인 쌍(BL, /BL)의 전압을 V(BL)로 하고, 바이폴라 트랜지스터(BP1, BP2)의 베이스(B)∼에미터(E)간의 전압을 V(be)로 하면, 이하와 같이 해서 결정된다. 즉, [V(WL)-Vtha]와, [V(BL)∼Vbe]에서, 작은 쪽이, 전송 특성의 하이 레벨(화살표 E)로 된다. 여기에서, 바이폴라 트랜지스터(BP1, BP2)의 베이스(B)∼에미터(E)간의 전압(Vbe)는 PN 접합인 베이스·에미터를 형성하는 불순물 농도로 결정되고, 일반적으로 0, 4V∼0, 8V 정도의 값이다. 또한, 선택 상태에 있는 워드 라인의 전압과 선택 상태에 있는 비트 라인의 전압을 모두 전원 전위(Vcc)(2V)로 한다. 이와 같은 경우에는, 액세스 트랜지스터(Q3, Q4)의 문턱값 전압(Vtha)을 바이폴라 트랜지스터(BP1, BP2)의 베이스(B)∼에미터(E)간의 전압(Vbe)보다 작은 전압으로 설정한다. 즉, 액세스 트랜지스터(Q3, Q4)의 문턱값 전압(Vtha)을 드라이버 트랜지스터(Q1, Q2)의 문턱값 전압(Vthd)보다 작은 전압으로 설정한다. 이와 같이 해서, 전송 특성의 하이 레벨(화살표 E)을 V(BL)∼Vbe에 의해 결정할 수 있고, 그 결과로서 전송 특성의 하이 레벨이 높게 될 수 있다. 여기에서, Vbe와 Vthd는 거의 동일하고, Vthd = Vtha로 되도록 메모리 셀을 제공한 경우에도, 백 게이트 효과에 의해 Vthd < Vtha 인 것처럼 보일 수 있다. 한편, 바이폴라 트랜지스터(BP1, BP2)가 제공되므로, 화살표 C로 표시된 바와 같이, 메모리 셀의 인버터 이득이 높게 될 수 있다.
이상과 같이, 실시예 2에 따른 SRAM에서는, 이득을 높게 할 수 있음과 더불어(화살표 C), 전송 특성의 하이 레벨도 높게 할 수 있다(화살표 E). 따라서, 실시예 2에 따른 SRAM에서는, 실시예 1에 따른 SRAM보다도 더 메모리 셀의 눈을 확대시키고, 데이터 유지 안정화를 증대시킬 수 있다. 따라서, 실시예 1에 따른 SRAM보다도 낮은 전원 전위에서 동작할 수 있다. 또한, 실시예 2에 따른 SRAM의 회로도, 평면도 및 단면도는 실시예 1에 따른 회로도, 평면도 및 단면도와 동일하므로, 실시예 2에 따른 SRAM은 실시예 1에 따른 SRAM과 동일한 효과를 갖는다.
또한, 비선택 상태에 있는 비트 라인의 전위는 저전위이다. 이 때문에, 바이폴라 트랜지스터(BP1, BP2)에 의해 메모리 셀의 기억 노드(N1, N2)로부터 비트 라인쌍(BL, /BL)으로의 전류는 차단된다. 따라서, 액세스 트랜지스터(Q3, Q4)의 문턱값 전압(Vtha)을 작게 하는 것에 의한 스탠바이 전류의 증가는 문제가 되지 않는다.
[실시예 3]
실시예 3에 따른 SRAM 메모리 셀은 그 단면을 제외하고, 실시예 1에 따른 SRAM 메모리 셀과 동일하다. 즉, 실시예 3에 따른 SRAM 메모리 셀의 회로도 및 평면도는 실시예 1에 따른 SRAM 메모리 셀의 회로도 및 평면도와 동일하다.
상이한 것은 단면도이다.
제9도는 실시예 3에 따른 SRAM 메모리 셀의 단면도이다. 제9도의 단면도는 제6도의 AA' 선 및 BB'선에 따른 단면도이다. 또한, 제7도과 동일 부분에 대해서는 동일 참조부호를 사용하며, 그에 관한 설명을 생략한다.
제9도를 참조하면, 실리콘 기판(25)의 내부에 고농도 불순물층(29)이 제공된다. 즉, 실리콘 기판(25)보다도 고농도므로, 고농도 불순물층(29)은 저저항층으로 되어 있다.
이와 같이, 실시예 3에 따른 SRAM에서는, 실리콘 기판(25)에 고농도 불순물층이 제공되므로, 메모리 어레이 전체에 균일적으로 콜렉터 전원 전위(Vccc)를 공급할 수 있다. 즉, 콜렉터 전원 전위(Vccc)를 공급하는 경우 거리의 영향을 작게 할 수 있다.
또한, 고농도 불순물층(29)의 깊이를 조정하는 것은 바이폴라 트랜지스터(BP1, BP2)(제1도a)의 콜렉터(C)에 직렬로 접속된 저항의 저항값을 조정하는 것에 대응한다. 즉, 고농도 불순물층(29)을 화살표 F로 표시된 방향으로 형성하면, 콜렉터(C)에 직렬로 접속된 저항의 저항값을 작게 하는 것에 대응한다. 한편, 화살표 G로 표시되는 방향으로 고농도 불순물층(29)을 형성한 경우에는, 콜렉터(C)에 직렬로 접속된 저항의 저항값이 증가된다.
이와 같이, 실시예 3에 따른 SRAM에서는, 고농도 불순물층(29)의 깊이를 조정하여, 바이폴라 트랜지스터(BP1, BP2)의 콜렉터(C)에 직렬로 접속된 저항의 저항값을 조정해서, 기입시에 에미터(E)로부터 콜렉터(C)에 일시적으로 흐르는 큰 전류를 제한할 수 있다.
또한, 실시예 3에 따른 SRAM의 메모리 셀은, 실시예 1에 따른 SRAM의 메모리 셀과 동일하다. 이 때문에, 실시예 3에 따른 SRAM은 실시예 1에 따른 SRAM과 동일한 효과를 갖는다.
또한, 실시예 3에 따른 SRAM에서도, 실시예 2에 따른 SRAM과 동일하게, 액세스 트랜지스터의 문턱값 전압의 절대값을 드라이버 트랜지스터의 문턱값 전압의 절대값보다 작게 설정할 수 있다.
[실시예 4]
실시예 4에 따른 SRAM 메모리 셀은 비트 라인과의 접속 방식을 제외하고, 실시예 1에 따른 SRAM 메모리 셀과 동일한 것이다. 즉, 실시예 4에 따른 SRAM의 회로도는 실시예 1에 따른 SRAM의 회로도와 마찬가지이다.
제10도은 실시예 4에 따른 SRAM 메모리 셀의 드라이버 트랜지스터(Q1, Q2) 및 액세스 트랜지스터(Q3, Q4)의 게이트도(제1도)까지를 도시하는 평면도이다. 제11도은 실시예 4에 따른 SRAM 메모리 셀의 부하 소자(L1, L2)(제1도)까지를 도시하는 평면도이다. 제12도는 실시예 4에 따른 SRAM 메모리 셀에 접속되는 비트 라인 쌍(BL, /BL)(제1도)까지를 도시하는 평면도이다. 또, 제4도, 제5도 및 제6도과 동일 부분에 대해서는 동일 참조부호를 사용하며, 그에 대한 설명을 생략한다.
제11도을 참조하면, 실시예 4에 따른 SRAM 메모리 셀에서는, 제5도와 같이, 제2 폴리실리콘(15a, 15b)이 형성되지 않는다. 제10도 및 제12도를 참조하면, 금속 배선(23a)과, 활성층(9a)은 제2 접촉구멍(19c)에 의해 접속된다. 또한, 금속 배선(23b)과 활성층(9b)은 제2 접촉 구멍(19d)에 의해 접속된다. 금속 배선(23a)은 비트 라인(/BL)으로서, 금속 배선(23b)은 비트 라인(BL)으로서 사용된다.
제13도은 제12도의 AA'선 및 BB'선에 따른 단면도이다. 또한, 제7도, 제10도∼제12도와 동일 부분에 대해서는 동일 참조부호를 사용하며, 그에 대한 설명은 생략한다. 여기에서, AA'선에 따른 단면도는 메모리 셀의 중심을 축으로 해서 BB'선에 따른 단면도를 180°회전한 것과 동일하다. 따라서, 이하에서는, BB'선에 따른 단면도에 대해 설명한다.
제13도을 참조하면, 금속 배선(23A)과, 바이폴라 트랜지스터(BP2)의 에미터(9a4)는 제2 접촉 구멍(19c)에 의해 접속된다. 또, 제4도∼제6도, 제7도에서는, 금속 배선과 바이폴라 트랜지스터의 에미터는 제2 폴리실리콘을 통해 접속된다.
이상과 같이, 실시예 4에 따른 SRAM과, 실시예 1에 따른 SRAM이 상이한 점은 금속 배선과 바이폴라 트랜지스터의 에미터(E)와의 접속 방식뿐이다. 따라서, 실시예 4에 따른 SRAM은 실시예 1에 따른 SRAM과 동일한 효과를 갖는다.
또한, 실시예 4에 따른 SRAM에서도, 제9도와 도일하게 실리콘 기판의 내부에 고농도 불순물층이 제공될 수 있다. 또, 실시예 4에 따른 SRAM에서도, 실시예 2에 따른 SRAM과 동일하게, 액세스 트랜지스터의 문턱값을 설정할 수 있다.
[실시예 5]
실시예 5에 따른 SRAM 메모리 셀(MC)은 실시예 1∼4에 따른 SRAM 메모리 셀과 동일한 것을 사용할 수 있다. 따라서, 실시예 5에 따른 SRAM은 실시예 1∼4에 따른 SRAM 메모리 셀과 동일한 효과를 갖는다.
제14도는 실시예 5에 따른 SRAM을 표시하는 도면.으로서, 주로, 그 주변 회로를 상세히 도시하는 회로도이다. 또한, "..."은 반복을 의미한다.
제14도를 참조하면, 실시예 5에 따른 SRAM은 메모리 어레이(35)를 포함한다. 메모리 어레이(35)는 다수의 메모리 셀(MC)을 2차원으로 배치한 것이다. 메모리 셀(MC)은 워드 라인(WL) 및 비트 라인 쌍(BL, /BL)에 접속되어 있다.
제14도를 참조하면, 실시예 5에 따른 SRAM의 주변 회로는 행 디코더(31), 열 디코더(33), 비트 라인 부하(37), 전송 게이트(39, 45), 부하 소자(41), 차동 증폭기(43), 기입 드라이버(47), 인버터(77, 79, 81, 83, 85) 및 버퍼(95)를 포함한다. 비트 라인 부하(37)는 PMOS 트랜지스터(49, 51)를 포함한다. 전송 게이트(39)는 PMOS 트랜지스터(53, 55) 및 NAND 회로(91)를 포함한다. 전송 게이트(45)는 PMOS 트랜지스터(67, 65), NMOS 트랜지스터(69, 71), 인버터(87) 및 NAND 회로(93)를 포함한다. 부하 소자(41)는 PMOS 트랜지스터(57, 59)를 포함한다. 차동 증폭기(43)는 PMOS 트랜지스터(61, 63), 인버터(89) 및 NMOS 트랜지스터(73, 75)를 포함한다. 기입 드라이버(47)는 버터(97, 99)를 포함한다.
행에 대응하는 어드레스 신호(AO∼Ak-1)는 행 디코더(31)에서 디코드된다. 그리고, 행 디코더(31)는 다수의 워드 라인(WL)중 1개를 선택한다. 한편, 열에 대응하는 어드레스 신호(Ak∼An-1)는 열 디코더(33)에서 디코드 된다. 그리고, 열 디코더(33)는 다수의 열중에서 1개의 열을 선택한다.
제15도는 제14도의 SRAM의 동작을 도시하는 타이밍도이다. 칩 셀렉트 신호(/CS), 어드레스 신호(Add), 기입 인에이블 신호(/WE), 입력 데이터(Din), 및 출력 데이터(Dout)는 SRAM과 외부와의 인터페이스 신호이다. 또한, 어드레스 신호(Add)는 제14도의 어드레스 신호(AO∼An-1)를 도시한다. 제15도를 참조하면, 제14도의 판독 신호선(RE), 기입 신호선(WR), 워드 라인(WL), 비트 라인 쌍(BL, /BL), 판독 기입 선쌍(RD, /RD), 출력 신호선(SO) 및 기입 데이터 선쌍(WD, /WD)과 동일 부호는 판독 신호선(RE), 기입 신호선(WR), 워드 라인(WL), 비트 라인 쌍(BL, /BL), 판독 데이터 선쌍(RD, /RD), 출력 신호선(SO) 및 기입 데이터 선쌍(WD, /WD)에 있어서의 전압(신호)을 표시한다. 또한, 제15도에서, 파선 부분은 부정 상태이고, 신호 파형이 없는 부분은 이하의 설명에 필요가 없으므로, 생략된 부분이다.
제14도 및 제15도를 참조하면, 실시예 5에 따른 SRAM의 기입 동작을 설명한다. 이하의 설명에서는, 제14도에 도시된 SRAM이 "L" 레벨의 칩 셀렉트 신호(/CS)에 의해 선택되고, 어드레스 신호(AO∼Ak-1)에 의해 제14도의 가장 위측에 위드 라인(WL)이 선택되고, 어드레스 신호(Ak∼An-1)에 의해 제14도의 가장 좌측의 열이 선택된 경우를 설명한다.
선택된 워드 라인(WL)은 "H"레벨로 되어 있다. "L" 레벨의 기입 인에이블 신호(/WE)가 인버터(79)에 입력된다. 이에 의해, 기입 신호선(WR)은 "H" 레벨의 전위로 된다. 따라서, NAND 회로(93)의 한 입력 노드에는 "H"레벨의 신호가 입력되게 된다 가장 좌측의 열이 선택된 경우를 가정하고 있으므로, 디코더(33)로부터, NAND 회로(95)에는 "H"레벨의 신호가 입력된다. 그리고, NAND 회로(93)는 "L" 레벨의 신호를 인버터(87) 및 PMOS 트랜지스터(65, 67)에 출력한다. 이에 의해, PMOS 트랜지스터(65, 67)는 온으로 된다. 인버터(87)로부터는 "H"레벨의 신호가 출력되므로, NMOS 트랜지스터(69, 71)는 온으로 되고, PMOS 트랜지스터(49, 51)는 오프로 된다.
이상으로부터, "L"레벨의 기입 인에이블 신호(/WE)가 입력된 경우에는, 비트 라인 쌍(BL, /BL)과 기입 데이터 선쌍(WD, /WD)은 전송 게이트(45)에 의해 접속되게 된다. 여기에서, 가장 좌측의 열이 선택되고, "L" 레벨의 기입 인에이블 신호(/WE)가 입력된 경우에는, NAND 회로(91)의 한 입력 노드에는 "L"레벨의 신호가 입력되고, 다른 입력 노드에는 "H"레벨의 신호가 입력된다. 이 때문에, NAND 회로(91)의 출력은 "H"레벨의 신호로 된다. 이에 의해, PMOS 트랜지스터(53, 55)는 오프된다.
한편, 입력 데이터(Din)는 인버터(81, 83)를 통해 기입 드라이버(47)의 버퍼(97)에 입력된다. 또한, 입력 데이터(Din)는 인버터(81)를 통해 기입 드라이버(47)의 버퍼(99)에 입력된다. 그리고, 기입 드라이버(47)는 입력 데이터(Din)에 따라, 기입 데이터 선쌍(WD, /WD)에 전압을 인가한다. 여기에서, 기입 인에이블 신호(/WE)는 "L"레벨에 있고 가장 좌측의 열이 선택되므로, 비트 라인 쌍(BL, /BL)과 기입 데이터 선쌍(WD, /WD)이 접속된다. 따라서, 비트 라인 쌍(BL, /BL)에도 입력 데이터(Din)에 따라 전압이 공급되게 된다. 상술한 내용으로부터, 메모리 셀(MC)에 입력 데이터(Din)가 기입되게 된다.
판독 동작에 대해 설명한다. 이 경우에도, 기입 동작과 동일하게 제14도의 SRAM이 "L"레벨의 칩 셀렉트 신호(/CS)에 의해 선택되고, 제14도의 가장 위측의 워드 라인(WL)이 선택되며, 제14도의 가장 좌측의 열이 선택된 경우가 가정된다.
선택된 워드 라인(WL)은 "H" 레벨로 되어 있다. "H"레벨의 기입 인에이블 신호(/WE)가 인버터(79)에 입력된다. 따라서, NAND 회로(91)의 한쪽 입력 노드에는 "H"레벨의 신호가 입력된다. 또한, 가장 좌측의 열이 선택되므로, 디코더(33)로부터는 NAND 회로(91)의 다른쪽 입력 노드에 "H"레벨의 신호가 입력된다. 따라서, NAND 회로(91)의 출력 신호는 "L"레벨이 된다. 이 때문에, PMOS 트랜지스터(53, 55)는 턴온 된다. 이것에 따라, 비트 라인 쌍(BL, /BL)과 판독 기입 선쌍(RD, /RD)이 접속되게 된다. 그리고, 비트 라인 쌍(BL, /BL)에는 부하 소자(41)로부터 전류가 유입되게 된다. 또, 이 부하 소자(41)는 정전류원이고, 예를 들면, 제3도의 정전류원(1, 3)에 대응하는 것이다. 비트 라인 쌍(BL, /BL)에 부하 소자(41)로부터의 전류가 유입되면, 실시예 1에서 설명한 것과 동일하게 메모리 셀(MC)로부터 비트 라인 쌍(BL, /BL) 및 판독 데이터 쌍(RD, /RD)으로 데이터가 판독된다. 즉, 비트 라인 쌍(BL, /BL) 및 판독 데이터선 쌍(RD, /RD)에 전위차가 생기게 된다. 이 판독 데이터 쌍(RD, /RD)의 전위차는 차동 증폭기(43)에 의해 증폭된다. 그리고, 메모리 셀(MC)로부터 판독된 데이터가 차동 증폭기(43)로부터 출력 신호선(SO) 및 버퍼(95)를 통해 출력 데이터(Dout)로서 출력된다.
여기에서, "H"레벨의 기입 인에이블 신호(/WE)가 입력되는 경우, NAND 회로(93)의 한 입력 노드에는 "L"레벨의 신호가 입력되게 된다. 따라서, NAND 회로(93)의 출력 신호는 "H"레벨이다. 이 때문에, 인버터(87)로부터의 출력 신호는 "L"레벨이고, PMOS 트랜지스터(51, 49)는 턴온된다. 이와 같이, 판독 동작에서는, 비트 라인 부하(51)가 구동된다. 이 비트 라인 쌍 부하(51)가 제공되므로, 비트 라인 쌍(BL, /BL)의 전압은 PMOS 트랜지스터(49, 51)의 문턱값 전압(Vthp)보다 상승하지는 않는다. 여기에서, PMOS 트랜지스터(49, 51)의 문턱값 전압(Vthp)을 메모리 셀(MC)의 바이폴라 트랜지스터(BP1, BP2)(제1도)의 온시의 에미터(E)∼베이스(B)간의 전압(Vbe)보다 크게 설정되어 있다. 이 때문에, 바이폴라 트랜지스터(BP1, BP2)(제1도)가 온된 경우의 비트라인 전압은 문턱값 전압(Vthp)보다 작게 된다. 또한, 판독 동작시에는, 상술한 바와 같이, NAND 회로(93)로부터의 출력 신호는 "H"레벨이고, 인버터(87)로부터의 출력 신호는 "L" 레벨이다. 이 때문에, NMOS 트랜지스터(69, 71) 및 PMOS 트랜지스터(65, 67)는 오프로 되어 있다.
[실시예 6]
제16도은 실시예 6에 따른 SRAM 메모리 셀의 세부사항을 도시하는 회로도이다. 또, 제1도과 동일 부분에 대해서는 동일 참조부호를 사용하며, 그에 대한 설명을 생략한다. 제16도을 참조하면, 실시예 6에 따른 SRAM메모리 셀은 드라이버 트랜지스터(Q1, Q2), 액세스 트랜지스터(Q3, Q4), 바이폴라 트랜지스터(SBP1, SBP2) 및 부하 소자(L1, L2)를 포함한다. 바이폴라 트랜지스터(SBP1)의 에미터(E)는 비트 라인(BL)에 접속되고, 베이스(B)는 액세스 트랜지스터(Q3)에 접속되며, 콜렉터(C)는 콜렉터 전원 전위(Vccc)가 인가되는 노드에 접속된다. 바이폴라 트랜지스터(SBP2)의 에미터(E)는 비트 라인(/BL)에 접속되고, 베이스(B)는 액세스 트랜지스터(Q4)에 접속되며, 콜렉터(C)는 콜렉터 전원 전위(Vccc)가 인가되는 노드에 접속된다. 여기에서, 콜렉터 전원 전위(Vccc)는 접지 전위(GND)로 되어 있다. 또한, 바이폴라(SBP1, SBP2)는 PNP형이다. 제16도의 메모리 셀과 제1도의 메모리 셀을 비교하면, 제16도의 메모리 셀의 바이폴라(SBP1, SBP2)의 구조와 제1도의 바이폴라 트랜지스터(BP1, BP2)의 구조가 상이한 점을 제외하고, 이들은 동일하다.
따라서, 이하에서는 제16도의 메모리 셀의 바이폴라 트랜지스터(SBP1, SBP2)를 중심으로 설명한다.
제17도은 본 발명의 실시예 6에 따른 SRAM의 기입 동작을 설명하는 회로도이다. 또한, 제2도 및 제16도과 동일 부분에 대해서는 동일 참조부호를 사용하며, 그에 대한 설명을 생략한다. 또, 실시예 1에 따른 SRAM과 실시예 6에 따른 SRAM은 메모리 셀의 바이폴라 트랜지스터의 구조에 있어 상이할 뿐이고, 실시예 6에 따른 SRAM의 기입 동작은 실시예 1에 따른 SRAM의 기입 동작과 동일하다. 제1도8은 실시예 6에 따른 SRAM의 판독 동작을 설명한 도면.이다. 또한, 제3도 및 제16도과 동일 부분에 대해서는 동일 참조부호를 사용하며, 그에 대한 설명을 생략한다. 또, 실시예 6에 따른 SRAM의 판독 동작은 실시예 1에 따른 SRAM의 판독 동작과 동일하다. 실시예 6에 따른 메모리 셀의 바이폴라 트랜지스터(Q1, Q2) 및 액세스 트랜지스터(Q3, Q4)의 게이트(제16도)까지를 도시하는 평면도는, 제10도에 도시된 평면도와 동일하다. 실시예 6에 따른 SRAM의 메모리 셀의 부하 소자(L1, L2)(제16도)까지를 도시하는 평면도는, 제11도에 도시된 평면도와 동일하다. 실시예6에 따른 SRAM의 메모리 셀에 접속되는 비트 라인 쌍(BL, /BL)(제16도)까지를 도시하는 평면도는, 제12도에 도시된 평면도와 동일하다.
제19도는 실시예 6인 제12도의 AA'선 및 BB'선에 따른 단면도이다. 또한, 제13도과 동일 부분에 대해서는 동일 참조부호를 사용하며, 그에 대한 설명을 생략한다. 여기에서, AA'선에 따른 단면도는 메모리 셀의 중심을 축으로 해서 BB'선에 따른 단면도를 180°회전한 것이다. 따라서, 이하에서는, BB'에 따른 단면도에 대해 설명한다.
제19도를 참조하면, 액세스 트랜지스터(Q4)의 한쪽 소스/드레인 영역(9a1)의 표면에, 바이폴라 트랜지스터(SBP2)의 에미터(600)가 형성된다. 이 에미터(600)는 이하에서 설명하는 실리사이드로 형성된다. 또한, 액세스 트랜지스터(Q4)의 한쪽 소스/드레인 영역(9a1)은 바이폴라 트랜지스터(SBP2)의 베이스로서 기능한다. 즉, 영역(9a1)은 액세스 트랜지스터(Q4)의 한 소스/드레인 영역이기도 하고, 바이폴라 트랜지스터(SBP2)의 베이스이기도 하다. 실리콘 기판(25)은 바이폴라 트랜지스터(SBP2)의 콜렉터(C)로서 사용된다. 즉, 드라이버 트랜지스터(Q1, Q2) 및 액세스 트랜지스터(Q3, Q4)의 백 게이트 단자가 바이폴라 트랜지스터(SBP2)의 콜렉터(C)로 되어 있다. 금속 배선(23a)과, 바이폴라 트랜지스터(SBP2)의 에미터(600)는 제2 접촉 구멍(19c)에 형성된 금속에 의해 접속된다. 이상과 같이, 바이폴라 트랜지스터(SBP2)는 접촉 구멍(19c)의 하측(금속 배선(23a)측을 상측, 실리콘 기판(25)측을 하측)에 , 종방향(실리콘 기판(25)의 주 표면에 수직방향)으로 형성된다.
다음으로, 바이폴라 트랜지스터(SBP1, SBP2)(제16도)의 제조 방법을 상세히 설명한다. 제20도∼제24도는 바이폴라 트랜지스터(SBP1, SBP2)의 제조 방법을 설명하는 도면.이다. 또한, 제19도와 동일 부분에 대해서는 동일 참조부호를 사용하며, 그에 대한 설명을 생략한다.
제20도을 참조하면, 실리콘 기판(25)의 주 표면에, 액세스 트랜지스터(Q4)의 한쪽 소스/드레인 영역(9a1) 및 다른쪽 소스/드레인 영역(9a2)을 형성하고, 실리콘 기판(25)의 위층에 게이트(제1 폴리실리콘)(7a)를 형성한다. 여기에서, 영역(9a1, 9a2)은 N+주입 영역이다. 또, 실리콘 기판(25)은 P형이다.
다음의 단계로서, 제21도을 참조하면, 실리콘 기판(25)의 주 표면위에, 절연층(601)을 형성한다. 이 절연층(601)은, 예를 들면, 산화막이다. 다음의 단계로서, 제22도를 참조하면, 접촉 구멍(19c)을 형성한다. 그리고, 절연층(601) 및 소스/드레인 영역(9a1)의 표면 위에, 금속(603)을 증착시킨다. 예를 들면, 금속(603)은 백금(Pt)이다. 다음의 단계로서, 제23도을 참조하면, 램프 어닐링(lamp annealing) 등으로 열처리를 수행하므로써, 금속(603)과 영역(9a1)을 형성하는 실리콘을 반응시켜, 바이폴라 트랜지스터(SBP2)의 에미터로 되는 실리사이드(600)를 형성한다. 여기에서, 증착된 금속(603)이 백금(Pt)인 경우, 백금 실리사이드(PtSi)가 형성된다. 또한, 영역(9a1)위의 금속(603)이 모두 실리사이드(600)로 되지는 않고, 영역(9a1)으로부터 분리된 부분은 실리사이드로 되지 않는 것도 있다. 다음의 단계로서, 제24도를 참조하면, 실리사이드화되지 않은 절연층(601)상의 금속(603)을 제거한다. 그리고, 금속 배선(비트 라인(/BL))(23a)을 형성한다.
예를 들면, 금속 배선(23a)은 알루미늄 배선이다. 금속 배선(23a)과 실리사이드(600)는 접촉 구멍(19c)에 형성된 금속에 의해 접속된다.
이상과 같이 해서, 실리사이드(600)를 에미터, 영역(9a1)을 베이스, 실리콘 기판(25)을 콜렉터로 한 바이폴라 트랜지스터(SBP2)가 제조된다. 또한, 바이폴라 트랜지스터(SBP1)의 제조에 대해서도 마찬가지이다.
여기에서, 바이폴라 트랜지스터(SBP2)의 에미터로서의 실리사이드(600)와, 바이폴라 트랜지스터(SBP2)의 베이스로서의 영역(9a1)간의 접합은 쇼트키 접합으로 되어 있다. 즉, 실리사이드(600)와 영역(9a1)의 경계면에는 접촉 전위차가 형성된다. 쇼트키 접합은 실리콘 기판내로의 불순물 확산에 의해 형성된 PN 접합에 비해서, 작은 순방향 전압에서 큰 전류를 흐르게 할 수 있다. 따라서, 쇼트키 접합을 갖는 바이폴라 트랜지스터는 실리콘(PN 접합)에 의해 형성되는 바이폴라 트랜지스터에 비해서, 작은 에미터∼베이스간의 전압에서 큰 전류를 흐르게 할 수 있다.
이상과 같이, 실시예 6에 따른 SRAM 메모리 셀과, 실시예 1, 4에 따른 SRAM 메모리 셀은 바이폴라 트랜지스터의 구조가 상이할 뿐이다. 이 때문에, 실시예 6에 따른 SRAM은 실시예 1, 4에 따른 SRAM과 동일한 효과를 갖는다. 또한, 실시예 6에 따른 SRAM 메모리 셀은 쇼트키 접합을 갖는 바이폴라 트랜지스터를 갖고 있다. 이 때문에, 실시예 6에 따른 SRAM 메모리 셀에서는, 작은 에미터∼베이스간의 전압에서 큰 에미터 전류가 흐를 수 있게 된다. 따라서, 실시예 6에 따른 SRAM에서는, 인가되는 전원 전위가 저전위인 경우에도, 오동작이 방지될 수 있다. 즉, 저 전원 전위에서 동작가능하다.
또한, 실시예 6에 따른 SRAM에서도, 제9도와 동일하게, 실리콘 기판 내부에 고농도 불순물층을 제공할 수도 있다. 또한, 실시예 6에 따른 SRAM에서도, 실시예 2에 따른 SRAM과 동일하게, 액세스 트랜지스터의 문턱값을 설정할 수 있다. 또한, 제14도의 메모리 셀(MC)로서, 제16도의 메모리 셀을 사용할 수 있다.
이상과 같은 본 발명의 제1 발명에 따른 스태틱형 반도체 기억 장치에서는, 바이폴라 트랜지스터가 제공됨에 따라, 이득이 높게 되고, 메모리 셀의 눈, 즉 스태틱 노이즈 마진이 크게 된다.
이 때문에, 본 발명의 제1 발명에 따른 스태틱형 반도체 기억 장치에서는, (Wd/Ld)/(Wa/La)를 거의 1 또는 1보다 작게 설정할 수 있어, 면적 축소를 도모할 수 있다. 또한, 면적 증대 및 래치 업을 수반하는 일 없이, 저 전원전위화를 실현할 수 있다. 즉, 넓은 전원 전위의 범위에서 동작가능하게 된다.
또, 본 발명의 제1발명에 따른 스태틱형 반도체 기억 장치에서는, 판독시에 접지로 유입되는 전류를 제1 또는 제2 바이폴라 트랜지스터에 의해 증폭시킬 수 있다. 이 때문에, 고속 판독이 가능하게 된다.
또한,본 발명의 제1발명에 따른 스태틱형 반도체 기억 장치에서는, 바람직하게는, 제1 및 제2 바이폴라 트랜지스터의 에미터와 베이스간의 접합은 쇼트키 접합이다. 이 때문에, 작은 베이스∼에미터간의 전압에서 큰 에미터 전류가 흐를 수 있으므로, 저 전원 전위에서의 동작이 가능하게 된다.
또, 본 발명의 제1발명에 따른 스태틱형 반도체 기억 장치에서는, 바람직하게는, 액세스 트랜지스터(제3, 제4 MOS 트랜지스터)의 문턱값 전압의 절대값은 드라이버 트랜지스터(제1, 제2 MOS 트랜지스터)의 문턱값 전압의 절대값보다 작다. 이 때문에, 메모리 셀의 눈을 더 크게 할 수 있고(스태틱 노이즈 마진을 더 크게 할 수 있고), 더 낮은 전원 전위를 사용할 수 있다.
또한, 본 발명의 제2 발명에 따른 반도체 장치에서는, 바이폴라 트랜지스터의 에미터∼ 베이스간의 접합은 쇼트키 접합이다. 이 때문에, 작은 베이스∼에미터간의 전압에서 큰 에미터 전류가 흐를 수 있으므로, 저 전원 전위에서의 동작이 가능하게 된다.
또, 본 발명의 제3 발명에 따른 바이폴라 트랜지스터의 제조 방법에서는, 에미터로 되어 있는 실리사이드와 베이스로 되어 있는 실리콘간의 접합은 쇼트키 접합으로 된다. 이 때문에 이 제조 방법에 의해 제조된 바이폴라 트랜지스터에서는, 작은 베이스∼에미터간의 전압에서 큰 에미터 전류가 흐를 수 있으므로, 저 전원 전위에서의 동작이 가능하게 된다.
Claims (1)
- 정보를 기억하는 메모리 셀(memory cell)을 구비한 반도체 기억 장치에 있어서, 상기 메모리 셀은, 제1 전원 전위를 갖는 노드와 제1 기억 노드 사이에 제공되는 제1 부하 수단과, 상기 제1 전원 전위를 갖는 노드와 제2 기억 노드 사이에 제공되는 제2 부하 수단과, 상기 제1 기억 노드와 제2 전원전위를 갖는 노드 사이에 제공되며, 게이트가 상기 제2 기억 노드에 접속되는 제1 MOS 트랜지스터와, 상기 제2 기억 노드와 상기 제2 전원전위를 갖는 노드 사이에 제공되며, 게이트가 상기 제1 기억 노드에 접속되는 제2 MOS 트랜지스터와, 비트 라인 쌍중 한쪽 비트 라인과 제3 전원 전위를 갖는 노드 사이에 제공되는 제1 바이폴라 트랜지스터와, 상기 비트 라인 쌍중 다른쪽 비트 라인과 상기 제3 전원 전위를 갖는 노드 사이에 제공되는 제2 바이폴라 트랜지스터와, 상기 제1 바이폴라 트랜지스터의 베이스와 상기 제1 기억 노드 사이에 제공되며, 게이트가 워드 라인에 접속되는 제3 MOS 트랜지스터와, 상기 제2 바이폴라 트랜지스터의 베이스와 상기 제2 기억 노드 사이에 제공되며, 게이트가 워드 라인에 접속되는 제4 MOS 트랜지스터를 포함하는 스태틱형 반도체 기억 장치(static semiconductor memory device).
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6348695A (ja) * | 1986-08-15 | 1988-03-01 | Nec Corp | 半導体メモリ |
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| US4839862A (en) * | 1986-08-15 | 1989-06-13 | Nec Corporation | Static random access memory having Bi-CMOS construction |
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Patent Citations (3)
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|---|---|---|---|---|
| JPS6348695A (ja) * | 1986-08-15 | 1988-03-01 | Nec Corp | 半導体メモリ |
| JPS6417364A (en) * | 1987-07-13 | 1989-01-20 | Mitsubishi Electric Corp | Electron beam device |
| JPH01196869A (ja) * | 1988-02-02 | 1989-08-08 | Fujitsu Ltd | バイポーラ型半導体装置 |
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