JPS6348695A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体メモリに関し、特にバイポーラトランジ
スタと相補型絶縁ゲートトランジスタを複合して構成し
た。すなわちＢｉ−ＣＭＯ８構成の半導体メモリに関す
る。

〔従来の技術〕

バイポーラトランジスタの両速性とＣＭＯＳトランジス
タの低消費電力および高集積密度との両方の利点を生か
して、Ｂｉ−ＣＭＯ８構成のスタティック型半導体メモ
！Ｊ　（Ｓ　ＲＡＭ　）が開発された（日経エレクトロ
ニクス１９８６年３月１０日号ｐｐ、１９９−２１７）
。このＢｉ−０ＭＯ８ＳＲＡＭは、アドレス人カバッフ
ァ、デコーダ・ドライバ。

センスアンプ、出力回路等をＢｉ−ＣＭＯ８構成とし、
メモリセルアレイ部を特にｎ−ＭＯ８構成とすることに
よシ、バイポーラメモリ並みの高速性とＣＭＯＳメモリ
並みの低消費電力および大記憶容量（高集積度）を得て
いる。

〔発明が解決しよりとする問題点〕

しかしながら、かかるＢｉ−ＣＭＯ８ＳＲＡＭでもその
高速読出し動作においてまだまだ不充分である。その原
因の大きな一つは、メモリセル内のＭＯＳトランジスタ
で共通データ線の電荷を放電していることである。すな
わち、上記Ｂ　ｉ　−ＣＭＯ３Ｓ　ＲＡ　Ｌｉでもそう
であるが、一般にＳ几Ａｋｉでは。

マトリックス状に配）ｌされた多数のメモリセルは複数
のセルブロックに分割され、各セルブロックの一対の出
力端子は一対の共通データ線にそれぞれ共通接続されて
いる。あるいは、全セルブロックのうち所足故ずつが複
数対の共通データ線の一つの対にそれぞれ共通液、続さ
れている。各セルブロックは複数９ワード線、一対のビ
ット線、一つのワード線と一対のど、ト線とに接続され
た複数のメモリセル、および一対のど、ト線と共通デー
タ線との間に接続されゲーｈｔてビット線選択信号を受
ける一対のど、ト線選択用ＭＯ８）ランジスタを有する
。したがって、共通データ線の電荷は選択されたメモリ
セル内のＭＯＳ）ランジスタによってビット線選択用Ｍ
Ｏ８）ランジスタラ介して放電される。記憶容量が増大
するほど、ビット線および共通データ線は長くなシ寄生
容量が増大する。一方、メモリセル内のＭＯＳ）ランジ
スタは記憶容量が増大するほど微細化され、また１源電
圧は変らないのでその電流能力は小さくなる。このため
、共通データ線の放電に時間を要することとなり、これ
がＢｉ−ＣＭＯ８ＳＲＡＭの読出し速度の向上を制限し
ている大きな原因の一つである。

高速読出し動作を制限している他の原因はビット線分割
、データ線分割の設計にある。すｉわち。

上記Ｂｉ−ＣＭＯ８ＳＲＡＭＴｒｉ、　Ｏのセン／（ア
ンプにつながる一対のデータ線に接続されたセルブロッ
クの数は各セルブロック内の一対のビット線間に接続き
れたメモリセルの数よシもかなり少ない。ビット線につ
ながるメモリセルの数が多いことはビット線の配線容量
を増大することを意味する。すなわち、かなシ大きなビ
ット線容量の電荷をメモリセル内の小きなＩＩｖ（ＯＳ
トランジスタで放電することになる。このため、選択さ
れたメモリセルによるビット線対の電位変化が非常にゆ
つくりと行なわれる。

以上の原因等により、上記Ｂｉ−ＣＭＯ８ＳＲＡＭはバ
イポーラＳＲＡＭに匹敵する読み出し速度が得られてい
ない。

本発明の目的は、バイポーラＳＲＡＭに匹敵するほど読
出し速度がさらに向上されたＢｉ−ＣへｆＯ８ＳＲＡＭ
を提供することにある。

〔問題点を解決するだめの手段〕

本発明による半導体メモリは、一対のデータ線。

このデータ線対に現われる電位変化を増１福するセンス
アンプ、およびデータ線対に接続された複数のセルブロ
ックを少なくとも備え、これらセルブロックの各々は、
複数のワード線、一対のビット線、夫々が一つのワード
線とビット線とに接続された複数のメモリセル、および
データ線の一方に一方のベースが他方に他方のベースが
それぞれ接続されコレクターエミッタ電流路が一対のデ
ータ線間に直列接続された一対のバイポーラトランジス
タを有すると共に、セルブロック数を各セルブロック内
のメモリセルの数よシも多くしだことを特徴とする。

このように１本発明による半導体メモリの特徴の一つは
、バイポーラトランジスタによって共通データ線対の一
方を放電することにある。バイポーラトランジスタは同
程度の大きさのＭＯＳトランジスタに比してかなり大き
な［流能力を有する。

したがって、データ線の放電時定数は非常に小さくな虱
読出し速度がさらに向上する。

本発明の他の特徴は、各セルブロック内のメモリセルの
数をセルブロックの数よりも少なくしたことにある。ビ
ット線の容量はかくして激減する。

ビット線がメモリセル内のＭＯＳトランジスタで放′１
されることは従来のメモリと変シないが、ビット線容量
が小さくなったため、ビ２．ト線対の電位変化ｒｉ極め
て短時間におこる。各セルプロ１．り内ツメモリセルの
数が少ないことは、セルプロ、。

りの数を多くしデータ線の容量を増大することになるが
、前述のとおりデータ線はミラ良能力が大きいバイポー
ラトランジスタで放電している。一方。

従来例ではデータ線の放′―もメモリセル内の小さなＭ
ＯＳ）ランジスタで放電している。したがって、データ
線の放電時定数は本発明による半導体メモリの方が小さ
くなる。

結局１本発明による半導体メモリでは、ビット線の放電
およびデータ線の放電が共に短時間で行なわれ、バイポ
ーラ５ｕＡｈｓに四散するデータ読出し速度が得られる
。

以下、本発明の芙施例について詳述するが、その前に本
発明の理解を容易とするために従来のＢｉ−０ＭＯ３Ｓ
ＲＡＭについて第３図を参照しながら説明しよう。なお
、説明の簡略化のためにメモリセルアレイ分であってし
かも一つのセンスアンプＫＩ’Ｎ係する部分だけを示す
。

〔従来技術の詳細な説明〕

第３図において、多数のメモリセルＳＩ　Ｃはマトリッ
クス状に配置されている。各メモリセルＭＣは、４つの
ＭＯＳトランジスタＱｓ乃至Ｑ４と２つの抵抗Ｒ１，Ｒ
，で構成されている。マ）　ＩＪワックス状メモリセル
八ＩＣは３２１固のセルプロ、ツク１乃至３２（て分割
されておシ、これらは一対の共通データ線ＤＬおよびＤ
Ｌｋて接続されている。データ線対Ｄ　Ｌ　、　Ｄ　Ｌ
ｒ１Ｂ　ｉ　−ＣＭＯ８構ｇ　（７）　センスアンプ５
０に接続さｎている。各セルブロックは１２８本のワー
ド線〜ＶＬ１乃至ＷＬ＋！ｓ−一対のビット線ＢＬおよ
びＢＬ、そして１２８個のメモリセルＭＣ１乃至ＭＣ１
２８を有する。各セルブロックはさらに一対の列選択用
ＭＯ８）ランジスタＱｓおよびＱ６１と９荷ＭＯ８）ラ
ンジスタＱ７．Ｑａ有する。

トランジスタＱｓｒｉ一方のビット鞭Ｂ［、と共通デー
タ線ＤＬとの間に、Ｑｓｄ他方のビット７９　Ｂ　Ｉ。

と共通データ線ＤＬとの間にそれぞれ接続され。

これらトランジスタＱｓ、Ｑａのゲートには列選択信号
Ｙ１が供給されている。

データ読出し動作において、行デコーダは行アドレス情
報に応答して所定の行選択信号Ｘを選択レベルにし、各
セルブロック１乃至３２の中にある一つのワード、ＩＷ
Ｌを付勢する。付勢されたワード線につながったメモリ
セルＭＣの転送ゲートトランジスタＱ、３．Ｑ４がかく
して２８通する。スタティック型メモリセルは、格納し
ているデータに応じてトランジスタＱ１およびＱ、の一
方が導通している。トランジスタＱ１が導通していると
すると、ピッ）、％ｌＢＬの容量Ｃａの電荷がこのトラ
ンジスタＱｌによって放電される。一方１列デコーダは
列アドレス情報に応答して所定の列選択信号Ｙを選択レ
ベルにし、所定のセルプロ、り内の一対のＭＯＳトラン
ジスタＱ、およびＱ６を導通させる。かくして、ピッ）
線Ｂ　Ｌと共通データ線ＤＬとが電気的に接続されるこ
とになり、データ線ＤＬの寄生容ｆｆ１ｃＤの電荷がト
ランジスタＱｓおよびＱ３を介して一ルＭ　Ｃ内のトラ
ンジスタＱ１によって放電される。センスアンプおよび
出力回路５０Ｉ／′ｉ一対のデータ線ＤＩ、およびＤＬ
間に生じた・１位差を増幅し出力データＤＯＵＴとして
出力する。

かかるＳＲＡＭでは、センスアンプ等の周辺回路ＶｉＢ
ｉ−ＣＭＯ８構成とされて高速動作を果たすと共に′成
力消費を低減させているが、メモリセルアレイ部は通常
のｎ−ＭＯＳ　　ＳＲＡＭと何ら変りなく、共通データ
線ＤＩ、（又はＤＬ）をメモリセル内の小さなトランジ
スタＱ１（又は（ｈ　）　で放電している。

しかも、セルブロックの数が３２Ｖ？一対し各セルプロ
９り内のメモリセルの数ｒｉ１２８と多く、ビット線Ｂ
Ｌ、ＢＬの容量ＣＢｒ１極めて大きくなる。

データ読出し動作は１選択されたメモリセルＭＣの格納
データに応じてビット線ＢＬ又ｒｉＢＬをまず放電させ
ることになるが、大きなビット線容量ＣＢのためにその
放電時間がかなり長くなる。そして、前述のとおシデー
タ線ＤＬ、ＤＬの容量ＣＤもメモリセル内の小さなＭＯ
Ｓトランジスタで放電しているため、データ線容Ｓｋ　
ＣＤがビット線容量ＣＢよりも小さいといっても、その
放電時間が長い。

コノように、Ｂｉ−ＣＭＯ８構成の周辺回路により同部
分の速度向上は計られてはいるが、メモリセルＭＣ１部
の膀出し速度は依然として低速のままであ乙。

また、記憶容量の増大は、各メモリセル内のトランジス
タのブイズを小さくしてぞの′亀流熊力を小きクシ、一
方、ビット線容量ＣＢおよびデータ線容量ＣＤを増大き
せることになる。したがって。

データ読出し速度の向上は制限される。

〔実施例〕

第１図に本発明の一実施例を示す。なお、第１図にはメ
モリセルアレイ部を重点的に示し、アドレス人力バッフ
ァ１行および列アドレスデコーダデータ入力回路％は省
略した。また、従来例との対比を明瞭にするために、メ
モリセルの全個数ヲ同じにしている。

本実施例においては、アレイ状の多数のメモリセルＭｃ
ｒｊ５１２個のセルプロ１．り１乃至５１２に分割きれ
、各でルブロックは一対のデータ線ＤＬ２よびＤＬＶζ
接伏されている。セルブロック１乃至５１２の夫々に、
８本のワードｒＷＪ　Ｗ　Ｌ　Ｉ乃至ＷＬ、、一対のピ
ッ）　ＩＪＪ　Ｂ　Ｌおよび１３Ｌ、それぞれが一つの
ワード線ＷＬとビット線対ＢＬ、ＢＬに衾伏された８個
のメモリセルＭ　Ｃ、そしてビット線ＢＬ、ＢＬの負荷
としてのＮチャンネルＭＯＳトランジスタＱｙ、ＱａＴ
ｈ有する。トランジスタＱ　ｔ　ｅＱａの代わ力に抵抗
を用いてもよい。各メモリセルＭｃ　ｒｔ　、フリヴブ
７０ツブ型式に接続されたＮチャンネルＭＯ８）ランジ
スタＱｔ　ｓＱｓ　＊　これらの負荷抵抗Ｒ１，Ｒ，、
および転送ゲート用のＮチャンネルＭＯ８）ランジスタ
Ｑ３．Ｑ４を有する。

抵抗Ｒ１，几の代わυにＰチャンネルＭＯ８）ランジス
タを用いてもよい。各セルブロックは１本発明によって
設けられた二４１１ＪのバイポーラＮＰＮトランジスタ
Ｑ　＋ｏ＊Ｑ　ＩｔとＮチャンネルＭＯ８）ランジスタ
Ｑ　ｔ　ｘをさらに有する。トランジスタＱ１゜。

Ｑｏのベースはピッ）線ＢＬ、ＢＬにそれぞれ接続され
、それらのエミッターコレクタ電流路は。

図示のようにコレクタがデータ線ＤＬ、ＤＬ側となるよ
うに、データ線対ＤＬおよびＷＬ間に直列接続されてい
る。トランジスタＱｘｏ、Ｑｔｔのエミッタ共通接続点
はトランジスタＱ１鵞を介して接地され、Ｑｌ、のゲー
トに列選択信号Ｙ１が供給されている。ＭＯＳトランジ
スタＱｔｔの代わシにバイポーラトランジスタを用いて
もよい。

第２図に抗み出し動作時のタイミングチャートを示す。

哨効な行アドレスデータの供給によシ。

図示しない行アドレスおよびデコーダは行選択信号Ｘ　
ｌを選択レベル（ハイレベル）にしてワード線Ｗ　Ｌ　
１を付勢する。ワード線ＷＬ！は寄生容量を有するが１
行アドレスバッファおよびデコーダがＢｉ−ＣＭＯ８本
考成であるため、ワード線Ｗ１の付勢は短期間で終了す
る。メモリセルＭＣ内のトランジスタＱ３およびＱ４が
これによって導通する。このメモリセルＮｉＣにはデー
タ１１′が書込まれているためにトランジスタＱ１およ
びＱ２がそれぞれ遮断および導通状態にあるとすると、
ビット線ＢＬの電位はトランジスタＱ４を介してトラン
ジスタＱ２により低下される。本実施例では各でルブロ
ックにおいて８個のメモリセルＮＩＣが一対のビット線
ＢＬ、ＢＩ、に接続されている。すなわち、ビット線Ｂ
Ｌ、ＢＬは短かくその容量ＣＢ’は非常に小さい。第３
図に示した従来例と比較すると、とノド鞠８量ＣＢ’は
単純計算で１／１６に減少されている。したが−て、ビ
、、、　ト線ＢＬＨメモリセルλ４Ｃ内のトランジスタ
Ｑ２によって放電されるが、その放電時定数は非常に小
さく、その結果、ビット線対ＢＬ、ＢＬの電位差は第２
図に示すごとく短時間のうちに生じる。

従来例でｌ−ｊ、１２８個ものメモリセルＭＣがビット
線ＢＬ、ＢＥ、に接続されているため、長いビット線を
必要としてその容ｊｔｃｎｒｉかなシ大きい。

その結果、ビット線ＢＬ、ＢＬの・電位差は第２ト）に
点線１０で示されるようにゆるやかに増大する。

ピッ）Ｎ間の所定の電位差を得るための時間が本実施例
とで大きく異なっている。

有効な列アドレスデータに応答し１列アドレスバッファ
およびデコーダ（図示せず）はセルブロック１に供給さ
れる列選択信号Ｙ１をハイレベルにしてトランジスタＱ
＋ｚを導通させる。列アドレスバッファお゛よびデコー
ダもＢｉ−ＣＭＯ８ｂＭ成であるため信号Ｙ１のハイレ
ベルへの変化は急速に行なわれる。しかも、前述のとお
シビッ）淳ＢＬ。

ＷＬ間の電位差増大が短時間に済むので、ハイレベルの
信号Ｙ１を供給するタイミングが早まる。

これに対し、第３図の従来例では、第２図の点線１０に
従ってビット線Ｂ　Ｌ　、　Ｂ　Ｌ間の厖位差が広がる
ので、ハイレベルの列選択信号Ｙｒｉ第２図に点線２０
で示されるように本実施例のものよりもかなシ遅れて印
加せざるを得な（ハ。

第１図に戻って、トランジスタＱ　＋　２はその導通に
よってバイポーラトランジスタＱｔｏ　ｒ　Ｑ＋＋　Ｋ
よる差動アンプの′１流源として働く。このとき、ピッ
）紳ＢＬのに位低下によってトランジスタＱ１゜。

Ｑｌｌのベース間にば゛電位差が生じている。したがっ
て、トランジスタＱ１゜が導通し共通データｇＡＤＬｌ
を放電する。本実施例では、各セルブロックｒｉ８個の
メモリセルＭ　Ｃを有するので、第３図の従来例と同じ
数のメモリセルを備えるには、５１２伽のセルブロック
を必要とする。したがって、データ線ＤＬ、ＤＬの容量
ＣＤ’は単純計算で従来例のものの１６倍となる。しか
しながら、データ線容量ＣＤ’の電荷を放電するのはバ
イポーラトランジスタでありメモリセル内の小さな〜１
０Ｓトランジスタではない。バイポーラトランジスタは
同程度の大きさのＭＯＳ）ランジスタよりもかなり犬き
な電流能力を有し、また、各セルブロックはバイポーラ
トランジスタを一対ずつ備えるので、その丈イズの制限
はメモリセルはどきびしくなく、比較的大きくできる。

ざらに、トランジスタＱ＋。

（又はＱｌｌ）による放電電流を屯流源としてのトラン
ジスタＱＩ！によって大きく設定できる。よって、デー
タ線容量ＣＤ’の増加による放電時定数の増大は生じず
、むしろバイポーラトランジスタＱ＋ｏ。

Ｑ　Ｉｔの働きによってデータ線容量ＣＤ’の放電時定
数は小さくなり、その結果、第２図に示すようにデータ
ＪＤＬも短時間で放′域される。

第３図に示して従来例では、本実施例に比してデータ線
容量ＣＤの値は小さいが、その電荷の放ｔｒｉメモリセ
ル内のＭＯＳトランジスタＱ１によりトランジスタＱ３
およびＱｓを介して行なわれる。ＭＯＳ　トランジスタ
の１流能力は同程度の大キサのバイポーラトランジスタ
に比してかなり小さく、しかも、トランジスタＱ、はメ
モリセルＭＣを構成するための大きさは非常に小さい。

さらに、データ線の放′ＩＩＣ経路に二つのＭＯＳ）ラ
ンジスタＱｓ、Ｑｓが介在することになシ、特にトラン
ジスタＱｓｒｔメモリセル内の素子であってそのサイズ
は小さい。このため、共通データ線ＤＬ１の放電時定数
にかなシ大きく、その結果、第２図に点線３０で示すよ
うにデータ、ＩＤＬｌの電位もゆるやかに低下する。記
憶容量が大きくなるほど。

トランジスタＱ＋、Ｑｓｒｉ微細化される。この結果、
共通データＤＬ１の放′厄時定数はますます犬きくなシ
、Ｂ１−ＣＮ１０８構成のメリットが制限される。

本発明では、バイポーラトランジスタＱ＋ｏ（Ｑ＋ｔ）
が対応する共通データ線ＤＬ、（ＤＬ、）を放電してい
るので、大記憶容Ｖｒ化による共通データ線ＤＬ　、Ｄ
Ｌの寄生容量の増大に対しても充分に対処できる。

共通データ線ＤＬ、ＤＬ、の電位差はＢｉ−ＣＭＯＳ構
成のセンスアンプおよび高力回路１で増幅され、その結
果、′１１の出力データＤＯＵＴが短時間で発生される
。すなわち、アドレスデータの供給時点から時間Ｔ１後
に出力データＤＯＵＴが発生される。本実施例によるＢ
ｉ−（ＪＩＯ８ＳＲＡ八■へデータ読出しのアクセスタ
イムはかくしてＴｌｌ１！−する。

アクセスタイムがこのように短いので、各選択信号Ｘｌ
＋”１のリセットおよびビット線ＢＬ、ＢＩ。

と共通データ線ＤＬ、、ＤＬ１のプリチャージが第２図
に実線で示すように早く行なわされる。すなわち、読み
出しプイク７υの周期が短かいという効果も旬られる。

これに対し、第３図で示しだ構成では、データ線ＤＬ、
の放電が点線３０のように行なわれるので、センスアン
プおよび出力回路５０１ｄ有効アドレスデータの供給時
点から時間Ｔ２を軸通しだ後に出力データＩｌ＠を発生
する。すなわち、データ読出しのアクセスタイムはＴ２
となり、本発明に比してかなり長い。また、アクセスタ
イムが長いので１選択信号Ｘ、Ｙのリセットおよびビッ
ト線、データ線のプリチャージが遅れ、読出し丈イクル
の周期をかなり長くする。本実施例によるアクセスタイ
ムＴ１と従来例のアクセスタイムＴ２との差は、データ
線の放電手段の相違とセルブロックの個数対各ブロック
内のメモリセルの個数の関係の相違による。

次に、第１図に示した半導体メモリのデータ書込み動作
Ｖζついて簡単に説明しよう。セルブロック１内のワー
ド線ＷＬ、Ｖこ接続されたメモリセルＭＣ１にデータを
書込む場合は、まず行アドレスデータによってワード線
Ｗ１を付勢し、トランジスタＱ３．Ｑａを導通させる。

一方、セルブロック１に供給きれる１８号Ｙ１を退択す
るような列アドレスデータを供給するが、データ書込み
時は信号Ｙ１を非選択レベルのままとしてトランジスタ
Ｑ　ｌｚを遮断状態に保持しておく。この状態において
。

図示していないデータ書込み回路ンこよって舎込むべき
データに応じてデータ線対ＤＬ１およびＤＬ。

の一方を強性的にロウレベルにおとす。データ線ＤＬが
ロウレベルに３とされたとすると、トランジスタＱ＋ｏ
のベース・コレクタ間のＰＮ接合を介してビット線ｔ３
Ｌの電位が低下する。一方、トランジスタＱ　ｔ　１の
ベース・コレクタ間のＰＮ接合の働きによシビット線Ｂ
Ｌの゛；位低下が防止される。

この結果、メモリセルＭＣ内のトランジスタＱｌおよび
Ｑ！はそれぞれ２４通および連断状態となるっこの状態
は、データ線ＤＬ、、ＤＬ、を共に・・イレベルに戻し
ても保持きれる。データ線ＤＬ１の方をロウレベルにし
た場合は、トランジスタＱｌおよびＱｈはそれぞれ遮断
および４：ｉＮ、ｉ状態となる。

〔発明の効果〕

以上のとおシ、本発明は、バイポーラトランジスタとＣ
ＭＯＳトランジスタの両方の利点を充分に生かし、より
高速動作、低消費ｚ力、大記憶容量の半導体メモリを提
供している。特に、胱出し時間は従来のものの数分の１
以下にすることができた。

【図面の簡単な説明】

第１図は本発明の一実施例による半導体メモリの特にメ
モリセルアレイ部を回路図、第２図は第１図で読出し動
作を説明するためのタイミングチャート、第３図は従来
例を示す回路図でちる。 代理人　弁理士　　内　原　　　晋 井　２　図

Claims (1)

【特許請求の範囲】
1. 　一対のデータ線、このデータ線対の電位差を増幅する
   センスアンプ、および前記一対のデータ線に接続された
   複数のセルブロックを少なくとも備え、前記セルブロッ
   クの各々は、複数のワード線、一対のビット線、夫々が
   一つのワード線と前記一対のビット線とに接続された複
   数のメモリセル、および前記一対のビット線の一方に一
   方のベースが他方に他方のベースがそれぞれ接続されコ
   レクターエミッタ電流路が前記一対のデータ線間に直列
   接続された一対のバイポーラトランジスタを有し、かつ
   前記セルブロックの数は各セルブロックにおける前記メ
   モリセルの数よりも多いことを特徴とする半導体メモリ
   。