JPS63308788A - バイポーラ−ｃｍｏｓスタティックｒａｍメモリ・デバイス - Google Patents

バイポーラ−ｃｍｏｓスタティックｒａｍメモリ・デバイス

Info

Publication number
JPS63308788A
JPS63308788A JP63040531A JP4053188A JPS63308788A JP S63308788 A JPS63308788 A JP S63308788A JP 63040531 A JP63040531 A JP 63040531A JP 4053188 A JP4053188 A JP 4053188A JP S63308788 A JPS63308788 A JP S63308788A
Authority
JP
Japan
Prior art keywords
transistor
line
transistors
bipolar
bit lines
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63040531A
Other languages
English (en)
Inventor
バン トラン ヒープ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JPS63308788A publication Critical patent/JPS63308788A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Static Random-Access Memory (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、高密度のみならず短いアクセス時間も提供す
る牛のバイポーラ−ＣＭＯＳスタティックＲＡＭメモリ
・アレイ・デバイスに関づる。
旭迷ＪＵＬ亘 バイポーラ及び０ＭＯ８の製法は、最近、バイポーラ・
トランジスタの高速性、ならびにＣＭＯＳデバイスの低
電力性という利点をともに獲得するために、１合わせら
れている。このような回路は、バイポーラ・エミッタ結
合論理ＲＡＭがその他の点で、Ｂ電力消費であることを
考慮して、特に、スタティック・ランダム・アクセス・
メモリ・アレイ（ＳＲＡＭ）に役立つ。バイポーラと０
ＭＯ８を組合わせたＳＲＡＭアレイにより、全てにバイ
ポーラ方式を採用したＳＲＡＭアレイの二分の一以下の
電力消費が達成される。しかし、ＳＲＡＭアレイの一層
高い速度と一層低い゛電力消費の達成が引き続き必要と
される。
それ故に、本発明の目的は、改良したバイポーラ−ＣＭ
ＯＳメモリ・セル・アレイを提供することにある。本発
明のさらに目的とするところは、従来のバイポーラ−Ｃ
ＭＯＳメモリ・セル・アレイより一層速いアクセス時間
を有するメモリ・セル・アレイを提供することにある。
問　１、を解決するための一 本発明に従って、バイポーラ−ＣＭＯＳスタティック・
ランダム・アクセス・メモリ・デバイスを提供するが、
行及び列に配列された複数のスタティック・ランダム・
アクセス・メモリ・セルと、各行のセルにつながれた相
補的な対のビット線と、セルの各行でセルにつながれた
ワード轢と、一つ一つのセンス増幅器が、各対の組の相
補的なビット線につながれた複数のセンス増幅器とを含
むデバイスである。
このデバイスは、各ビット線につながれたバイポーラ・
クランプ・トランジスタを含んでもよいが、このトラン
ジスタは、データ入力信号に応答してターン・オンし、
読取りサイクルの間にｌｉ１達するビット線を充電する
ように作動するものである。
データ出力及びデータ入力線は、対応する高インピーダ
ンスめ経路によりビット線から電気的に分離してもよい
。
なるべくなら、センス増幅器は、ベースが対応するビッ
ト線につながり、コレクタが関連するデータ出力線に接
続している、差動ベアのバイポーラ・センス増幅器の方
がよい。
本発明の新規と見なされる特徴は添付の特許請求の範囲
の項に記載しである。しかし、本発明自体及びその他の
特徴と利点は、添付の図面を参照した以下の実施例の説
明から最も良く理解されよう。
実施例 第１図について説明するが、同図は、従来技術によるバ
イポーラ−０ＭＯ８のスタティックＲＡＭメモリ・セル
・アレイに関連する回路を示す。
この回路は、特に、既知の工程技術に従う゛１４導体チ
ップの上に組み込みやすく作られている。この回路は列
と行に配列した複数のスタティックＲＡＭメモリ・セル
を含む。各列は一端が負荷トランジスタ１１６及び１１
８のそれぞれを通って接地につながっている一対の相補
的なビット線１０３及び１０５から成る。ビット線１０
３及び１０５は列の各メモリ・セル１０２（第１図では
一つのメモリ・セル１０２のみ示す）につながれて、ビ
ット１１１０３がアクセス・トランジスター０７に接続
される一方、ビット［１１０５がアクセス・トランジス
タ１０９に接続されている。特定の行の各セルのアクセ
ス・トランジスタ１０７及び１０９は、ワード・ドライ
バー０８の出力及び関連するデコーダ１０６につながっ
ている選択線１０４にゲートが接続されている。このデ
コーダ１０６は入力Ａ　からＡ７まであり、その組合わ
せによす、ワード・ドライバー０８からのどの出力が高
くなるかを定める。
ビット＄１１０３及び１０５はセンス増幅器１００の入
力Ｂ１２１及び１２３のそれぞれに、ビット線の選択ト
ランジスター１０及び１１２のそれぞれを通して接続し
ている。トランジスター１０及び１１２のゲートは読取
り書込み制御回路１３３により、１１１４を通って駆動
される。メモリ・セル１０２の各行に一つずつ線１１４
がある。
線１２１及び１２３はＮＰＮバイポーラ・トランジスタ
１２０及び１２２のそれぞれのベースに接続している。
後者のトランジスタのエミッタは共に連結し、通過ゲー
ト・トラジスタ１２４を通して約−５，２ボルトの負の
供給電圧に導かれている。トランジスター２０及び１２
２のコレクタはトランジスタ１２６及び１２８のエミッ
タに接続し、又、定電流発生器１３０及び１３２をそれ
ぞれ通して接地に接続している。トランジスター２６及
び１２８のコレクタは抵抗器１３４及び１３６のそれぞ
れを通して接地に、線１４２及び１４４のそれぞれを通
じて出力バッフ？１４０の入力に接続している。読取り
書込み制御回路１３３を駆動しているのは、入力Ａ　か
らＡ１３まであるＹアドレス・デコーダ／ドライバー３
１である。後者の入力の入力信号の組合わせにより、線
１３５及び１３７の特定の一つが高く駆動され、又、線
１１４の特定の一つが高く駆動され、それにより、アレ
イの特定の列を選択する。
この回路が作動する際に、書込みサイクルは、次の通り
に発生する。線１３５が高く駆動され、高くなる線１１
４によりトランジスター１０及び１１２がターン・オン
されるとする。すると高信号が、アクセス・トランジス
タ１０７を通り抜けてトランジスタ１０１のゲートに至
り、後者のトランジスタをターン・オンする。トラシタ
１０１のトレインの低下はトラジスタ１１１のゲートに
作動して、それをターン・オフする。
読取りサイクルは、特定の線１１４が高くなり、対応す
る一対の通過トランジスタ１１０及び１１２をターン・
オンして、線１２１と１０３又線１２３と１０５とを接
続することによって起こる。
同時に、選択されたワード線１０４が高くなり、トラン
ジスタ１１１及び１０１のドレインをＩＥＡ１０３及び
１０５にそれぞれつなぐ。トランジスタ１２４がターン
・オンされて、トランジスタ１２０及び１２２の為の電
流経路が提供される。トランジスタ１１１のドレインが
低くなると、ビット線１０３がドレインに引っ張られる
が、一方ビット？１ｌ１０５は高いままである。ビット
＄１１１０３の低下は、また同様に、１１１２１を低下
させ、その結果トランジスタ１２０の導電性が減少し、
トランジスタ１２６を通り扱ける電流を低下させること
になる。このトランジスタ１２６を通り抜ける低下した
電流は、線１４２の電圧を上昇する。逆の効果がセンス
増幅器の他方側に発生し、トランジスタ１２２がビット
線１０５及び線１２３の高レベルで駆動される。従って
、線１４４は線１４２に比べ低くなる。明らかに、トラ
ンジスタ１１１よりもむしろトランジスタ１０１をオフ
すると、線１４４は線１４２に比べ高くなる。
センス増幅器１００は、線１２１及び１２３がそれらに
つながるトランジスタ１１０及び１１２の全電源に付随
する巨大な容量と、線をｓ’ａｉｔ的に相互に連結する
良さとを右するように、アレイの全列を供給しているこ
とがわかる。この容量は書込みサイクルだけでなく同様
に読込みサイクルもを低下させる。書込みサイクルに次
いで、引ぎ下げられる線、例えば、線１０３は負荷トラ
ンジスタ１１６を通して充電されなければならないが、
一方、書込みね１０３が引き下げられる間、同時に、ト
ランジスタ１１６はこの引き下げ動作に対して作用する
傾向にある電荷を供給している。従って、トランジスタ
１１６（及びトランジスタ１１８）も同様に書込みサイ
クルを遅らせる傾向にある。
線１０３が低下される度合を決定する他の要因は、Ｌｆ
Ｊ１３５が低くなる時間と８１２１上の結合容量により
定められるということがわかる。もし線１３５が電源電
圧全体の相当な高さの？１合を占める幅にわたって揺れ
るとすれば、線１０３は実質的な電圧の揺れを受けるこ
とになる。線１０３を相当高い電圧まで充電する必要性
により、比較的大きな電力消費を必要とするだけでなく
、占込み回復時間を遅らせることになる。
第２図について説明するが、１４図は、各列が相補的な
ビット線１２及び１４を有する列１０．１１等に配列さ
れたスタティック・メモリ・セル２０のアレイから成る
、本発明の好ましい実施例による回路を示す。選択線２
２により、この様なセル２０の特定の行を選択する。血
中にするために、二列のみが示しであるが、通常は行、
列とも多数アレイにある。各列のビットａ１２及び１４
には、関連するセンス増幅器１３が接続されているが、
それは、エミッタが共にセンス増幅器の選択トランジス
タ２６を通って負の供給電圧につながれているＮＰＮバ
イポーラ・トランジスタ１６及び１８から成る。トラン
ジスタ１６及び１８のコレクタは直接、相補的なデータ
線３０及び２８にそれぞれ、接続されている。データ線
２８及び３ｏは高供給電圧につながれた抵抗器７４及び
７６を通して充電され、又同様にＮＰＮバイポーラ・ト
ランジスタ７２及び７００ベースにそれぞれ給電されて
いる。トランジスタ７０及び７２のコレクタは直接、高
供給電圧に接続されているが、一方、エミッタは電流源
８１及び８３を通って接地につながっている。トランジ
スタ７８及び８０のベースはトランジスタ７０及び７２
のエミッタにつながっているが、一方、エミッタは共に
定電流源８２を通って接地につながっている。トランジ
スタ８０のコレクタの抵抗４８６は、トランジスタ８４
のベース及びコレクタがその両端に接続されているとこ
ろの９荷抵抗器を形成している。こうして、選択された
センス増幅器の出力は、トランジスタ８４のエミッタに
現れる。
回路６４は、接地と、トランジスタ６８及び６９のソー
スとの間につながれたラッチ選択トランジスタ６６から
成る電流ランチ回路である。トランジスタ６８及び６９
のゲートはビットｌ１１１４及び１２にそれぞれ接続さ
れており、一方、トランジスタ６８及び６９のドレイン
はトランジスタ６９及び６８のゲートにそれぞれ接続さ
れている。
ビット線１２が低く、又、線１４が高いと、トランジス
タ６９はトランジスタ６８よりも低い導電性のものにな
る。従って、トランジスタ６Ｂの一層高い導電性により
、ビット線１２が放電されたままになり、又、その低電
圧状態が維持される傾向になる。
プル・アップ及び書込み回路３３もまた、ビット線１２
及び１４につながっており、一対のＮＰＮバイポーラ・
トランジスタ３６及び３８から成り、そのコレクタは高
供給電圧につながっている。
トランジスタ３６及び３８のエミッタは直接、ビット線
１４及び１２にそれぞれつながっている。
位相反転器３２及び３４によりデータ入力線５２及び５
ｏがトランジスタ３６及び３８のベースにそれぞれつな
がっている。Ｐチャネル・トランジスタ４０はトランジ
スタ３６及び３８のエミッタと交わるようにつながれて
おり、又、列選択ＦＡ５４が低い或いは選択されない場
合に、ビット線１２及び１４の電圧を、均一にする機能
を果たす。
トランジスタ５６及び６０は、関連するトランジスタ４
８，４２、及び４４．４６がそれぞれオンされる場合に
、対応するビット１１２及び１４を低下させる機能を果
たす。抵抗器５８及び６２を通る電流により、トランジ
スタ５６及び６０のそれぞれをターン・オフするために
必要とされるバイアス電流を提供する。
書込みサイクルでは、データ入力線５０及び５２の一方
が高く、他方が低くなる。線５０は高く、線５２は低い
ものとする。従って、トランジスタ３８のベースへの入
力は低り、トランジスタ３８がオフされる一方で、トラ
ンジスタ３６がオンされる。選択された列に対応する列
選択線５４は高くなってトランジスタ４２をターン・オ
ンする。
トランジスタ４８は同様に高くなる線５０によりターン
・オンされたので、ビット！１１２のいかなる電圧も抵
抗器５８を通る゛電流になり、又、トランジスタ５６を
通るベース電流になって、ビット線１２を低下させるト
ランジスタ５６をターン・オンする。同時に、トランジ
スタ３６のエミッタにより、トランジスタ３６のエミッ
タ・ベース電圧、或いは、約４．４ボルトより少ない供
給電圧まで、ビット線１４の電圧が上背する。選択され
た行である線２２が＾くなることにより、選択されたセ
ル２０に刀ぎ込まれる。
いったん列選択線５４が低くなると、トランジスタ５６
のベースを接地に放電する抵抗器５８によりそのベース
が低下させられるときに、低下したトランジスタ５６は
オフになる。トランジスタ３８及び３６は共に、データ
人力１ｉ１５０及び５２の電圧が低くなるときにターン
・オンし、それにより、相補的なビットＦ１１２及び１
４を共にＶｃｃ−ｖｂｅ、或いは、約４．４ボルトまで
充電する。
センス増幅Ｉａ１３及び電流ラッチ６４は共に、列選択
ａ５４の電圧が低くなるときに、結合が減少する。ビッ
ト線は、プル・アップ書込み３３とセンス増幅器１３と
の個々の回路を右するので、ビット線に関連する静電容
量は比較的少ししか各列になく、特にトランジスタ３６
及び３８が低インピーダンスになって回路を充電すると
きに、書込み回復が速くなり得る。いったん列選択線５
４が低くなると、トランジスタ４ｏがターン・オンして
相補形ビット線１２及び１４の電圧を均一にする。
選択されたメモリ・セルの読取りは、選択された行線２
２と選択された列線５４との一１圧を上界させることに
より達成される。データ人力１ｉ１５０及び５２は書込
みの問、ずっと低いままである。
トランジスタ３６及び３８は共にオンして、ビット線１
２及び１４を■。ｃ−Ｖｂ。にクランピングする。列選
択線５４を上背させ、トランジスタ２６をターン・オン
し、対応するセンス増幅器回路１３を選択する。ビット
線につながったセル２０で、ビット線の一方が、もう一
方よりも僅か多い看、低下させられるが、これは、メモ
リ・セルの片側の電流雪要がもう一方の側のものよりは
るかに増加するためである。さらに、電流ラッチ６４に
より二つの相補的なビット線１２及び１４の間の電圧差
が大きくなる。一方のビット線と他方との電圧に於（プ
る差は、僅か５０から１００ミリボルトの水準になる。
従って、第２図の回路は、第１図のものよりも−ｉ減少
したアクセス時間を提供するが、これは、選択されたセ
ンス増幅器につながれた一層低い容量、読取り作業中の
ビット線の電圧の揺れの削減、バイポーラ・トランジス
タを用いてビット線に再充電することにより提供される
一層速い書込み回復、及び書込み回復期間中にビット線
に伴なうどんな負荷との結合をも減少させることが理由
となる。最後に、データ出力のものとは別のデータ入力
を提供することにより、−ｍ速い書込み時間が得られる
。
以上例示実施例を参照して本発明を説明したが、上記の
説明は制限的なものとして解釈されるべきはでない。上
記の例示実施例には様々な修正が可能で、上記の説明は
υｊ限的なものとして解釈されるべきはでない。上記の
説明を参照することで、本発明の他の実施例と同様、こ
の例示実施例の様々な変更が当業者にとって明らかであ
ろう。従って、添付の特許請求の範囲の記載は、本発明
の真の範囲内に納まる様な変更や実施例を全て含むもの
である。
以上の説明に関して、更に、下記の項を開示する。
（１）　　バイポーラ−ＣＭＯＳスタティック・ランダ
ム・アクセス・メモリ・デバイスで、列及び行に配列さ
れた複数のスタティック・ランダム・アクセス・メモリ
・セルと、一対が前記セルの各列につながれている相補
的な対のビット線と、前記セルの各行で前記セルにつな
がれたワード線と、一つ一つのセンス増幅器が相補的な
ビット線の６対につながれている複数のセンス増幅器と
からなるバイポーラ−ＣＭＯＳスタティック・ランダム
・アクセス・メモリ・デバイス。
（２）　　第（１）項記載のデバイスで、各ビット線に
つながれ、第一のレベルのデータ入力信号に応答して、
ターン・オンし、読取りサイクルの間、関連するビット
線を充電する働きがあるバイポーラ・クランプ・トラン
ジスタを含むデバイス。
（３）　　第（１）項記載のデバイスで、対応する高イ
ンピーダンス経路により前記ビット線から電気的に離れ
たデータ出力及びデータ入力線を含むデバイス。
（４）　　第（３）項記載のデバイスに於いて、前記セ
ンス増幅器が、ベースが対応するビット線につながれ、
又、コレクタが関連するデータ出力線に接続している差
動ベアのバイポーラ・センス増幅器であることを特徴と
するデバイス。
（５）　　第（１）項記載のデバイスで、一方が相補的
なビット線の６対につながれている、複数の電流ラッチ
回路を含むデバイス。
（６）　　第（３）項記載のデバイスに於いて、データ
入力線がそれぞれのバイポーラ・クランプ・トランジス
タのベースにつながれていることを特徴とするデバイス
。
（７）　　第（２）項記載のデバイスで、前記相補的な
ビット線と交わるようにつながれ、オフになる列選択信
号に応答して導電性にし、関連する対の相補的なビット
線の電圧を読取り虐込みサイクルの間均−にする働きが
あるトランジスタを含むデバイス。
（８）　　第（１）項記載のデバイスで、各ビット線に
つながれ、又、列選択線及び高くなる対応するデータ入
力線に応答して、ターン・オンし、対応するビット線を
引き下げる働きがあるバイポーラ・トランジスタを含む
デバイス。
（９）　　第（５）項記載のデバイスに於いて、各電流
ラッチ回路が、相補的なビット線の６対につながれて、
列選択信号に応答して作動する交差接続ＣＭＯＳトラン
ジスタの対を含むことを特徴とするデバイス。
（１０）列と行に配列された複数のスタティックＲＡＭ
セルを有するバイポーラ−ＣＭＯＳスタティックＲＡＭ
デバイスで、一対が前記セルの各列につながれた相補的
な対のビット線と、一つのワード線が前記セルの各行に
つながれたワード線と、前記ビット線につながれたセン
ス増幅器と、一つの書込み回路がビット線の各相補的な
対につながれたデータをセルの関連する列に閤込むため
の書込み回路とからなるバイポーラ−ＣＭＯＳスタティ
ックＲＡＭデバイス。
（１１）第（１０）項記載のデバイスに於いて、前記書
込み回路のおのおのが、前記相補的な対のビット線のｌ
ｌｌ３！ｔ！する一ビツト線にエミッタのそれぞれが接
続された一対のバイポーラ・トランジスタを含むことを
特徴とするデバイス。
（１２）第（１０）項記載のデバイスで、各ラッチ回路
が、前記ビット線の対応する対の各ビット線につながれ
た一対の交差接続ＣＭＯＳトランジスタにより形成され
ている複数のラッチ回路を含むデバイス。
（１３）第（１０）項記載のデバイスで、関連する対の
ビット線と交わって接続され、又、前記セルの関連する
列の非選択に対応する列選択線の信号レベルに応答して
、ｇＱ″１１する対のビット線の前記ビット線の電圧を
均一にする、ソースからドレインへの経路を有するよう
な各トランジスタと、ＣＭＯＳトランジスタを均一にす
ることを含むデバイス。
（１４）第（１０）項記載のデバイスで、各ビット線に
つながれ、又、列選択信号及び関連するデータ入力信号
に応答してターン・オンし、対応するビット線の電圧を
低下させる働きがある低下バイポーラ・トランジスタを
含むデバイス。
（１５）バイポーラ−ＣＭＯＳスタティック・ランダム
・アクセス・メモリ・デバイスで、列及び行に配列され
た複数のスタティック・ランダム・アクセス・メモリ・
セル２０と、各行のセル２０につながれた相補的な対の
ビット１１２．１４と、セルの各行でセル２０につなが
れたワード線２２と、一つ一つのセンス増幅器１３が相
補的なビット線１２，１４の８対につながれている複数
のセンス増幅器１３とからなるバイポーラ−ＣＭＯＳス
タティック・ランダム・アクセス・メモリ・デバイス。
【図面の簡単な説明】
第１図は、従来技術による、入力デコーダとドライバ、
及び、出力バッフ７を含むスタティックＲＡＭメモリ・
アレイにつながれたバイポーラ−〇ＭＯＳセンス増幅鼎
増幅器路図である。 第２図は、本発明の好ましい実施例による、複数のスタ
ティックＲＡＭメモリ・セルに接続して用いられる、バ
イポーラと０ＭＯ８の組合わせのセンス増幅器及び７レ
イ・サーキットリの略回路図である。 主な符号の説明 １０．１１：列 １２．１４，１０３．１０４：ビット線１３．１００：
センス増幅器 ２０．１０２：メモリ・セル ２２：ワード線 ２６：選択トランジスタ ２８．３０：データ線 ５０．５２：データ人力線 ５４：列選択線 ６４：電流ラッチ１ｑ路 ６６：ラッチ選択トランジスタ １０７．１０９：アクセス・トランジスタ１１０．１１
２：ビット線選択トランジスタ１１６．１１８：負荷ト
ランジスタ １２１．１２３：入力線

Claims (1)

    【特許請求の範囲】
  1. （１）バイポーラ−ＣＭＯＳスタティック・ランダム・
    アクセス・メモリ・デバイスで、列及び行に配列された
    複数のスタティック・ランダム・アクセス・メモリ・セ
    ルと、一対が前記セルの各列につながれている相補的な
    対のビット線と、前記セルの各行で前記セルにつながれ
    たワード線と、一つ一つのセンス増幅器が相補的なビッ
    ト線の各対につながれている複数のセンス増幅器とから
    なるバイポーラ−ＣＭＯＳスタティック・ランダム・ア
    クセス・メモリ・デバイス。
JP63040531A 1987-02-24 1988-02-23 バイポーラ−ｃｍｏｓスタティックｒａｍメモリ・デバイス Pending JPS63308788A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/018,874 US4825413A (en) 1987-02-24 1987-02-24 Bipolar-CMOS static ram memory device
US018874 1987-02-24

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP3066194A Division JPH06105556B2 (ja) 1987-02-24 1991-03-29 メモリ

Publications (1)

Publication Number Publication Date
JPS63308788A true JPS63308788A (ja) 1988-12-16

Family

ID=21790206

Family Applications (2)

Application Number Title Priority Date Filing Date
JP63040531A Pending JPS63308788A (ja) 1987-02-24 1988-02-23 バイポーラ−ｃｍｏｓスタティックｒａｍメモリ・デバイス
JP3066194A Expired - Fee Related JPH06105556B2 (ja) 1987-02-24 1991-03-29 メモリ

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP3066194A Expired - Fee Related JPH06105556B2 (ja) 1987-02-24 1991-03-29 メモリ

Country Status (2)

Country Link
US (1) US4825413A (ja)
JP (2) JPS63308788A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03144997A (ja) * 1989-10-30 1991-06-20 Internatl Business Mach Corp <Ibm> ビット・デコーダ回路
JPH04259994A (ja) * 1991-01-11 1992-09-16 Internatl Business Mach Corp <Ibm> 半導体メモリ回路
JPH05507169A (ja) * 1990-05-17 1993-10-14 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン メモリ・アレイ用読取り／書込み／復元回路

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2531671B2 (ja) * 1987-03-31 1996-09-04 株式会社東芝 半導体記憶装置
US5226147A (en) * 1987-11-06 1993-07-06 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device for simple cache system
US5093806A (en) * 1988-02-16 1992-03-03 Tran Hiep V Sensing and decoding scheme for a bicmos read/write memory
KR100213602B1 (ko) * 1988-05-13 1999-08-02 가나이 쓰도무 다이나믹형 반도체 기억장치
US4975877A (en) * 1988-10-20 1990-12-04 Logic Devices Incorporated Static semiconductor memory with improved write recovery and column address circuitry
US5075885A (en) * 1988-12-21 1991-12-24 National Semiconductor Corporation Ecl eprom with cmos programming
US5163022A (en) * 1989-01-23 1992-11-10 Hitachi, Ltd. Semiconductor cell memory with current sensing
JPH03104090A (ja) * 1989-09-18 1991-05-01 Fujitsu Ltd 半導体記憶装置
JP2606403B2 (ja) * 1990-03-30 1997-05-07 日本電気株式会社 半導体メモリ
US5369613A (en) * 1990-06-04 1994-11-29 Nec Corporation Semiconductor memory device having clamping circit for suppressing potential differences between pairs of data I/O lines
US5222039A (en) * 1990-11-28 1993-06-22 Thunderbird Technologies, Inc. Static random access memory (SRAM) including Fermi-threshold field effect transistors
US5297090A (en) * 1990-12-13 1994-03-22 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with column decoded bit line equilibrate
US5305268A (en) * 1990-12-13 1994-04-19 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with column equilibrate on change of data during a write cycle
US5267197A (en) * 1990-12-13 1993-11-30 Sgs-Thomson Microelectronics, Inc. Read/write memory having an improved write driver
US5748554A (en) * 1996-12-20 1998-05-05 Rambus, Inc. Memory and method for sensing sub-groups of memory elements
US6141235A (en) * 1998-07-31 2000-10-31 Texas Instruments Incorporated Stacked cache memory system and method
US6094393A (en) * 1999-07-29 2000-07-25 Texas Instruments Incorporated Stacked sense-amp cache memory system and method
US7500075B1 (en) 2001-04-17 2009-03-03 Rambus Inc. Mechanism for enabling full data bus utilization without increasing data granularity
US6825841B2 (en) * 2001-09-07 2004-11-30 Rambus Inc. Granularity memory column access
US8190808B2 (en) * 2004-08-17 2012-05-29 Rambus Inc. Memory device having staggered memory operations
US7280428B2 (en) * 2004-09-30 2007-10-09 Rambus Inc. Multi-column addressing mode memory system including an integrated circuit memory device
US7193904B2 (en) * 2004-11-10 2007-03-20 International Business Machines Corporation Random access memory with stability enhancement and early read elimination
US8595459B2 (en) 2004-11-29 2013-11-26 Rambus Inc. Micro-threaded memory
US20070260841A1 (en) 2006-05-02 2007-11-08 Hampel Craig E Memory module with reduced access granularity
US9268719B2 (en) 2011-08-05 2016-02-23 Rambus Inc. Memory signal buffers and modules supporting variable access granularity
US11114143B2 (en) 2019-02-22 2021-09-07 Intel Corporation Bipolar decoder for crosspoint memory cells

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6013609A (ja) * 1983-06-14 1985-01-24 ジ−・デイ−・ソチエタ・ペル・アツイオニ シ−ルされたパケツトを形成させる包装方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5847792B2 (ja) * 1979-07-26 1983-10-25 富士通株式会社 ビット線制御回路
FR2522432A1 (fr) * 1982-02-26 1983-09-02 Radiotechnique Compelec Procede pour obtenir la decharge rapide d'une rangee de matrice memoire, et circuit de decharge dynamique correspondant
JPH0648595B2 (ja) * 1982-08-20 1994-06-22 株式会社東芝 半導体記憶装置のセンスアンプ
JPS5968889A (ja) * 1982-10-08 1984-04-18 Toshiba Corp 半導体記憶装置
US4791613A (en) * 1983-09-21 1988-12-13 Inmos Corporation Bit line and column circuitry used in a semiconductor memory
JPS6083291A (ja) * 1983-10-13 1985-05-11 Nec Corp 半導体メモリ
JPS61500573A (ja) * 1983-12-02 1986-03-27 アメリカン テレフオン アンド テレグラフ カムパニ− 半導体メモリ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6013609A (ja) * 1983-06-14 1985-01-24 ジ−・デイ−・ソチエタ・ペル・アツイオニ シ−ルされたパケツトを形成させる包装方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03144997A (ja) * 1989-10-30 1991-06-20 Internatl Business Mach Corp <Ibm> ビット・デコーダ回路
JPH05507169A (ja) * 1990-05-17 1993-10-14 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン メモリ・アレイ用読取り／書込み／復元回路
JPH04259994A (ja) * 1991-01-11 1992-09-16 Internatl Business Mach Corp <Ibm> 半導体メモリ回路

Also Published As

Publication number Publication date
US4825413A (en) 1989-04-25
JPH04212791A (ja) 1992-08-04
JPH06105556B2 (ja) 1994-12-21

Similar Documents

Publication Publication Date Title
JPS63308788A (ja) バイポーラ−ｃｍｏｓスタティックｒａｍメモリ・デバイス
US4961168A (en) Bipolar-CMOS static random access memory device with bit line bias control
US4866674A (en) Bitline pull-up circuit for a BiCMOS read/write memory
US5093806A (en) Sensing and decoding scheme for a bicmos read/write memory
US4862421A (en) Sensing and decoding scheme for a BiCMOS read/write memory
US4839862A (en) Static random access memory having Bi-CMOS construction
JPH0422318B2 (ja)
US4888737A (en) Semiconductor memory device
US4984207A (en) Semiconductor memory device
US5140191A (en) Low di/dt BiCMOS output buffer with improved speed
US5675548A (en) Semiconductor integrated circuit having logi gates
US5258957A (en) Semiconductor memory device
US4926383A (en) BiCMOS write-recovery circuit
JPS62132419A (ja) センス増幅器
US5359553A (en) Low power ECL/MOS level converting circuit and memory device and method of converting a signal level
JP2657590B2 (ja) 自己ブースト耐性を有するｂｉｃｍｏｓ論理回路および方法
US4910711A (en) Bicmos read/write control and sensing circuit
US5475635A (en) Memory with a combined global data line load and multiplexer
JP2792258B2 (ja) ダイナミックｒａｍの読み出し回路
JP2548737B2 (ja) ドライバ回路
EP0350860A2 (en) Semiconductor memory having improved sense amplifiers
JPH02244479A (ja) 半導体メモリ装置
JPS62103897A (ja) メモリ回路
US4697104A (en) Two stage decoder circuit using threshold logic to decode high-order bits and diode-matrix logic to decode low-order bits
JPH0536285A (ja) 半導体記憶回路