JPH04212791A - メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高密度のみならず短い
アクセス時間も提供する型のバイポーラ−ＣＭＯＳスタ
ティックＲＡＭメモリ・アレイ・デバイスに関する。

【０００２】

【従来の技術】バイポーラ及びＣＭＯＳの製法は、最近
、バイポーラ・トランジスタの高速性、ならびにＣＭＯ
Ｓデバイスの低電力性という利点をともに獲得するため
に、組合わせられている。このような回路は、バイポー
ラ・エミッタ結合論理ＲＡＭがその他の点で、高電力消
費であることを考慮して、特に、スタティック・ランダ
ム・アクセス・メモリ・アレイ（ＳＲＡＭ）に役立つ。 バイポーラとＣＭＯＳを組合わせたＳＲＡＭアレイによ
り、全てにバイポーラ方式を採用したＳＲＡＭアレイの
二分の一以下の電力消費が達成される。しかし、ＳＲＡ
Ｍアレイの一層高い速度と一層低い電力消費の達成が引
き続き必要とされる。それ故に、本発明の目的は、改良
したバイポーラ−ＣＭＯＳメモリ・セル・アレイを提供
することにある。本発明のさらに目的とするところは、
従来のバイポーラ−ＣＭＯＳメモリ・セル・アレイより
一層速いアクセス時間を有するメモリ・セル・アレイを
提供することにある。

【０００３】

【問題点を解決するための手段】本発明に従って、バイ
ポーラ−ＣＭＯＳスタティック・ランダム・アクセス・
メモリ・デバイスを提供するが、行及び列に配列された
複数のスタティック・ランダム・アクセス・メモリ・セ
ルと、各行のセルにつながれた相補的な対のビット線と
、セルの各行でセルにつながれたワード線と、一つ一つ
のセンス増幅器が、各対の組の相補的なビット線につな
がれた複数のセンス増幅器とを含むデバイスである。 このデバイスは、各ビット線につながれたバイポーラ・
クランプ・トランジスタを含んでもよいが、このトラン
ジスタは、データ入力信号に応答してターン・オンし、
読取りサイクルの間に関連するビット線を充電するよう
に作動するものである。データ出力及びデータ入力線は
、対応する高インピーダンスの経路によりビット線から
電気的に分離してもよい。なるべくなら、センス増幅器
は、ベースが対応するビット線につながり、コレクタが
関連するデータ出力線に接続している、差動ペアのバイ
ポーラ・センス増幅器の方がよい。本発明の新規と見な
される特徴は添付の特許請求の範囲の項に記載してある
。しかし、本発明自体及びその他の特徴と利点は、添付
の図面を参照した以下の実施例の説明から最も良く理解
されよう。

【０００４】

【実施例】第１図について説明するが、同図は、従来技
術によるバイポーラ−ＣＭＯＳのスタティックＲＡＭメ
モリ・セル・アレイに関連する回路を示す。この回路は
、特に、既知の工程技術に従う半導体チップの上に組み
込みやすく作られている。この回路は列と行に配列した
複数のスタティックＲＡＭメモリ・セルを含む。各列は
一端が負荷トランジスタ１１６及び１１８のそれぞれを
通って接地につながっている一対の相補的なビット線１
０３及び１０５から成る。ビット線１０３及び１０５は
列の各メモリ・セル１０２（第１図では一つのメモリ・
セル１０２のみ示す）につながれて、ビット線１０３が
アクセス・トランジスタ１０７に接続される一方、ビッ
ト線１０５がアクセス・トランジスタ１０９に接続され
ている。特定の行の各セルのアクセス・トランジスタ１
０７及び１０９は、ワード・ドライバ１０８の出力及び
関連するデコーダ１０６につながっている選択線１０４
にゲートが接続されている。このデコーダ１０６は入力
Ａ０　からＡ７　まであり、その組合わせにより、ワー
ド・ドライバ１０８からのどの出力が高くなるかを定め
る。

【０００５】ビット線１０３及び１０５はセンス増幅器
１００の入力線１２１及び１２３のそれぞれに、ビット
線の選択トランジスタ１１０及び１１２のそれぞれを通
して接続している。トランジスタ１１０及び１１２のゲ
ートは読取り書込み制御回路１３３により、線１１４を
通って駆動される。メモリ・セル１０２の各行に一つず
つ線１１４がある。線１２１及び１２３はＮＰＮバイポ
ーラ・トランジスタ１２０及び１２２のそれぞれのベー
スに接続している。後者のトランジスタのエミッタは共
に連結し、通過ゲート・トランジスタ１２４を通して約
−５．２ボルトの負の供給電圧に導かれている。トラン
ジスタ１２０及び１２２のコレクタはトランジスタ１２
６及び１２８のエミッタに接続し、又、定電流発性器１
３０及び１３２をそれぞれ通して接地に接続している。 トランジスタ１２６及び１２８のコレクタは抵抗器１３
４及び１３６のそれぞれを通して接地に、線１４２及び
１４４のそれぞれを通じて出力バッファ１４０の入力に
接続している。読取り書込み制御回路１３３を駆動して
いるのは、入力Ａ８　からＡ１３　　まであるＹアドレ
ス・デコーダ／ドライバ１３１である。後者の入力の入
力信号の組合わせにより、線１３５及び１３７の特定の
一つが高く駆動され、又、線１１４の特定の一つが高く
駆動され、それにより、アレイの特定の列を選択する。

【０００６】この回路が作動する際に、書込みサイクル
は、次の通りに発生する。線１３５が高く駆動され、高
くなる線１１４によりトランジスタ１１０及び１１２が
ターン・オンされるとする。すると高信号が、アクセス
・トランジスタ１０７を通り抜けてトランジスタ１０１
のゲートに至り、後者のトランジスタをターン・オンす
る。トラジタ１０１のドレインの低下はトラジスタ１１
１のゲートに作動して、それをターン・オフする。読取
りサイクルは、特定の線１１４が高くなり、対応する一
対の通過トランジスタ１１０及び１１２をターン・オン
して、線１２１と１０３又線１２３と１０５とを接続す
ることによって起こる。同時に、選択されたワード線１
０４が高くなり、トランジスタ１１１及び１０１のドレ
インを線１０３及び１０５にそれぞれつなぐ。トランジ
スタ１２４がターン・オンされて、トランジスタ１２０
及び１２２の為の電流経路が提供される。トランジスタ
１１１のドレインが低くなると、ビット線１０３がドレ
インに引っ張られるが、一方ビット線１０５は高いまま
である。ビット線１０３の低下は、また同様に、線１２
１を低下させ、その結果トランジスタ１２０の導電性が
減少し、トランジスタ１２６を通り抜ける電流を低下さ
せることになる。このトランジスタ１２６を通り抜ける
低下した電流は、線１４２の電圧を上昇する。逆の効果
がセンス増幅器の他方側に発生し、トランジスタ１２２
がビット線１０５及び線１２３の高レベルで駆動される
。従って、線１４４は線１４２に比べ低くなる。明らか
に、トランジスタ１１１よりもむしろトランジスタ１０
１をオフすると、線１４４は線１４２に比べ高くなる。

【０００７】センス増幅器１００は、線１２１及び１２
３がそれらにつながるトランジスタ１１０及び１１２の
全電源に付随する巨大な容量と、線を導電的に相互に連
結する長さとを有するように、アレイの全列を供給して
いることがわかる。この容量は書込みサイクルだけでな
く同様に読込みサイクルもを低下させる。書込みサイク
ルに次いで、引き下げられる線、例えば、線１０３は負
荷トランジスタ１１６を通して充電されなければならな
いが、一方、書込み線１０３が引き下げられる間、同時
に、トランジスタ１１６はこの引下げ動作に対して作用
する傾向にある電荷を供給している。従って、トランジ
スタ１１６（及びトランジスタ１１８）も同様に書込み
サイクルを遅らせる傾向にある。

【０００８】線１０３が低下される度合を決定する他の
要因は、線１３５が低くなる時間と線１２１上の結合容
量により定められるということがわかる。もし線１３５
が電源電圧全体の相当な高さの割合を占める幅にわたっ
て揺れるとすれば、線１０３は実質的な電圧の揺れを受
けることになる。線１０３を相当高い電圧まで充電する
必要性により、比較的大きな電力消費を必要とするだけ
でなく、書込み回復時間を遅らせることになる。

【０００９】第２図について説明するが、同図は、各列
が相補的なビット線１２及び１４を有する列１０，１１
等に配列されたスタティック・メモリ・セル２０のアレ
イから成る、本発明の好ましい実施例による回路を示す
。選択線２２により、この様なセル２０の特定の行を選
択する、簡単にするために、二列のみが示してあるが、
通常は行、列とも多数アレイにある。各列のビット線１
２及び１４には、関連するセンス増幅器１３が接続され
ているが、それは、エミッタが共にセンス増幅器の選択
トランジスタ２６を通って負の供給電圧につながれてい
るＮＰＮバイポーラ・トランジスタ１６及び１８から成
る。トランジスタ１６及び１８のコレクタは直接、相補
的なデータ線３０及び２８にそれぞれ、接続されている
。データ線２８及び３０は高供給電圧につながれた抵抗
器７４及び７６を通して充電され、又同様にＮＰＮバイ
ポーラ・トランジスタ７２及び７０のベースにそれぞれ
給電されている。トランジスタ７０及び７２のコレクタ
は直接、高供給電圧に接続されているが、一方、エミッ
タは電流源８１及び８３を通って接地につながっている
。トランジスタ７８及び８０のベースはトランジスタ７
０及び７２のエミッタにつながっているが、一方、エミ
ッタは共に定電流源８２を通って接地につながっている
。トランジスタ８０のコレクタの抵抗器８６は、トラン
ジスタ８４のベース及びコレクタがその両端に接続され
ているところの負荷抵抗器を形成している。こうして、
選択されたセンス増幅器の出力は、トランジスタ８４の
エミッタに現れる。

【００１０】回路６４は、接地と、トランジスタ６８及
び６９のソースとの間につながれたラッチ選択トランジ
スタ６６から成る電流ラッチ回路である。トランジスタ
６８及び６９のゲートはビット線１４及び１２にそれぞ
れ接続されており、一方、トランジスタ６８及び６９の
ドレインはトランジスタ６９及び６８のゲートにそれぞ
れ接続されている。ビット線１２が低く、又、線１４が
高いと、トランジスタ６９はトランジスタ６８よりも低
い導電性のものになる。従って、トランジスタ６８の一
層高い導電性により、ビット線１２が放電されたままに
なり、又、その低電圧状態が維持される傾向になる。プ
ル・アップ及び書込み回路３３もまた、ビット線１２及
び１４につながっており、一対のＮＰＮバイポーラ・ト
ランジスタ３６及び３８から成り、そのコレクタは高供
給電圧につながっている。トランジスタ３６及び３８の
エミッタは直接、ビット線１４及び１２にそれぞれつな
がっている。位相反転器３２及び３４によりデータ入力
線５２及び５０がトランジスタ３６及び３８のベースに
それぞれつながっている。Ｐチャネル・トランジスタ４
０はトランジスタ３６及び３８のエミッタと交わるよう
につながれており、又、列選択線５４が低い或いは選択
されない場合に、ビット線１２及び１４の電圧を、均一
にする機能を果たす。トランジスタ５６及び６０は、関
連するトランジスタ４８，４２、及び４４，４６がそれ
ぞれオンされてる場合に、対応するビット線１２及び１
４を低下させる機能を果たす。抵抗器５８及び６２を通
る電流により、トランジスタ５６及び６０のそれぞれを
ターン・オフするために必要とされるバイアス電流を提
供する。

【００１１】書込みサイクルでは、データ入力線５０及
び５２の一方が高く、他方が低くなる。線５０は高く、
線５２は低いものとする。従って、トランジスタ３８の
ベースへの入力は低く、トランジスタ３８がオフされる
一方で、トランジスタ３６がオンされる。選択された列
に対応する列選択線５４は高くなってトランジスタ４２
をターン・オンする。トランジスタ４８は同様に高くな
る線５０によりターン・オンされたので、ビット線１２
のいかなる電圧も抵抗器５８を通る電流になり、又、ト
ランジスタ５６を通るベース電流になって、ビット線１
２を低下させるトランジスタ５６をターン・オンする。 同時に、トランジスタ３６のエミッタにより、トランジ
スタ３６のエミッタ・ベース電圧、或いは、約４．４ボ
ルトより少ない供給電圧まで、ビット線１４の電圧が上
昇する。選択された行である線２２が高くなることによ
り、選択されたセル２０に書き込まれる。

【００１２】いったん列選択線５４が低くなると、トラ
ンジスタ５６のベースを接地に放電する抵抗器５８によ
りそのベースが低下させられるときに、低下したトラン
ジスタ５６はオフになる。トランジスタ３８及び３６は
共に、データ入力線５０及び５２の電圧が低くなるとき
にターン・オンし、それにより、相補的なビット線１２
及び１４を共にＶｃｃ−Ｖｂｅ、或いは、約４．４ボル
トまで充電する。センス増幅器１３及び電流ラッチ６４
は共に、列選択線５４の電圧が低くなるときに、結合が
減少する。ビット線は、プル・アップ書込み３３とセン
ス増幅器１３との個々の回路を有するので、ビット線に
関連する静電容量は比較的少ししか各列になく、特にト
ランジスタ３６及び３８が低インピーダンスになって回
路を充電するときに、書込み回復が早くなり得る。いっ
たん列選択線５４が低くなると、トランジスタ４０がタ
ーン・オンして相補形ビット線１２及び１４の電圧を均
一にする。

【００１３】選択されたメモリ・セルの読取りは、選択
された行線２２と選択された列線５４との電圧を上昇さ
せることにより達成される。データ入力線５０及び５２
は書込みの間、ずっと低いままである。トランジスタ３
６及び３８は共にオンして、ビット線１２及び１４をＶ
ｃｃ−Ｖｂｅにクランピングする。列選択線５４を上昇
させ、トランジスタ２６をターン・オンし、対応するセ
ンス増幅器回路１３を選択する。ビット線につながった
セル２０で、ビット線の一方が、もう一方よりも僅か多
い量、低下させられるが、これは、メモリ・セルの片側
の電流需要がもう一方の側のものよりはるかに増加する
ためである。さらに、電流ラッチ６４により二つの相補
的なビット線１２及び１４の間の電圧差が大きくなる。 一方のビット線と他方との電圧に於ける差は、僅か５０
から１００ミリボルトの水準になる。

【００１４】従って、第２図の回路は、第１図のものよ
りも一層減少したアクセス時間を提供するが、これは、
選択されたセンス増幅器につながれた一層低い容量、読
取り作業中のビット線の電圧の揺れの削減、バイポーラ
・トランジスタを用いてビット線に再充電することによ
り提供される一層速い書込み回復、及び書込み回復期間
中にビット線に伴なうどんな負荷との結合をも減少させ
ることが理由となる。最後に、データ出力のものとは別
のデータ入力を提供することにより、一層速い書込み時
間が得られる。以上例示実施例を参照して本発明を説明
したが、上記の説明は制限的なものとして解釈されるべ
きではない。上記の例示実施例には様々な修正が可能で
、上記の説明は制限的なものとして解釈されるべきでは
ない。上記の説明を参照することで、本発明の他の実施
例と同様、この例示実施例の様々な変更が当業者にとっ
て明らかであろう。従って、添付の特許請求の範囲の記
載は、本発明の真の範囲内に納まる様な変更や実施例を
全て含むものである。

【００１５】以上の説明に関して、更に、下記の項を開
示する。 （１）　　バイポーラ−ＣＭＯＳスタティック・ランダ
ム・アクセス・メモリ・デバイスで、列及び行に配列さ
れた複数のスタティック・ランダム・アクセス・メモリ
・セルと、一対が前記セルの各列につながれている相補
的な対のビット線と、前記セルの各行で前記セルにつな
がれたワード線と、一つ一つのセンス増幅器が相補的な
ビット線の各対につながれている複数のセンス増幅器と
からなるバイポーラ−ＣＭＯＳスタティック・ランダム
・アクセス・メモリ・デバイス。 （２）　　第（１）項記載のデバイスで、各ビット線に
つながれ、第一のレベルのデータ入力信号に応答して、
ターン・オンし、読取りサイクルの間、関連するビット
線を充電する働きがあるバイポーラ・クランプ・トラン
ジスタを含むデバイス。 （３）　　第（１）項記載のデバイスで、対応する高イ
ンピーダンス経路により前記ビット線から電気的に離れ
たデータ出力及びデータ入力線を含むデバイス。

【００１６】（４）　　第（３）項記載のデバイスに於
いて、前記センス増幅器が、ベースが対応するビット線
につながれ、又、コレクタが関連するデータ出力線に接
続している差動ペアのバイポーラ・センス増幅器である
ことを特徴とするデバイス。 （５）　　第（１）項記載のデバイスで、一方が相補的
なビット線の各対につながれている、複数の電流ラッチ
回路を含むデバイス。 （６）　　第（３）項記載のデバイスに於いて、データ
入力線がそれぞれのバイポーラ・クランプ・トランジス
タのベースにつながれていることを特徴とするデバイス
。 （７）　　第（２）項記載のデバイスで、前記相補的な
ビット線と交わるようにつながれ、オフになる列選択信
号に応答して導電性にし、関連する対の相補的なビット
線の電圧を読取り書込みサイクルの間均一にする働きが
あるトランジスタを含むデバイス。 （８）　　第（１）項記載のデバイスで、各ビット線に
つながれ、又、列選択線及び高くなる対応するデータ入
力線に応答して、ターン・オンし、対応するビット線を
引き下げる働きがあるバイポーラ・トランジスタを含む
デバイス。

【００１７】（９）　　第（５）項記載のデバイスに於
いて、各電流ラッチ回路が、相補的なビット線の各対に
つながれて、列選択信号に応答して差動する交差接続Ｃ
ＭＯＳトランジスタの対を含むことを特徴とするデバイ
ス。 （１０）　　列と行に配列された複数のスタティックＲ
ＡＭセルを有するバイポーラ−ＣＭＯＳスタティックＲ
ＡＭデバイスで、一対が前記セルの各列につながれた相
補的な対のビット線と、一つのワード線が前記セルの各
行につながれたワード線と、前記ビット線につながれた
センス増幅器と、一つの書込み回路がビット線の各相補
的な対につながれたデータをセルの関連する列に書込む
ための書込み回路とからなるバイポーラ−ＣＭＯＳスタ
ティックＲＡＭデバイス。 （１１）　　第（１０）項記載のデバイスに於いて、前
記書込み回路のおのおのが、前記相補的な対のビット線
の関連する一ビット線にエミッタのそれぞれが接続され
た一対のバイポーラ・トランジスタを含むことを特徴と
するデバイス。

【００１８】（１２）　　第（１０）項記載のデバイス
で、各ラツチ回路が、前記ビット線の対応する対の各ビ
ット線につながれた一対の交差接続ＣＭＯＳトランジス
タにより形成されている複数のラッチ回路を含むデバイ
ス。 （１３）　　第（１０）項記載のデバイスで、関連する
対のビット線と交わって接続され、又、前記セルの関連
する列の非選択に対応する列選択線の信号レベルに応答
して、関連する対のビット線の前記ビット線の電圧を均
一にする、ソースからドレインへの経路を有するような
各トランジスタと、ＣＭＯＳトランジスタを均一にする
ことを含むデバイス。

【００１９】（１４）　　第（１０）項記載のデバイス
で、各ビット線につながれ、又、列選択信号及び関連す
るデータ入力信号に応答してターン・オンし、対応する
ビット線の電圧を低下させる働きがある低下バイポーラ
・トランジスタを含むデバイス。 （１５）　　バイポーラ−ＣＭＯＳスタティック・ラン
ダム・アクセス・メモリ・デバイスで、列及び行に配列
された複数のスタティック・ランダム・アクセス・メモ
リ・セル２０と、各行のセル２０につながれた相補的な
対のビット線１２，１４と、セルの各行でセル２０につ
ながれたワード線２２と、一つ一つのセンス増幅器１３
が相補的なビット線１２，１４の各対につながれている
複数のセンス増幅器１３とからなるバイポーラ−ＣＭＯ
Ｓスタティック・ランダム・アクセス・メモリ・デバイ
ス。

【図面の簡単な説明】

【図１】従来技術による、入力デコーダとドライバ、及
び、出力バッファを含むスタティックＲＡＭメモリ・ア
レイにつながれたバイポーラ−ＣＭＯＳセンス増幅器の
略回路図。

【図２】本発明の好ましい実施例による、複数のスタテ
ィックＲＡＭメモリ・セルに接続して用いられる、バイ
ポーラとＣＭＯＳの組合わせのセンス増幅器及びアレイ
・サーキットリの略回路図。

【主な符号の説明】

１０，１１　　列 １２，１４，１０３，１０４　　ビット線１３，１００
　　センス増幅器 ２０，１０２　　メモリ・セル ２２　　ワード線 ２６　　選択トランジスタ ２８，３０　　データ線 ５０，５２　　データ入力線 ５４　　列選択線 ６４　　電流ラッチ回路 ６６　　ラッチ選択トランジスタ １０７，１０９　　アクセス・トランジスタ１１０，１
１２　　ビット線選択トランジスタ１１６，１１８　　
負荷トランジスタ １２１，１２３　　入力線

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　メモリであって：メモリセルの行と列
   アレイを有し；更に複数の真と補列ライン対を有し、こ
   の各列ライン対はメモリセルの対応列に関連付けられて
   おり；更に選択された行と列におけるメモリセルのセン
   シングのため、選択された列ライン対が結合されている
   センス増幅器を有し、このセンス増幅器は第１と第２の
   エミッタ結合バイポーラトランジスタを持ち、かつこの
   バイポーラトランジスタは上記選択された列ライン対の
   対応列ラインへ接続されたベースと、基準電圧へ接続さ
   れたエミッタと、相補的出力ラインへ接続されたコレク
   タを有し；更に複数の第１と第２のプルアップトランジ
   スタを有し、このトランジスタは、基準電圧へ接続され
   たコレクタ、ベース、対応列ライン対における対応の真
   と補列ラインに接続されているエミッタを持ち；更に読
   み出し動作中、上記第１と第２のプルアップトランジス
   タをバイアスするため、上記第１と第２のプルアップト
   ランジスタのベースに接続されているプルアップ回路を
   有する；ことを特徴とするメモリ。