JPH03104090A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03104090A JPH03104090A JP1240205A JP24020589A JPH03104090A JP H03104090 A JPH03104090 A JP H03104090A JP 1240205 A JP1240205 A JP 1240205A JP 24020589 A JP24020589 A JP 24020589A JP H03104090 A JPH03104090 A JP H03104090A
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- 238000010586 diagram Methods 0.000 description 6
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- 230000003321 amplification Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
バイポーラ・トランジスタとｐチャネルＭＯＳトランジ
スタとｎチャネルＭＯＳトランジスタとが同一チップ内
に搭載された半導体記憶装置の改良に関し、 ＢｉＣＭＯＳからなるＲＡＭに於けるセンス増幅器を構
成しているバイポーラ・トランジスタのベース・エミッ
タ間に過大な逆方向電圧が印加されることなく書き込み
を実施できるようにすることを目的とし、 ピント線対の間に介挿されてデータの遣り取りを行うメ
モリ・セルと、該ビット線対からコラム・スイッチを介
して延在する共通データ線対と、該共通データ線対の間
に介挿されて電位を検出する為のバイポーラ・トランジ
スタ対をもって構威されたセンス増幅器と、該共通デー
タ線と第一の電源線とにドレイン並びにソースをそれぞ
れ接続して介挿された書き込み用ＭＯＳトランジスタ対
と、該共通データ線と第二の電源線とにドレイン並びに
ソースをそれぞれ接続して介挿された負荷用ＭＯＳトラ
ンジスタ対と、該共通データ線と前記センス増幅器のバ
イポーラ・トランジスタに於けるベースとにソース並び
にドレインをそれぞれ接続して介挿されたＭＯＳトラン
ジスタ対と、前記第二の電源線と前記センス増幅器のバ
イポーラ・トランジスタに於けるベースとにアノード並
びにカソードをそれぞれ接続して介挿されたダイオード
対とを備えてなり、前記共通データ線と前記センス増幅
器のバイポーラ・トランジスタに於けるベースとにソー
ス並びにドレインをそれぞれ接続して介挿されたＭＯＳ
トランジスタ対は、読み出し時に両方とも導通し、且つ
、書き込み時には一方が導通すると共に他方が非導通と
なって該非導通側のバイポーラ・トランジスタのベース
は前記ダイオードを介して所定電位にクランプされるよ
う構成する。
スタとｎチャネルＭＯＳトランジスタとが同一チップ内
に搭載された半導体記憶装置の改良に関し、 ＢｉＣＭＯＳからなるＲＡＭに於けるセンス増幅器を構
成しているバイポーラ・トランジスタのベース・エミッ
タ間に過大な逆方向電圧が印加されることなく書き込み
を実施できるようにすることを目的とし、 ピント線対の間に介挿されてデータの遣り取りを行うメ
モリ・セルと、該ビット線対からコラム・スイッチを介
して延在する共通データ線対と、該共通データ線対の間
に介挿されて電位を検出する為のバイポーラ・トランジ
スタ対をもって構威されたセンス増幅器と、該共通デー
タ線と第一の電源線とにドレイン並びにソースをそれぞ
れ接続して介挿された書き込み用ＭＯＳトランジスタ対
と、該共通データ線と第二の電源線とにドレイン並びに
ソースをそれぞれ接続して介挿された負荷用ＭＯＳトラ
ンジスタ対と、該共通データ線と前記センス増幅器のバ
イポーラ・トランジスタに於けるベースとにソース並び
にドレインをそれぞれ接続して介挿されたＭＯＳトラン
ジスタ対と、前記第二の電源線と前記センス増幅器のバ
イポーラ・トランジスタに於けるベースとにアノード並
びにカソードをそれぞれ接続して介挿されたダイオード
対とを備えてなり、前記共通データ線と前記センス増幅
器のバイポーラ・トランジスタに於けるベースとにソー
ス並びにドレインをそれぞれ接続して介挿されたＭＯＳ
トランジスタ対は、読み出し時に両方とも導通し、且つ
、書き込み時には一方が導通すると共に他方が非導通と
なって該非導通側のバイポーラ・トランジスタのベース
は前記ダイオードを介して所定電位にクランプされるよ
う構成する。
本発明は、バイポーラ・トランジスタとｐチャネルＭＯ
ＳトランジスタとｎチャネルＭＯＳトランジスタとが同
一チップ内に搭載された半糞体記憶装置の改良に関する
。
ＳトランジスタとｎチャネルＭＯＳトランジスタとが同
一チップ内に搭載された半糞体記憶装置の改良に関する
。
この種の半導体装置はＢｉＣＭＯＳと呼ばれ、集積回路
の機能を多面化する上で大きな役割を果たしているが、
前記したように複数種類の半導体素子が混在することも
一因となって、一方の半導体素子に必要な動作が他方の
半導体素子の破壊に結び付くような状態が現出されるの
で、それを回避する工夫が必要である。
の機能を多面化する上で大きな役割を果たしているが、
前記したように複数種類の半導体素子が混在することも
一因となって、一方の半導体素子に必要な動作が他方の
半導体素子の破壊に結び付くような状態が現出されるの
で、それを回避する工夫が必要である。
第３図はＢｉＣＭＯＳからなるランダム・アクセス６メ
モリ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ ｒ
ｙ ： ＲＡＭ）に於けるセンス増幅器並びにその近
傍を表す要部回路図である。
モリ（ｒａｎｄｏｍ ａｃｃｅｓｓ ｍｅｍｏ ｒ
ｙ ： ＲＡＭ）に於けるセンス増幅器並びにその近
傍を表す要部回路図である。
図に於いて、３ａ並びに３ｂは共通データ線の負荷用ｐ
チャネルＭＯＳＩ−ランジスタ、４ａ並びに４ｂは書き
込み用ｎチャネルＭＯＳ トランジスタ、５ａ並びに５
ｂはセンス増幅器を構或するバイポーラ・トランジスタ
、６ａ並びに６ｂは負荷抵抗、７はセンス増幅器に於け
る定電流源、８ａ並びに８ｂはコラム・スイッチを構成
するｐチャネルＭＯＳトランジスタ、９ａ並びに９ｂは
コラム・スインチを構成するｎチャネルＭＯＳトランジ
スタ、１０ａ並びに１０ｂはビット線負荷用ｐチャネル
ＭＯＳトランジスタ、１２ａ並びに１２ｂはメモリ・セ
ルに於けるトランスファ・ゲート用ｎチャネルＭＯＳト
ランジスタ、１３ａ並びに１３ｂはドライバ用ｎチャネ
ルＭＯＳトランジスタ、１４ａ並びに１４ｂは書き込み
回路用ＮＯＲゲート、１５はコラム選択用ＮＯＲゲート
、１６は書き込み回路用ゲート、ｌ７は書き込みデータ
Ｄ ｉ ｈの入力端子、１日は書き込み信号ＷＥの入力
端子、１９はコラム選択信号Ｙ１の入力端子、２０はワ
ード線Ｘ１の端子、２１ａ並びに２ｌｂはセンス増幅器
の出力端子、２２は定電圧電源電圧■，＋３を供給する
為の電源線（第二の電源線）、２３は正側電源電圧■。
チャネルＭＯＳＩ−ランジスタ、４ａ並びに４ｂは書き
込み用ｎチャネルＭＯＳ トランジスタ、５ａ並びに５
ｂはセンス増幅器を構或するバイポーラ・トランジスタ
、６ａ並びに６ｂは負荷抵抗、７はセンス増幅器に於け
る定電流源、８ａ並びに８ｂはコラム・スイッチを構成
するｐチャネルＭＯＳトランジスタ、９ａ並びに９ｂは
コラム・スインチを構成するｎチャネルＭＯＳトランジ
スタ、１０ａ並びに１０ｂはビット線負荷用ｐチャネル
ＭＯＳトランジスタ、１２ａ並びに１２ｂはメモリ・セ
ルに於けるトランスファ・ゲート用ｎチャネルＭＯＳト
ランジスタ、１３ａ並びに１３ｂはドライバ用ｎチャネ
ルＭＯＳトランジスタ、１４ａ並びに１４ｂは書き込み
回路用ＮＯＲゲート、１５はコラム選択用ＮＯＲゲート
、１６は書き込み回路用ゲート、ｌ７は書き込みデータ
Ｄ ｉ ｈの入力端子、１日は書き込み信号ＷＥの入力
端子、１９はコラム選択信号Ｙ１の入力端子、２０はワ
ード線Ｘ１の端子、２１ａ並びに２ｌｂはセンス増幅器
の出力端子、２２は定電圧電源電圧■，＋３を供給する
為の電源線（第二の電源線）、２３は正側電源電圧■。
，を供給する為の電源線、２４は負側電源電圧■。を供
給する為の電源線（第一の電源線）、２５ａ並びに２５
ｂはビット線、２６ａ並びに２６ｂは共通データ線、２
７ａ並びに２７ｂは接続点、２８は接続点、２９は接続
点、ＳＡはセンス増幅器、ＣＳはコラム・スイッチ、Ｍ
Ｃはメモリ・セルをそれぞれ示している。
給する為の電源線（第一の電源線）、２５ａ並びに２５
ｂはビット線、２６ａ並びに２６ｂは共通データ線、２
７ａ並びに２７ｂは接続点、２８は接続点、２９は接続
点、ＳＡはセンス増幅器、ＣＳはコラム・スイッチ、Ｍ
Ｃはメモリ・セルをそれぞれ示している。
前記したように、ｐチャネルＭＯＳトランジスタ８ａ並
びに８ｂ，ｎチャネルＭＯＳトランジスタ９ａ並びに９
ｂ，ｐチャネルＭＯＳトランジスタ１０ａ並びに１０ｂ
はコラム・スイッチＣＳを構威し、例えばビット線２
５ ａ並びに２５ｂからなる対のような各ビット線対ご
とに設けられ、入力端子１９から入力されるコラム選択
信号Ｙ，，に応じて選択ビット線を共通ビット線に接続
し、非選択ビット線をビット線負荷用ｐチャネルＭＯＳ
トランジスタ１０ａ並びにｌＯｂを介して定電圧電源電
圧ＶＩＩＳを供給する電源線２２に接続する。
びに８ｂ，ｎチャネルＭＯＳトランジスタ９ａ並びに９
ｂ，ｐチャネルＭＯＳトランジスタ１０ａ並びに１０ｂ
はコラム・スイッチＣＳを構威し、例えばビット線２
５ ａ並びに２５ｂからなる対のような各ビット線対ご
とに設けられ、入力端子１９から入力されるコラム選択
信号Ｙ，，に応じて選択ビット線を共通ビット線に接続
し、非選択ビット線をビット線負荷用ｐチャネルＭＯＳ
トランジスタ１０ａ並びにｌＯｂを介して定電圧電源電
圧ＶＩＩＳを供給する電源線２２に接続する。
また、ワード線ｘ１は選択時に１１ ｝Ｉ ＩＩレベル
となり、これに接続されたメモリ・セルＭＣ内のトラン
スファ・ゲート用ｎチャネルＭＯＳトランジスタ１２ａ
並びに１２ｂをオンにする。
となり、これに接続されたメモリ・セルＭＣ内のトラン
スファ・ゲート用ｎチャネルＭＯＳトランジスタ１２ａ
並びに１２ｂをオンにする。
さて、ここで、書き込み信号ＷＥが“Ｌ″”レベルのと
きは書き込み状態であり、入力端子１７からの書き込み
データＤ ｉ ，，が“０゜”、即ち、゜“Ｌ゜”レベ
ルのときには接続点２７ａは“Ｈ Ｉ１レベルとなるか
ら、共通データ線２６ａの負荷用ＰチャネルＭＯＳトラ
ンジスタ３ａはオフとなり、そして、書き込み用ｎチャ
ネルＭＯＳトランジスタ４ａは？ンとなるから、共通デ
ータ線２６ａ及びビット線２５ａのレベルは略負側電源
電圧■■の程度にまで引き下げられる．これに対し、接
続点２７ｂは“Ｌ ＩＩレベルとなるから、共通データ
線２６ｂの負荷用ｐチャネルＭＯＳトランジスタ３ｂは
オンとなり、そして、書き込み用ｎチャネルＭＯＳトラ
ンジスタ４ｂはオフとなるから、共通データ線２６ｂ及
びビット線２５ｂのレベルは略定電圧電源電圧Ｖ。の程
度に保たれる。この為、選択されたメモリ・セルＭＣを
構成するドーライバ用ｎチャネルＭＯＳトランジスタ１
３ｂは強制的にオフとなり、そして、同じくドライバ用
ｎチャネルＭＯＳトランジスタ１３ａはオンとなってデ
ータの゜“０゜゛が書き込まれる。前記の場合とは反対
に、入力端子１７からの書き込みデータＤ！，ｌが“ｌ
ＩＩ即ち、“Ｈ ＩＩレベルのときにはデータの゛Ｉ
ＩＩが書き込まれる。
きは書き込み状態であり、入力端子１７からの書き込み
データＤ ｉ ，，が“０゜”、即ち、゜“Ｌ゜”レベ
ルのときには接続点２７ａは“Ｈ Ｉ１レベルとなるか
ら、共通データ線２６ａの負荷用ＰチャネルＭＯＳトラ
ンジスタ３ａはオフとなり、そして、書き込み用ｎチャ
ネルＭＯＳトランジスタ４ａは？ンとなるから、共通デ
ータ線２６ａ及びビット線２５ａのレベルは略負側電源
電圧■■の程度にまで引き下げられる．これに対し、接
続点２７ｂは“Ｌ ＩＩレベルとなるから、共通データ
線２６ｂの負荷用ｐチャネルＭＯＳトランジスタ３ｂは
オンとなり、そして、書き込み用ｎチャネルＭＯＳトラ
ンジスタ４ｂはオフとなるから、共通データ線２６ｂ及
びビット線２５ｂのレベルは略定電圧電源電圧Ｖ。の程
度に保たれる。この為、選択されたメモリ・セルＭＣを
構成するドーライバ用ｎチャネルＭＯＳトランジスタ１
３ｂは強制的にオフとなり、そして、同じくドライバ用
ｎチャネルＭＯＳトランジスタ１３ａはオンとなってデ
ータの゜“０゜゛が書き込まれる。前記の場合とは反対
に、入力端子１７からの書き込みデータＤ！，ｌが“ｌ
ＩＩ即ち、“Ｈ ＩＩレベルのときにはデータの゛Ｉ
ＩＩが書き込まれる。
書き込み信号ＷＥが゜“Ｈ”レベルのときは読み出し状
態であり、負荷用ｐチャネルＭＯＳトランジスタ３ａ及
び３ｂは両方ともオン、そして、書き込み用ｎチャネル
ＭＯＳトランジスタ４ａ及び４ｂは両方ともオフとなる
。今、選択されたメモリ・セルＭＣがデータの“０”を
記憶しているとするとドライバ用ｎチャネルＭＯＳトラ
ンジスタ１３ａはオンになっているから、負荷用ｐチャ
ネルＭＯＳトランジスタ３ａ→共通データ線２６ａ→ビ
ット線２５ａ→トランスファ・ゲート用ｎチャネルＭＯ
Ｓトランジスタ１２ａ→ドライバ用ｎチャネルＭＯＳト
ランジスタ１３ａ−＋電源線２４を介して電流が流れる
。これに対し、ドライバ用ｎチャネルＭＯＳトランジス
タ１３ｂはオフになっているから電流は流れない。この
為、共通データ線２６ａと２６ｂとの間には電位差を生
じるので、これをバイポーラ・トランジスタ５ａ及び５
ｂなどからなるセンス増幅器ＳＡに依って検出する。メ
モリ・セルＭＣがデータの“１”′を記憶している場合
も同様である。
態であり、負荷用ｐチャネルＭＯＳトランジスタ３ａ及
び３ｂは両方ともオン、そして、書き込み用ｎチャネル
ＭＯＳトランジスタ４ａ及び４ｂは両方ともオフとなる
。今、選択されたメモリ・セルＭＣがデータの“０”を
記憶しているとするとドライバ用ｎチャネルＭＯＳトラ
ンジスタ１３ａはオンになっているから、負荷用ｐチャ
ネルＭＯＳトランジスタ３ａ→共通データ線２６ａ→ビ
ット線２５ａ→トランスファ・ゲート用ｎチャネルＭＯ
Ｓトランジスタ１２ａ→ドライバ用ｎチャネルＭＯＳト
ランジスタ１３ａ−＋電源線２４を介して電流が流れる
。これに対し、ドライバ用ｎチャネルＭＯＳトランジス
タ１３ｂはオフになっているから電流は流れない。この
為、共通データ線２６ａと２６ｂとの間には電位差を生
じるので、これをバイポーラ・トランジスタ５ａ及び５
ｂなどからなるセンス増幅器ＳＡに依って検出する。メ
モリ・セルＭＣがデータの“１”′を記憶している場合
も同様である。
第３図に見られるＲＡＭに於いて、その書き込み時には
、エミッタが互いに接続されたパイボー？・トランジス
タ５ａ並びに５ｂに於ける一方のベースが定電圧電源電
圧■■と略同じレベルにあると共に他方のベースが負側
電源電圧ＶｔＥと略同じレベルに引き下げられている。
、エミッタが互いに接続されたパイボー？・トランジス
タ５ａ並びに５ｂに於ける一方のベースが定電圧電源電
圧■■と略同じレベルにあると共に他方のベースが負側
電源電圧ＶｔＥと略同じレベルに引き下げられている。
この際、ベースのレベルが引き下げられている方のバイ
ポーラ・トランジスタに於けるベース・工ξツタ間には
逆方向電圧が印加される。一般に、集積回路に於けるバ
イポーラ・トランジスタのベース・工ξツタ間逆方向耐
圧ＢＶｔｔは５〔■〕以下であり、パターンの微細に伴
って低下する傾向にあり、しばしば２〜３〔ｖ〕程度に
なる。このトランジスタに加わっている逆方向電圧は、 Ｖａｔｌ ｌ Ｖａｓｔ Ｖａｔ （Ｖｍｉ＝０．
８Ｖ）、で表され、これがベース・エミッタ間逆方向耐
圧Ｂｖｏを越えると耐圧破壊が起こり、特性劣化或いは
永久破壊の状態となる．また、多結晶シリコン・ベース
のセルフ・アライメント方式バイポーラ・トランジスタ
など、微細化されたバイポーラ・トランジスタに於いて
は、加わる電圧がベース・工ξツタ間逆方向耐圧ＢＶ！
．以下であっても、大きな逆方向電圧を印加することに
依って電流増幅率ｈ，。が低下するなど特性の劣化が起
こることは知られている。
ポーラ・トランジスタに於けるベース・工ξツタ間には
逆方向電圧が印加される。一般に、集積回路に於けるバ
イポーラ・トランジスタのベース・工ξツタ間逆方向耐
圧ＢＶｔｔは５〔■〕以下であり、パターンの微細に伴
って低下する傾向にあり、しばしば２〜３〔ｖ〕程度に
なる。このトランジスタに加わっている逆方向電圧は、 Ｖａｔｌ ｌ Ｖａｓｔ Ｖａｔ （Ｖｍｉ＝０．
８Ｖ）、で表され、これがベース・エミッタ間逆方向耐
圧Ｂｖｏを越えると耐圧破壊が起こり、特性劣化或いは
永久破壊の状態となる．また、多結晶シリコン・ベース
のセルフ・アライメント方式バイポーラ・トランジスタ
など、微細化されたバイポーラ・トランジスタに於いて
は、加わる電圧がベース・工ξツタ間逆方向耐圧ＢＶ！
．以下であっても、大きな逆方向電圧を印加することに
依って電流増幅率ｈ，。が低下するなど特性の劣化が起
こることは知られている。
本発明は、ＢｉＣＭＯＳからなるＲＡＭに於けるセンス
増幅器を構或しているバイポーラ・トランジスタのベー
ス・エミッタ間に過大な逆方向電圧が印加されることな
く書き込みを実施できるようにする。
増幅器を構或しているバイポーラ・トランジスタのベー
ス・エミッタ間に過大な逆方向電圧が印加されることな
く書き込みを実施できるようにする。
［課題を解決するための手段〕
本発明に依る半導体記憶装置に於いては、ビット線対（
例えばビット線２５ａ及び２５ｂ）の間に介挿されてデ
ータの遣り取りを行うメモリ・セル（例えばメモリ・セ
ルＭＣ）と、該ビット線対からコラム・スイッチ（例え
ばコラム・スイッチＣＳ）を介して延在する共通データ
線対（例えば共通データ線２６ａ及び２６ｂ）と、該共
通データ線対の間に介挿されて電位を検出する為のバイ
ポーラ・トランジスタ対（例えばバイポーラ・トランジ
スタ５ａ及び５ｂ）をもって構威されたセンス増幅器（
例えばセンス増幅器ＳＡ）と、該共通データ線と第一の
電源線（例えば電源線２４）とにドレイン並びにソース
をそれぞれ接続して介挿された書き込み用ＭＯＳトラン
ジスタ対（例えば書き込み用ｎチャネルＭＯＳトランジ
スタ４ａ並びに４ｂ）と、該共通データ線と第二の電源
線（例えば電源線２２）とにドレイン並びにソースをそ
れぞれ接続して介挿された負荷用ＭＯＳトランジスタ対
（例えば負荷用ｐチャネルＭＯＳトランジスタ３ａ及び
３ｂ）と、該共通データ線と前記センス増幅器のバイポ
ーラ・トランジスタに於けるベースとにソース並びにド
レインをそれぞれ接続して介挿されたＭＯＳトランジス
タ対（例えばｐチャネルＭＯＳトランジスタｌａ及びｌ
ｂ）と、前記第二の電源線と前記センス増幅器のバイポ
ーラ・トランジスタに於けるベースとにアノード並びに
カソードをそれぞれ接続して介挿されたダイオード対（
例えばダイオード２ａ及び２ｂ）とを備えてなり、前記
共通データ線と前記センス増幅器のバイポーラ・トラン
ジスタに於けるベースとにソース並びにドレインをそれ
ぞれ接続して介挿されたＭＯＳトランジスタ対は、読み
出し時に両方とも導通し、且つ、書き込み時には一方が
導通すると共に他方が非導通となって該非導通側のバイ
ポーラ・トランジスタのベースは前記ダイオードを介し
て所定電位にクランプされるよう構或する。
例えばビット線２５ａ及び２５ｂ）の間に介挿されてデ
ータの遣り取りを行うメモリ・セル（例えばメモリ・セ
ルＭＣ）と、該ビット線対からコラム・スイッチ（例え
ばコラム・スイッチＣＳ）を介して延在する共通データ
線対（例えば共通データ線２６ａ及び２６ｂ）と、該共
通データ線対の間に介挿されて電位を検出する為のバイ
ポーラ・トランジスタ対（例えばバイポーラ・トランジ
スタ５ａ及び５ｂ）をもって構威されたセンス増幅器（
例えばセンス増幅器ＳＡ）と、該共通データ線と第一の
電源線（例えば電源線２４）とにドレイン並びにソース
をそれぞれ接続して介挿された書き込み用ＭＯＳトラン
ジスタ対（例えば書き込み用ｎチャネルＭＯＳトランジ
スタ４ａ並びに４ｂ）と、該共通データ線と第二の電源
線（例えば電源線２２）とにドレイン並びにソースをそ
れぞれ接続して介挿された負荷用ＭＯＳトランジスタ対
（例えば負荷用ｐチャネルＭＯＳトランジスタ３ａ及び
３ｂ）と、該共通データ線と前記センス増幅器のバイポ
ーラ・トランジスタに於けるベースとにソース並びにド
レインをそれぞれ接続して介挿されたＭＯＳトランジス
タ対（例えばｐチャネルＭＯＳトランジスタｌａ及びｌ
ｂ）と、前記第二の電源線と前記センス増幅器のバイポ
ーラ・トランジスタに於けるベースとにアノード並びに
カソードをそれぞれ接続して介挿されたダイオード対（
例えばダイオード２ａ及び２ｂ）とを備えてなり、前記
共通データ線と前記センス増幅器のバイポーラ・トラン
ジスタに於けるベースとにソース並びにドレインをそれ
ぞれ接続して介挿されたＭＯＳトランジスタ対は、読み
出し時に両方とも導通し、且つ、書き込み時には一方が
導通すると共に他方が非導通となって該非導通側のバイ
ポーラ・トランジスタのベースは前記ダイオードを介し
て所定電位にクランプされるよう構或する。
前記構或を採ることに依り、センス増幅器を構或するバ
イポーラ・トランジスタのベース・エミッタ間に過大な
逆方向電圧が加わらないようにしながら、従来の半導体
記憶装置と全く変わりない書き込み及び読み出しを行う
ことができる。
イポーラ・トランジスタのベース・エミッタ間に過大な
逆方向電圧が加わらないようにしながら、従来の半導体
記憶装置と全く変わりない書き込み及び読み出しを行う
ことができる。
〔実施例］
第ｌ図は本発明一実施例を説明するための要部回路図を
表し、第３図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
表し、第３図に於いて用いた記号と同記号は同部分を表
すか或いは同じ意味を持つものとする。
図に於いて、ｌａ及びｔｂはｐチャネルＭＯＳトランジ
スタ、２ａ及び２ｂはダイオードをそれぞれ示している
。
スタ、２ａ及び２ｂはダイオードをそれぞれ示している
。
図から明らかなように、ｐチャネルＭＯＳトランジスタ
１ａは、共通データ線２６ａの負荷用ｐチャネルＭＯＳ
Ｉ−ランジスタ３ａと書き込み用ｎチャネルＭＯＳトラ
ンジスタ４ａとの接続点及びセンス増幅器ＳＡを構或す
るバイポーラ・トランジスタ５ａのベース間に介挿され
、そのゲートは書き込み回路用ＮＯＲゲー｝１４ａの出
力、従って、接続点２７ａのレベルで制御されるように
なっていて、また、ダイオード２ａは、定電圧電源電圧
■。の電源線２２とセンス増幅器ＳＡを構成するバイポ
ーラ・トランジスタ５ａのベースとの間を結ぶように順
方向接続されている。
１ａは、共通データ線２６ａの負荷用ｐチャネルＭＯＳ
Ｉ−ランジスタ３ａと書き込み用ｎチャネルＭＯＳトラ
ンジスタ４ａとの接続点及びセンス増幅器ＳＡを構或す
るバイポーラ・トランジスタ５ａのベース間に介挿され
、そのゲートは書き込み回路用ＮＯＲゲー｝１４ａの出
力、従って、接続点２７ａのレベルで制御されるように
なっていて、また、ダイオード２ａは、定電圧電源電圧
■。の電源線２２とセンス増幅器ＳＡを構成するバイポ
ーラ・トランジスタ５ａのベースとの間を結ぶように順
方向接続されている。
ｐチャネルＭＯＳトランジスタ１ｂは、共通データ線２
６ｂの負荷用ｐチャネルＭＯＳトランジスタ３ｂと書き
込み用ｎチャネルＭＯＳトランジスタ４ｂとの接続点及
びセンス増幅器ＳＡを構或するバイポーラ・トランジス
タ５ｂのベース間に介挿され、そのゲートは書き込み回
路用ＮＯＲゲート１４ｂの出力、従って、接続点２７ｂ
のレヘルで制御されるようになっていて、また、ダイオ
？ド２ｂは、定電圧電源電圧ＶＲＳの電源線２２とセン
ス増幅器ＳＡを構成するバイポーラ・トランジスタ５ｂ
のベースとの間を結ぶように順方向接続されている。
６ｂの負荷用ｐチャネルＭＯＳトランジスタ３ｂと書き
込み用ｎチャネルＭＯＳトランジスタ４ｂとの接続点及
びセンス増幅器ＳＡを構或するバイポーラ・トランジス
タ５ｂのベース間に介挿され、そのゲートは書き込み回
路用ＮＯＲゲート１４ｂの出力、従って、接続点２７ｂ
のレヘルで制御されるようになっていて、また、ダイオ
？ド２ｂは、定電圧電源電圧ＶＲＳの電源線２２とセン
ス増幅器ＳＡを構成するバイポーラ・トランジスタ５ｂ
のベースとの間を結ぶように順方向接続されている。
さて、ここで、書き込み信号ＷＥが“゜Ｌ”レベルのと
きは書き込み状態であり、入力端子１７からの書き込み
データＤｉｎが“０′゜、即ち、“Ｌ Ｉ１レベルのと
きには接続点２７ａが“Ｈ″レベルとなるから、共通デ
ータ線２６ａの負荷用ｐチャネルＭＯＳトランジスタ３
ａはオフとなり、そして、書き込み用ｎチャネルＭＯＳ
トランジスタ４ａはオンとなるから、共通データ線２６
ａ及びビット線２５ａのレベルは略負側電源電圧■。の
程度にまで引き下げられる。このとき、ｐチャネルＭＯ
Ｓトランジスタ１ａは負荷用ＰチャネルＭＯＳトランジ
スタ３ａと同様にオフであるから、センス増幅器ＳＡを
構或するバイポーラ・トランジスタ５ａのベースは共通
データ線２６ａから切り離され、しかも、そこでのレベ
ルはダイオード２ａの作用でＶ■一ｖ０以下には下がら
ないようにクラ？プされテイる（ｖＩｌｔＬ＝．０．８
〔■〕）。コレニ対し、接続点２’７ｂは゜“Ｌ”レベ
ルとなるから、共通データ線２６ｂの負荷用ｐチャネル
ＭＯＳトランジスタ３ｂはオンとなり、そして、書き込
み用ｎチャネルＭＯＳトランジスタ４ｂはオフとなるか
ら、共通データ線２６ｂ及びビット線２５ｂのレベルは
略定電圧電ｉｔＦ！Ｌｖ■の程度に保たれる。このとき
、ｐチャネルＭＯＳトランジスタ１ｂは負荷用ｐチャネ
ルＭＯＳトランジスタ３ｂと同様にオンであるから、セ
ンス増幅器ＳＡを構成するバイポーラ・トランジスタ５
ｂのベースは共通データ線２６ａと接続されている。
きは書き込み状態であり、入力端子１７からの書き込み
データＤｉｎが“０′゜、即ち、“Ｌ Ｉ１レベルのと
きには接続点２７ａが“Ｈ″レベルとなるから、共通デ
ータ線２６ａの負荷用ｐチャネルＭＯＳトランジスタ３
ａはオフとなり、そして、書き込み用ｎチャネルＭＯＳ
トランジスタ４ａはオンとなるから、共通データ線２６
ａ及びビット線２５ａのレベルは略負側電源電圧■。の
程度にまで引き下げられる。このとき、ｐチャネルＭＯ
Ｓトランジスタ１ａは負荷用ＰチャネルＭＯＳトランジ
スタ３ａと同様にオフであるから、センス増幅器ＳＡを
構或するバイポーラ・トランジスタ５ａのベースは共通
データ線２６ａから切り離され、しかも、そこでのレベ
ルはダイオード２ａの作用でＶ■一ｖ０以下には下がら
ないようにクラ？プされテイる（ｖＩｌｔＬ＝．０．８
〔■〕）。コレニ対し、接続点２’７ｂは゜“Ｌ”レベ
ルとなるから、共通データ線２６ｂの負荷用ｐチャネル
ＭＯＳトランジスタ３ｂはオンとなり、そして、書き込
み用ｎチャネルＭＯＳトランジスタ４ｂはオフとなるか
ら、共通データ線２６ｂ及びビット線２５ｂのレベルは
略定電圧電ｉｔＦ！Ｌｖ■の程度に保たれる。このとき
、ｐチャネルＭＯＳトランジスタ１ｂは負荷用ｐチャネ
ルＭＯＳトランジスタ３ｂと同様にオンであるから、セ
ンス増幅器ＳＡを構成するバイポーラ・トランジスタ５
ｂのベースは共通データ線２６ａと接続されている。
前記したところから明らかなように、センス増幅器ＳＡ
を構成するバイポーラ・トランジスタのベース・エミッ
タ間に過大な逆方向電圧を印加することなく書き込みを
実施することができる。
を構成するバイポーラ・トランジスタのベース・エミッ
タ間に過大な逆方向電圧を印加することなく書き込みを
実施することができる。
前記の場合とは反対に、入力端子１７からの書き込みデ
ータＤｉが“１′゛、即ち、“Ｈ”レベルのときにも同
様である。
ータＤｉが“１′゛、即ち、“Ｈ”レベルのときにも同
様である。
書き込み信号ＷＥが“Ｈ ＋＋レベルのときは読み出し
状態であり、負荷用ｐチャネルＭＯＳトランジスタ３ａ
及び３ｂは両方ともオン、そして、書き込み用ｎチャネ
ルＭＯＳトランジスタ４ａ及び４ｂは両方ともオフとな
る。このとき、ｐチャネルＭＯＳトランジスタ１ａ及び
ｌｂは負荷用ｐチャネルＭＯＳトランジスタ３ａ及び３
ｂと同様にオンであるから、センス増幅器ＳＡを構或す
るバイポーラ・トランジスタ５ａ及び５ｂのベースは共
通データ線２６ａ及び２６ｂと充分に低い抵抗（ｐチャ
ネルＭＯＳトランジスタ１ａ及び１ｂのオン抵抗）を介
して接続されている。従って、センス増幅器ＳＡは、従
来のそれと同様、共通データ線２６ａと２６ｂとの間の
電位差を検出して出力する。
状態であり、負荷用ｐチャネルＭＯＳトランジスタ３ａ
及び３ｂは両方ともオン、そして、書き込み用ｎチャネ
ルＭＯＳトランジスタ４ａ及び４ｂは両方ともオフとな
る。このとき、ｐチャネルＭＯＳトランジスタ１ａ及び
ｌｂは負荷用ｐチャネルＭＯＳトランジスタ３ａ及び３
ｂと同様にオンであるから、センス増幅器ＳＡを構或す
るバイポーラ・トランジスタ５ａ及び５ｂのベースは共
通データ線２６ａ及び２６ｂと充分に低い抵抗（ｐチャ
ネルＭＯＳトランジスタ１ａ及び１ｂのオン抵抗）を介
して接続されている。従って、センス増幅器ＳＡは、従
来のそれと同様、共通データ線２６ａと２６ｂとの間の
電位差を検出して出力する。
第２図は本発明に於ける他の実施例を説明する為の要部
回路図を表し、第１図及び第３図に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つものとす
る。
回路図を表し、第１図及び第３図に於いて用いた記号と
同記号は同部分を表すか或いは同じ意味を持つものとす
る。
図に於いて、３０ａ及び３０ｂはｎチャネルＭＯＳトラ
ンジスタをそれぞれ示している。
ンジスタをそれぞれ示している。
図から明らかなように、ｎチャネルＭＯＳトランジスタ
３０ａは、ｐチャネルＭＯＳトランジスタｌａ及びセン
ス増幅器ＳＡを構成するバイポーラ・トランジスタ５ａ
に於けるベースの接続点と負側電源電圧■。を供給する
電源線２４との間に介挿され、また、ｎチャネルＭＯＳ
トランジスタ３０ｂは、ｐチャネルＭＯＳトランジスタ
１ｂ及びセンス増幅器ＳＡを構成するバイポーラ・トラ
ンジスタ５ｂに於けるベースの接続点と負側電源電圧ｖ
０を供給する電源線２４との間に介挿されている． この実施例では、ｐチャネルＭＯＳｔ−ランジスタｌａ
がオンとなるような場合にはｎチャネルＭＯＳトランジ
スタ３０ａがオフであり、反対にｐチャネルＭＯＳトラ
ンジスタ１ａがオフとなるような場合にはｎチャネルＭ
ＯＳトランジスタ３ｏａがオンとなる。また、同様に、
ｎチャネルＭＯＳトランジスタ３０ｂの動作はｐチャネ
ルＭＯＳトランジスタｉｂの動作と反対になっている。
３０ａは、ｐチャネルＭＯＳトランジスタｌａ及びセン
ス増幅器ＳＡを構成するバイポーラ・トランジスタ５ａ
に於けるベースの接続点と負側電源電圧■。を供給する
電源線２４との間に介挿され、また、ｎチャネルＭＯＳ
トランジスタ３０ｂは、ｐチャネルＭＯＳトランジスタ
１ｂ及びセンス増幅器ＳＡを構成するバイポーラ・トラ
ンジスタ５ｂに於けるベースの接続点と負側電源電圧ｖ
０を供給する電源線２４との間に介挿されている． この実施例では、ｐチャネルＭＯＳｔ−ランジスタｌａ
がオンとなるような場合にはｎチャネルＭＯＳトランジ
スタ３０ａがオフであり、反対にｐチャネルＭＯＳトラ
ンジスタ１ａがオフとなるような場合にはｎチャネルＭ
ＯＳトランジスタ３ｏａがオンとなる。また、同様に、
ｎチャネルＭＯＳトランジスタ３０ｂの動作はｐチャネ
ルＭＯＳトランジスタｉｂの動作と反対になっている。
従って、センス増幅器ＳＡを構或するバイポーラ・トラ
ンジスタ５ａ或いは５ｂのベースが共通データ線２６ａ
或いは２６ｂから切り離された際、バイポーラ・トラン
ジスタ５ａ或いは５ｂのベースを積極的に■。−■．に
引き下げる役割を果たすことができ、従って、書き込み
中に当該書き込みデータを直ちにセンス増幅器ＭＣから
出力することが可能になる。
ンジスタ５ａ或いは５ｂのベースが共通データ線２６ａ
或いは２６ｂから切り離された際、バイポーラ・トラン
ジスタ５ａ或いは５ｂのベースを積極的に■。−■．に
引き下げる役割を果たすことができ、従って、書き込み
中に当該書き込みデータを直ちにセンス増幅器ＭＣから
出力することが可能になる。
本発明に依る半導体記憶装置に於いては、共通データ線
とセンス増幅器のバイポーラ・トランジスタに於けるベ
ースとにソース並びにドレインをそれぞれ接続して介挿
されたＭＯＳトランジスタ対とバイポーラ・トランジス
タのベースを所定電圧にクランブするダイオードとを備
えていて、該ＭＯＳトランジスタ対は、読み出し時に両
方とも導通し、且つ、書き込み時にレベルが引き下げら
れない側の共通データ線に対応するＭＯＳトランジスタ
が導通すると共にレベルが引き下げられる側の共通デー
タ線に対応するＭＯＳＩ−ランジスタが非導通となり、
しかも、レベルが引き下げられる側の共通データ線に接
続されたバイポーラ・トランジスタのベースはダイオー
ドを介して所定電圧にクランプされるようになっている
。
とセンス増幅器のバイポーラ・トランジスタに於けるベ
ースとにソース並びにドレインをそれぞれ接続して介挿
されたＭＯＳトランジスタ対とバイポーラ・トランジス
タのベースを所定電圧にクランブするダイオードとを備
えていて、該ＭＯＳトランジスタ対は、読み出し時に両
方とも導通し、且つ、書き込み時にレベルが引き下げら
れない側の共通データ線に対応するＭＯＳトランジスタ
が導通すると共にレベルが引き下げられる側の共通デー
タ線に対応するＭＯＳＩ−ランジスタが非導通となり、
しかも、レベルが引き下げられる側の共通データ線に接
続されたバイポーラ・トランジスタのベースはダイオー
ドを介して所定電圧にクランプされるようになっている
。
前記構或を採ることに依り、センス増幅器を構成するバ
イポーラ・トランジスタのベース・工旦ッタ間に過大な
逆方向電圧が加わらないようにしながら、従来の半導体
記憶装置と全く変わりない書き込み及び読み出しを行う
ことができる。
イポーラ・トランジスタのベース・工旦ッタ間に過大な
逆方向電圧が加わらないようにしながら、従来の半導体
記憶装置と全く変わりない書き込み及び読み出しを行う
ことができる。
第１図は本発明一実施例を説明する為の要部回路図、第
２図は本発明に於ける他の実施例を説明する為の要部回
路図、第３図はＢｉＣＭＯＳからなるＲＡＭに於けるセ
ンス増幅器並びにその近傍を表す要部回路図である。 図に於いて、１ａ並びにｌｂはｐチャネルＭＯＳトラン
ジスタ、２ａ並びに２ｂはダイオード、３ａ並びに３ｂ
は共通データ線の負荷用ｐチャネルＭＯＳトランジスタ
、４ａ並びに４ｂは書き込み用ｎチャネルＭＯＳトラン
ジスタ、５ａ並びに５ｂはセンス増幅器を構成するバイ
ポーラ・トランジスタ、６ａ並びに６ｂは負荷抵抗、７
はセンス増幅器に於ける定電流源、８ａ並びに８ｂはコ
ラム・スイッチを構或するｐチャネルＭＯＳトランジス
タ、９ａ並びに９ｂはコラム・スイッチを構成するｎチ
ャネルＭＯＳトランジスタ、１０ａ並びにｔａｂはビッ
ト線負荷用ｐチャネルＭＯＳトランジスタ、１２ａ並び
に１２ｂはメモリ・セルに於けるトランスファ・ゲート
用ｎチャネルＭＯＳトランジスタ、１３ａ並びに１３ｂ
はドライバ用ｎチャネルＭＯＳトランジスタ、１４ａ及
び１４ｂは書き込み回路用ＮＯＲゲート、１５はコラム
選択用ＮＯＲゲート、１６は書き込み回路用ゲート、ｌ
７は書き込みデータＤ ｉ ｎの入力端子、１８は書き
込み信号ＷＥの入力端子、１９はコラム選択信号Ｙ。の
入力端子、２０はワード線Ｘ５の端子、２１ａ及び２ｌ
ｂはセンス増幅器の出力端子、２２は定電圧電源電圧■
。を供給する為の電源線（第二の電源線）、２３は正側
電源電圧■。０を供給する為の電源線、２４は負側電源
電圧■。 を供給する為の電源線（第一の電源線）、２５ａ及び２
５ｂはビット線、２６ａ及び２６ｂは共通データ線、２
７ａ及び２７ｂは接続点、２８は接続点、２９は接続点
、３０ａ及び３０ｂはｎチャネルＭＯＳトランジスタ、
ＳＡはセンス増幅器、ＣＳはコラム・スイッチ、ＭＣは
メモリ・セルをそれぞれ示している。
２図は本発明に於ける他の実施例を説明する為の要部回
路図、第３図はＢｉＣＭＯＳからなるＲＡＭに於けるセ
ンス増幅器並びにその近傍を表す要部回路図である。 図に於いて、１ａ並びにｌｂはｐチャネルＭＯＳトラン
ジスタ、２ａ並びに２ｂはダイオード、３ａ並びに３ｂ
は共通データ線の負荷用ｐチャネルＭＯＳトランジスタ
、４ａ並びに４ｂは書き込み用ｎチャネルＭＯＳトラン
ジスタ、５ａ並びに５ｂはセンス増幅器を構成するバイ
ポーラ・トランジスタ、６ａ並びに６ｂは負荷抵抗、７
はセンス増幅器に於ける定電流源、８ａ並びに８ｂはコ
ラム・スイッチを構或するｐチャネルＭＯＳトランジス
タ、９ａ並びに９ｂはコラム・スイッチを構成するｎチ
ャネルＭＯＳトランジスタ、１０ａ並びにｔａｂはビッ
ト線負荷用ｐチャネルＭＯＳトランジスタ、１２ａ並び
に１２ｂはメモリ・セルに於けるトランスファ・ゲート
用ｎチャネルＭＯＳトランジスタ、１３ａ並びに１３ｂ
はドライバ用ｎチャネルＭＯＳトランジスタ、１４ａ及
び１４ｂは書き込み回路用ＮＯＲゲート、１５はコラム
選択用ＮＯＲゲート、１６は書き込み回路用ゲート、ｌ
７は書き込みデータＤ ｉ ｎの入力端子、１８は書き
込み信号ＷＥの入力端子、１９はコラム選択信号Ｙ。の
入力端子、２０はワード線Ｘ５の端子、２１ａ及び２ｌ
ｂはセンス増幅器の出力端子、２２は定電圧電源電圧■
。を供給する為の電源線（第二の電源線）、２３は正側
電源電圧■。０を供給する為の電源線、２４は負側電源
電圧■。 を供給する為の電源線（第一の電源線）、２５ａ及び２
５ｂはビット線、２６ａ及び２６ｂは共通データ線、２
７ａ及び２７ｂは接続点、２８は接続点、２９は接続点
、３０ａ及び３０ｂはｎチャネルＭＯＳトランジスタ、
ＳＡはセンス増幅器、ＣＳはコラム・スイッチ、ＭＣは
メモリ・セルをそれぞれ示している。
Claims (1)
- 【特許請求の範囲】 ビット線対の間に介挿されてデータの遣り取りを行うメ
モリ・セルと、 該ビット線対からコラム・スイッチを介して延在する共
通データ線対と、 該共通データ線対の間に介挿されて電位を検出する為の
バイポーラ・トランジスタ対をもって構成されたセンス
増幅器と、 該共通データ線と第一の電源線とにドレイン並びにソー
スをそれぞれ接続して介挿された書き込み用ＭＯＳトラ
ンジスタ対と、 該共通データ線と第二の電源線とにドレイン並びにソー
スをそれぞれ接続して介挿された負荷用ＭＯＳトランジ
スタ対と、 該共通データ線と前記センス増幅器のバイポーラ・トラ
ンジスタに於けるベースとにソース並びにドレインをそ
れぞれ接続して介挿されたＭＯＳトランジスタ対と、 前記第二の電源線と前記センス増幅器のバイポーラ・ト
ランジスタに於けるベースとにアノード並びにカソード
をそれぞれ接続して介挿されたダイオード対と を備えてなり、 前記共通データ線と前記センス増幅器のバイポーラ・ト
ランジスタに於けるベースとにソース並びにドレインを
それぞれ接続して介挿されたＭＯＳトランジスタ対は、
読み出し時に両方とも導通し、且つ、書き込み時には一
方が導通すると共に他方が非導通となって該非導通側の
バイポーラ・トランジスタのベースは前記ダイオードを
介して所定電位にクランプされるものであることを特徴
とする半導体記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240205A JPH03104090A (ja) | 1989-09-18 | 1989-09-18 | 半導体記憶装置 |
| DE69024000T DE69024000T2 (de) | 1989-09-18 | 1990-09-17 | Halbleiterspeicheranordnung. |
| EP90117886A EP0418794B1 (en) | 1989-09-18 | 1990-09-17 | Semiconductor memory device |
| KR1019900014700A KR930011787B1 (ko) | 1989-09-18 | 1990-09-18 | 반도체 메모리 장치 |
| US07/584,342 US5168467A (en) | 1989-09-18 | 1990-09-18 | Semiconductor memory device having sense amplifier protection |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1240205A JPH03104090A (ja) | 1989-09-18 | 1989-09-18 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03104090A true JPH03104090A (ja) | 1991-05-01 |
Family
ID=17056017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1240205A Pending JPH03104090A (ja) | 1989-09-18 | 1989-09-18 | 半導体記憶装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5168467A (ja) |
| EP (1) | EP0418794B1 (ja) |
| JP (1) | JPH03104090A (ja) |
| KR (1) | KR930011787B1 (ja) |
| DE (1) | DE69024000T2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0660671A (ja) * | 1992-08-06 | 1994-03-04 | Nec Corp | 半導体記憶装置 |
| US5315556A (en) * | 1991-03-20 | 1994-05-24 | Fujitsu Limited | Semiconductor memory having improved sense amplifier |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0469894A (ja) * | 1990-07-09 | 1992-03-05 | Fujitsu Ltd | 半導体記憶装置 |
| KR100324013B1 (ko) * | 1994-04-27 | 2002-05-13 | 박종섭 | 반도체소자의데이타전송방법및그장치 |
| US5535166A (en) * | 1994-07-25 | 1996-07-09 | Microunity Systems Engineering, Inc. | Circuit for isolating and driving interconnect lines |
| JP2006260742A (ja) * | 2005-02-15 | 2006-09-28 | Sanyo Electric Co Ltd | メモリ |
| US9324412B2 (en) * | 2012-10-31 | 2016-04-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Memory architecture |
| US11196574B2 (en) * | 2017-08-17 | 2021-12-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Physically unclonable function (PUF) generation |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4078261A (en) * | 1976-01-02 | 1978-03-07 | Motorola, Inc. | Sense/write circuits for bipolar random access memory |
| JPS60167187A (ja) * | 1984-02-10 | 1985-08-30 | Hitachi Ltd | 記憶装置 |
| US4825413A (en) * | 1987-02-24 | 1989-04-25 | Texas Instruments Incorporated | Bipolar-CMOS static ram memory device |
| US4864540A (en) * | 1988-02-11 | 1989-09-05 | Digital Equipment Corporation | Bipolar ram having no write recovery time |
-
1989
- 1989-09-18 JP JP1240205A patent/JPH03104090A/ja active Pending
-
1990
- 1990-09-17 EP EP90117886A patent/EP0418794B1/en not_active Expired - Lifetime
- 1990-09-17 DE DE69024000T patent/DE69024000T2/de not_active Expired - Fee Related
- 1990-09-18 KR KR1019900014700A patent/KR930011787B1/ko not_active IP Right Cessation
- 1990-09-18 US US07/584,342 patent/US5168467A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5315556A (en) * | 1991-03-20 | 1994-05-24 | Fujitsu Limited | Semiconductor memory having improved sense amplifier |
| JPH0660671A (ja) * | 1992-08-06 | 1994-03-04 | Nec Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
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| EP0418794B1 (en) | 1995-12-06 |
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| EP0418794A2 (en) | 1991-03-27 |
| KR910006989A (ko) | 1991-04-30 |
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