JP2638016B2 - 半導体回路 - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体回路に対し、特に低電力化および出
力電位の制御方法に工夫が施されたECL（Emitter Coupl
ed Logic）回路に関するものである。
力電位の制御方法に工夫が施されたECL（Emitter Coupl
ed Logic）回路に関するものである。
従来、エミッタフォロワ形式の高速バイポーラECL回
路としては、例えばLSIハンドブック（pp,137〜138）に
記載されているような回路構成のものが広く用いられて
いる。
路としては、例えばLSIハンドブック（pp,137〜138）に
記載されているような回路構成のものが広く用いられて
いる。
第９図は、従来のエミッタフォロワ形式ECL回路の基
本構成図である。
本構成図である。
第９図において、IN1,IN2は入力端子、I1は定電流源
の電流、VEEは負電流の電圧、R1はコレクタ抵抗、RTは
終端抵抗、VTは終端用負電源の電圧、OUTは出力端子、Q
1,Q2,Q3はNPNバイポーラトランジスタアである。
の電流、VEEは負電流の電圧、R1はコレクタ抵抗、RTは
終端抵抗、VTは終端用負電源の電圧、OUTは出力端子、Q
1,Q2,Q3はNPNバイポーラトランジスタアである。
第９図の回路において、トランジスタQ1が導通、Q2が
非導通のときの出力端子OUTの出力電位をVOHとし、逆に
トランジスタQ2が導通、Q1が非導通のときの出力端子OU
Tの出力電位をVOLとした場合、VOH,VOLの値は次式
（１）および（２）で表わされる。
非導通のときの出力端子OUTの出力電位をVOHとし、逆に
トランジスタQ2が導通、Q1が非導通のときの出力端子OU
Tの出力電位をVOLとした場合、VOH,VOLの値は次式
（１）および（２）で表わされる。
VOH＝−IBHR1−VBE ……（１） VOL＝−I1R1−IBLR1−VBE ……（２） ここで、IBHはトランジスタQ2の非導通時にQ3のベー
スを流れる電流であり、VBEはトランジスタQ3のベース
・エミッタ間順方向電圧であり、I1は定電流源電流であ
り、IBLはトランジスタQ2の導通時にQ3のベースを流れ
る電流である。
スを流れる電流であり、VBEはトランジスタQ3のベース
・エミッタ間順方向電圧であり、I1は定電流源電流であ
り、IBLはトランジスタQ2の導通時にQ3のベースを流れ
る電流である。
上式（１）は、アース電位から、IBHとR1の積（つま
り、コレクタ抵抗R1での電圧降下分）とトランジスタQ3
のベース・エミッタ間の電圧降下分とを差し引いた値で
あり、これがQ2の非導通時の出力電圧である。また、上
式（２）は、アース電位から、Q2を通過する電流I1とR1
の積と、R1を介してQ3のベース・エミッタを流れる電流
とR1との積のと、トランジスタQ3のベース・エミッタ間
の電圧降下分を差し引いた値であり、これがQ2の導通時
の出力電圧である。
り、コレクタ抵抗R1での電圧降下分）とトランジスタQ3
のベース・エミッタ間の電圧降下分とを差し引いた値で
あり、これがQ2の非導通時の出力電圧である。また、上
式（２）は、アース電位から、Q2を通過する電流I1とR1
の積と、R1を介してQ3のベース・エミッタを流れる電流
とR1との積のと、トランジスタQ3のベース・エミッタ間
の電圧降下分を差し引いた値であり、これがQ2の導通時
の出力電圧である。
ところで、ECL回路の出力振幅（VOH−VOL）は、概ねI
1とR1との積に等しく、通常0.8V以上必要である。すな
わち、一般には、VOHは−（0.8〜0.9）Ｖであって、高
出力のための論理‘1'であり、約−VBEの値であるのに
対して、VOLは−（1.6〜1.7）Ｖであって、低出力のた
めの論理‘0'である。出力の論理振幅は約0.8V（1
VBE）である。なお、VTは−（1.8〜２）Ｖである。
1とR1との積に等しく、通常0.8V以上必要である。すな
わち、一般には、VOHは−（0.8〜0.9）Ｖであって、高
出力のための論理‘1'であり、約−VBEの値であるのに
対して、VOLは−（1.6〜1.7）Ｖであって、低出力のた
めの論理‘0'である。出力の論理振幅は約0.8V（1
VBE）である。なお、VTは−（1.8〜２）Ｖである。
次に、第８図は、従来のECL回路を複数個並列接続し
た場合の図である。
た場合の図である。
第８図に示したように、ECL回路をチップ間、また同
一チップ内で複数個結合し、論理処理を行う回路とし
て、ワイアドオア接後が広く用いられている。これは、
複数個のエミッタ出力を互いに接続し、終端抵抗RTで終
端用電圧VTに終端するものである。
一チップ内で複数個結合し、論理処理を行う回路とし
て、ワイアドオア接後が広く用いられている。これは、
複数個のエミッタ出力を互いに接続し、終端抵抗RTで終
端用電圧VTに終端するものである。
このような従来の回路では、多数の非選択回路の出力
を低電位にして、１ケの選択回路の情報‘1',‘0'が出
力端子OUTに得られるようにしていた。従って、多数の
非選択回路にも常に電流I1〜Inを流し、かつ入力IN21〜
IN2nを高電位にする必要があった。なぜなら仮に非選択
回路の電流をゼロにすると、非選択回路のエミッタ出力
は高電位になってしまうため、選択回路からの情報
‘1',‘0'が無視されてしまう。従って、非選択になっ
た場合には、Q2,Q5,Qsを必ず導通させて、電流I1〜Inを
流す必要がある。
を低電位にして、１ケの選択回路の情報‘1',‘0'が出
力端子OUTに得られるようにしていた。従って、多数の
非選択回路にも常に電流I1〜Inを流し、かつ入力IN21〜
IN2nを高電位にする必要があった。なぜなら仮に非選択
回路の電流をゼロにすると、非選択回路のエミッタ出力
は高電位になってしまうため、選択回路からの情報
‘1',‘0'が無視されてしまう。従って、非選択になっ
た場合には、Q2,Q5,Qsを必ず導通させて、電流I1〜Inを
流す必要がある。
第９図において、ECL回路の消費電力を低減させるた
め、種々の方法が考えられている。いま、低電力化のた
めに、低電流の電流I1の値を小さくすると、規定の出力
振幅を得るためにはR1の値を大きく設定する必要があ
る。例えば、定電流が4mAで、抵抗R1が250Ωの場合に対
し、電流を半分の2mAにしたときには抵抗R1を500Ωにす
る必要があり、また電流を1mAにしたときには抵抗RTを1
KΩにする必要がある。
め、種々の方法が考えられている。いま、低電力化のた
めに、低電流の電流I1の値を小さくすると、規定の出力
振幅を得るためにはR1の値を大きく設定する必要があ
る。例えば、定電流が4mAで、抵抗R1が250Ωの場合に対
し、電流を半分の2mAにしたときには抵抗R1を500Ωにす
る必要があり、また電流を1mAにしたときには抵抗RTを1
KΩにする必要がある。
一方、前式（１）より明らかなように、VOHはエミッ
タフォロワ・トランジスタQ3のベース電流IBHと抵抗R1
の積に影響される。エミッタフォロワQ3のVOHに対する
出力電流をIOHとすると、出力終端条件がRT−50Ω、VT
−2Vの場合、出力電流IOHは約2mAとなる。なお、前式
（１）中のIBH×R1は、次式で置き変えられる。
タフォロワ・トランジスタQ3のベース電流IBHと抵抗R1
の積に影響される。エミッタフォロワQ3のVOHに対する
出力電流をIOHとすると、出力終端条件がRT−50Ω、VT
−2Vの場合、出力電流IOHは約2mAとなる。なお、前式
（１）中のIBH×R1は、次式で置き変えられる。
IBH×R1＝（IOH/hFE）×R1 ……（３） なお、hFEは、バイポーラトランジスタの電流増幅率
である。この場合、パイポーラトランジスタQ3の高耐圧
化のため、hFEが小さくなったり、上述したような低電
圧化のためにR1を大きくした場合には、上式（３）およ
び前式（１）より、出力電圧VOHが低下し、ECLの出力レ
ベル仕様を満たせなくなるという問題がある。
である。この場合、パイポーラトランジスタQ3の高耐圧
化のため、hFEが小さくなったり、上述したような低電
圧化のためにR1を大きくした場合には、上式（３）およ
び前式（１）より、出力電圧VOHが低下し、ECLの出力レ
ベル仕様を満たせなくなるという問題がある。
次に、第８図に示すように、従来のECL回路で、ワイ
アドオア論理をとるために、選択時も非選択時にも常に
一定の電流I1〜Inを流す必要があるため、消費電力が増
加するという問題がある。
アドオア論理をとるために、選択時も非選択時にも常に
一定の電流I1〜Inを流す必要があるため、消費電力が増
加するという問題がある。
本発明の第１の目的は、複数個のECL回路のエミッタ
フォロワ出力をワイアドオアで結合した回路において、
非選択回路の消費電流をゼロにすることができるととも
に、低電位出力を可能な半導体回路を供給することにあ
る。
フォロワ出力をワイアドオアで結合した回路において、
非選択回路の消費電流をゼロにすることができるととも
に、低電位出力を可能な半導体回路を供給することにあ
る。
また、本発明の第２の目的は、ECL回路とエミッタフ
ォロワを接続した回路において、上記ECL回路を低電流
にした時にも、出力の高電位が低下しないような半導体
回路を提供することにある。
ォロワを接続した回路において、上記ECL回路を低電流
にした時にも、出力の高電位が低下しないような半導体
回路を提供することにある。
上記目的を達成するため、本発明の半導体回路は、電
源電圧に一方の端子が接続された第１及び第２の負荷抵
抗（R1及びR2）と、上記第１の負荷抵抗（R1）にコレク
タ電極が接続された第１のトランジスタ（Q1）と、上記
第２の負荷抵抗（R2）にコレクタ電極が接続された第２
のトランジスタ（Q2）とを有し上記第１のトランジスタ
（Q1）のエミッタ電極と上記第２のトランジスタ（Q2）
のエミッタ電極とが接続され、上記第１及び第２のトラ
ンジスタのベース電極に印加される入力信号（IN1及びI
N2）に応じて上記第１のトランジスタ（Q1）のコレクタ
電極から第１のカレントスイッチ出力を出力し、上記第
２のトランジスア（Q2）のコレクタ電極から第２のカレ
ントスイッチ出力を出力するようにされたカレントスイ
ッチ回路と、上記カレントスイッチ回路の第２のカレン
トスイッチ出力に応じて出力信号を出力する第３のトラ
ンジスタ（Q3）からなるエミッタフォロワ回路と、上記
第３のトランジスタ（Q3）のベース電極と上記電源電圧
とにソースドレイン経路が接続され、上記カレントスイ
ッチ回路の第１のカレントスイッチ出力に対応してその
オンオフが制御されるMOSトランジスタ（MP1）とを有
し、該MOSトランジスタ（MP1）は、上記第１のカレント
スイッチ出力をベース電極に受ける第２のエミッタフォ
ロワ回路（Q5,Q6）の出力により制御されるpMOSトラン
ジスタであることを特徴としている。
源電圧に一方の端子が接続された第１及び第２の負荷抵
抗（R1及びR2）と、上記第１の負荷抵抗（R1）にコレク
タ電極が接続された第１のトランジスタ（Q1）と、上記
第２の負荷抵抗（R2）にコレクタ電極が接続された第２
のトランジスタ（Q2）とを有し上記第１のトランジスタ
（Q1）のエミッタ電極と上記第２のトランジスタ（Q2）
のエミッタ電極とが接続され、上記第１及び第２のトラ
ンジスタのベース電極に印加される入力信号（IN1及びI
N2）に応じて上記第１のトランジスタ（Q1）のコレクタ
電極から第１のカレントスイッチ出力を出力し、上記第
２のトランジスア（Q2）のコレクタ電極から第２のカレ
ントスイッチ出力を出力するようにされたカレントスイ
ッチ回路と、上記カレントスイッチ回路の第２のカレン
トスイッチ出力に応じて出力信号を出力する第３のトラ
ンジスタ（Q3）からなるエミッタフォロワ回路と、上記
第３のトランジスタ（Q3）のベース電極と上記電源電圧
とにソースドレイン経路が接続され、上記カレントスイ
ッチ回路の第１のカレントスイッチ出力に対応してその
オンオフが制御されるMOSトランジスタ（MP1）とを有
し、該MOSトランジスタ（MP1）は、上記第１のカレント
スイッチ出力をベース電極に受ける第２のエミッタフォ
ロワ回路（Q5,Q6）の出力により制御されるpMOSトラン
ジスタであることを特徴としている。
また、上記第３のトランジスタ（Q3）のベース電極は
上記第２のトランジスタ（Q2）のコレクタ電極に接続さ
れてなることを特徴としている。
上記第２のトランジスタ（Q2）のコレクタ電極に接続さ
れてなることを特徴としている。
本発明においては、ECL回路のカレントスイッチ負荷
抵抗と並列にMOSトランジスタを挿入して、このMOSトラ
ンジスタのオン抵抗を入力信号に応じて変化させる。こ
れにより、出力に高電位を与える場合には、MOSトラン
ジスタのオン抵抗を下げることにより、負荷抵抗とMOS
トランジスタで構成された並列抵抗の値を小さくする。
この結果、実効的な負荷抵抗が下がるので、前式（１）
に従って、VOHを上昇させることができる。一方、出力
に低電位を与える場合には、MOSトランジスタのオン抵
抗を上げるか、オフとすることにより、実効的な負荷抵
抗をR1と等しくする。この結果、従来の回路と同じよう
に、VOLを発生させることができる。
抵抗と並列にMOSトランジスタを挿入して、このMOSトラ
ンジスタのオン抵抗を入力信号に応じて変化させる。こ
れにより、出力に高電位を与える場合には、MOSトラン
ジスタのオン抵抗を下げることにより、負荷抵抗とMOS
トランジスタで構成された並列抵抗の値を小さくする。
この結果、実効的な負荷抵抗が下がるので、前式（１）
に従って、VOHを上昇させることができる。一方、出力
に低電位を与える場合には、MOSトランジスタのオン抵
抗を上げるか、オフとすることにより、実効的な負荷抵
抗をR1と等しくする。この結果、従来の回路と同じよう
に、VOLを発生させることができる。
以下、本発明の実施例を、図面により詳細に説明す
る。
る。
第１図は、本発明の実施例回路の動作原理を説明する
ための図である。
ための図である。
第１図では、複数個並列に接続されたECL回路（カレ
ントスイッチとエミッタフォロワ）の１組のみが示され
ており、他は記載が省略されているが、並列に接続され
た複数個のECL回路は全て第１図と同一構成である。第
８図に示す従来例の回路に比べて、スイッチS1とS2を付
加した点が、本実施例の新しい構成である。
ントスイッチとエミッタフォロワ）の１組のみが示され
ており、他は記載が省略されているが、並列に接続され
た複数個のECL回路は全て第１図と同一構成である。第
８図に示す従来例の回路に比べて、スイッチS1とS2を付
加した点が、本実施例の新しい構成である。
第１図の回路において、この回路が非選択のときに
は、スイッチS1,S2を共にオフとすることにより、カレ
ントスイッチ電流をオフにするとともに、エミッタフォ
ロワをオフにする。これによって、非選択の場合には、
入力IN1,IN2の如何にかかわらず、電流がゼロとなるた
め、その回路での消費電力はゼロとなり、また出力OUT
の電位は終端抵抗RTを介して終端電圧VTの値となる。
は、スイッチS1,S2を共にオフとすることにより、カレ
ントスイッチ電流をオフにするとともに、エミッタフォ
ロワをオフにする。これによって、非選択の場合には、
入力IN1,IN2の如何にかかわらず、電流がゼロとなるた
め、その回路での消費電力はゼロとなり、また出力OUT
の電位は終端抵抗RTを介して終端電圧VTの値となる。
一方、選択時には、スイッチS1,S2をオンすることに
より、カレントスイッチ電流を流すとともに、エミッタ
フォロワをオンにする。この場合の出力は、入力IN1,IN
2に応じて‘1',‘0'の電位が得られる。これらの出力電
位は、‘1'のとき−VBEとなり、‘0'とき−I1×R1−VBE
となる。すなわち、‘1'のときには、ECL回路のトラン
ジスタQ1がオン、Q2がオフとなるため、カレントスイッ
チ負荷抵抗R1を流れる電流は殆どゼロであり、従って出
力電位は、エミッタフォロワQ3のベース・エミッタ間順
方向電圧降下分VBEだけアース電位より低い電位とな
る。また、‘0'ときには、ECL回路のトランジスタQ2が
オン、Q1がオフとなるため、抵抗R1にはカレントスイッ
チ電流I1が流れ、従って、出力電位は、抵抗R1での電圧
降下分I1×R1とエミッタフォロワQ3のベース・エミッタ
間電圧降下分VBEだけアース電位より低い電位となる。
より、カレントスイッチ電流を流すとともに、エミッタ
フォロワをオンにする。この場合の出力は、入力IN1,IN
2に応じて‘1',‘0'の電位が得られる。これらの出力電
位は、‘1'のとき−VBEとなり、‘0'とき−I1×R1−VBE
となる。すなわち、‘1'のときには、ECL回路のトラン
ジスタQ1がオン、Q2がオフとなるため、カレントスイッ
チ負荷抵抗R1を流れる電流は殆どゼロであり、従って出
力電位は、エミッタフォロワQ3のベース・エミッタ間順
方向電圧降下分VBEだけアース電位より低い電位とな
る。また、‘0'ときには、ECL回路のトランジスタQ2が
オン、Q1がオフとなるため、抵抗R1にはカレントスイッ
チ電流I1が流れ、従って、出力電位は、抵抗R1での電圧
降下分I1×R1とエミッタフォロワQ3のベース・エミッタ
間電圧降下分VBEだけアース電位より低い電位となる。
ECL回路を並列に複数個ワイアドオア接続したとき、
１つの組が選択されると、その組における‘1',‘0'が
出力され、その他の組の出力は低電位となって出力に無
関係となる。
１つの組が選択されると、その組における‘1',‘0'が
出力され、その他の組の出力は低電位となって出力に無
関係となる。
このように構成にすることによって、非選択時には消
費電流をゼロにしたまま、エミッタフォロワ出力に低電
位が得られるので、ワイアドオア結線も可能になる。
費電流をゼロにしたまま、エミッタフォロワ出力に低電
位が得られるので、ワイアドオア結線も可能になる。
第２図は、第１図の具体例を示す回路図である。
第２図においては、スイッチS1とカレントスイッチ電
流源をnMOSトランジスタMN1で構成し、スイッチS2をpMO
SトランジスタMP1で構成する。そして、これらのMOSト
ランジスタMN1,MP1を制御電圧φOP,▲▼で制御す
る。非選択時には、φOPを低電位に、▲▼を高電
位にすることにより、トランジスタMN1,MP1を共にオフ
にする。このようにして、カレントスイッチの電流をゼ
ロにしたまま、出力に終端抵抗VTの低電位出力を得る。
なお、エミッタフォロワのベース・エミッタ間に並列に
設けられたnMOSトランジスタMN2は、非選択時のベース
電位をフローティング状態にしないためのものである。
このMN2は、ベースとVEE間、あるいはベースとVT間に挿
入してもよい。
流源をnMOSトランジスタMN1で構成し、スイッチS2をpMO
SトランジスタMP1で構成する。そして、これらのMOSト
ランジスタMN1,MP1を制御電圧φOP,▲▼で制御す
る。非選択時には、φOPを低電位に、▲▼を高電
位にすることにより、トランジスタMN1,MP1を共にオフ
にする。このようにして、カレントスイッチの電流をゼ
ロにしたまま、出力に終端抵抗VTの低電位出力を得る。
なお、エミッタフォロワのベース・エミッタ間に並列に
設けられたnMOSトランジスタMN2は、非選択時のベース
電位をフローティング状態にしないためのものである。
このMN2は、ベースとVEE間、あるいはベースとVT間に挿
入してもよい。
一方、選択時には、φOPを高電位に、▲▼低電
位にすることにより、MN1にカレントスイッチ電流を、
またMP1にエミッタフォロワトランジスタQ3のベース電
流を、それぞれ流し、入力IN1,IN2に応じた出力OUTの電
位を得るのである。
位にすることにより、MN1にカレントスイッチ電流を、
またMP1にエミッタフォロワトランジスタQ3のベース電
流を、それぞれ流し、入力IN1,IN2に応じた出力OUTの電
位を得るのである。
第３図は、第２図の変形例を示す回路の構成図であ
る。
る。
第３図においては、カレントスイッチ電流として、バ
イポーラトランジスタと抵抗を組合わせた定電流源を用
いている。破線で囲まれた回路ブロック１は、定電流源
表バイパーラトランジスタのベース印加電圧VCSの発生
回路である。また回路ブロック２は、出力OUTの否定側
エミッタフォロワ回路（Q4,Q5）と、負荷抵抗（R1）に
並列に挿入されたpMOSトランジスタMP2より構成され、
後述するように、出力の高電位を上昇させるためのもの
である。すなわち、回路ブロック２は、後述する第４図
〜第７図で説明する回路を第２図の回路を組込んだもの
である。従って、回路ブロック２の詳細については、第
４図以降の説明に委ねる。
イポーラトランジスタと抵抗を組合わせた定電流源を用
いている。破線で囲まれた回路ブロック１は、定電流源
表バイパーラトランジスタのベース印加電圧VCSの発生
回路である。また回路ブロック２は、出力OUTの否定側
エミッタフォロワ回路（Q4,Q5）と、負荷抵抗（R1）に
並列に挿入されたpMOSトランジスタMP2より構成され、
後述するように、出力の高電位を上昇させるためのもの
である。すなわち、回路ブロック２は、後述する第４図
〜第７図で説明する回路を第２図の回路を組込んだもの
である。従って、回路ブロック２の詳細については、第
４図以降の説明に委ねる。
簡単に動作を述べると、待機時には、第２図の場合と
同じように、制御電圧φOPが低電位、▲▼が高電
位となり、カレントスイッチとエミッタフォロワの電流
源ベース電圧はゼロとなるため、カレントスイッチ電流
とエミッタフォロワ電流はゼロとなる。また、出力OUT
は、終端電圧VTと等しい値が得られる。
同じように、制御電圧φOPが低電位、▲▼が高電
位となり、カレントスイッチとエミッタフォロワの電流
源ベース電圧はゼロとなるため、カレントスイッチ電流
とエミッタフォロワ電流はゼロとなる。また、出力OUT
は、終端電圧VTと等しい値が得られる。
一方、動作時には、制御電圧φOPが高電位になるとと
もに、▲▼が低電位となるため、トランジスタMN
3とMP1がオンなり、カレントスイッチと付加されたエミ
ッタフォロワQ4には所定の電流I1,I2が流れる。従っ
て、入力IN1,IN2に応じた出力OUTを得ることができる。
破線の回路ブロック２の役目は、動作時のOUTの高電位
を上昇させることである。これは、入力電圧IN1がIN2よ
り高電位のとき、出力に高電位の‘1'を出力させるが、
消費電流を低減させるためにカレントスイッチの電流値
I1を小さくすると、一定の出力振幅を出すための負荷抵
抗R1が大きくなり、ベース電流による電圧降下が大きく
なって、その結果、OUTの高電位が下がってしまう。そ
こで、IN1がIN2より高電位のときには、付加エミッタフ
ォロワ・トランジスタQ4をオフにして、トランジスタMP
2のゲート電位を低くすることによりMP2をオンさせ、負
荷抵抗R1とトランジスタMP2をオン抵抗で決まる実効的
な負荷抵抗を下げて、出力トランジスタQ3のベース電位
降下VBEを減少させ、それにより出力OUTの高電位を上昇
させるのである。
もに、▲▼が低電位となるため、トランジスタMN
3とMP1がオンなり、カレントスイッチと付加されたエミ
ッタフォロワQ4には所定の電流I1,I2が流れる。従っ
て、入力IN1,IN2に応じた出力OUTを得ることができる。
破線の回路ブロック２の役目は、動作時のOUTの高電位
を上昇させることである。これは、入力電圧IN1がIN2よ
り高電位のとき、出力に高電位の‘1'を出力させるが、
消費電流を低減させるためにカレントスイッチの電流値
I1を小さくすると、一定の出力振幅を出すための負荷抵
抗R1が大きくなり、ベース電流による電圧降下が大きく
なって、その結果、OUTの高電位が下がってしまう。そ
こで、IN1がIN2より高電位のときには、付加エミッタフ
ォロワ・トランジスタQ4をオフにして、トランジスタMP
2のゲート電位を低くすることによりMP2をオンさせ、負
荷抵抗R1とトランジスタMP2をオン抵抗で決まる実効的
な負荷抵抗を下げて、出力トランジスタQ3のベース電位
降下VBEを減少させ、それにより出力OUTの高電位を上昇
させるのである。
次に、出力OUTが低電位の時には、トランジスタQ1に
カレント電流I1が流れず、エミッタフォロワ・トランジ
スタQ4の出力により、MP2のゲート電行を高くするた
め、MP2は殆どオフとなり、その結果、このOUT低電位に
与える影響は殆どない。
カレント電流I1が流れず、エミッタフォロワ・トランジ
スタQ4の出力により、MP2のゲート電行を高くするた
め、MP2は殆どオフとなり、その結果、このOUT低電位に
与える影響は殆どない。
第４図は、本発明に関わるECL回路とエミッタフォロ
ワの原理構成図である。
ワの原理構成図である。
第４図の回路においては、ECL回路の負荷抵抗R1と並
列にPMOSトランジスタMP1を設けて、このMP1のゲートを
ECL回路と別個に設けた増振幅決AMPの出力で制御する。
これにより、カレントスイッチの電流値I1を小さくして
も、出力OUTの高電位を低下させることなく、‘1',‘0'
を出力することができる。
列にPMOSトランジスタMP1を設けて、このMP1のゲートを
ECL回路と別個に設けた増振幅決AMPの出力で制御する。
これにより、カレントスイッチの電流値I1を小さくして
も、出力OUTの高電位を低下させることなく、‘1',‘0'
を出力することができる。
入力IN1がIN2より高電位の場合、トランジスタQ1がオ
ン、Q2がオフになる。また、入力IN1がIN2より高電位の
ため、AMPの出力は低電位になり、トランジスタMP1をオ
ンにする。このようにして、抵抗R1とトランジスタMP1
の並列接続により実効抵抗が下がるので、トランジスタ
Q3のベース電流による電位降下も減少する。従って、負
荷抵抗R1の抵抗値が大きくなったり、あるいはトランジ
スタQ3のベース電流IBが多くなっても、出力電位VOHの
低下を防ぐことができる。
ン、Q2がオフになる。また、入力IN1がIN2より高電位の
ため、AMPの出力は低電位になり、トランジスタMP1をオ
ンにする。このようにして、抵抗R1とトランジスタMP1
の並列接続により実効抵抗が下がるので、トランジスタ
Q3のベース電流による電位降下も減少する。従って、負
荷抵抗R1の抵抗値が大きくなったり、あるいはトランジ
スタQ3のベース電流IBが多くなっても、出力電位VOHの
低下を防ぐことができる。
逆に、入力IN1がIN2より低電位の場合には、トランジ
スタQ1がオフ、Q2がオンになる。また、入力IN1がIN2よ
り低電位のため、AMPの出力は高電位になり、トランジ
スタMP1はオフないしそれに近い状態となる。その結
果、カレントスイッチ電流I1は殆ど抵抗R1だけに流れ、
従来のECL回路と同じように、出力電位VOLは、 VOL＝−I1R1−IBLR1−VBE となる。この場合にも、エミッタフォロワトランジスタ
Q3のベース電流IBLによる電位降下は存在するが、出力
がVOLの時、前述の終端条件ではILO≒5mAで、ベース電
流（IBL＝ILO/hFE）は少なくなる。また、仮にこの電位
降下により出力VOLが下がることになっても、出力振幅
（VOH−VOL）の増加、つまり回路動作マージンの増加に
つながるので、問題はない。
スタQ1がオフ、Q2がオンになる。また、入力IN1がIN2よ
り低電位のため、AMPの出力は高電位になり、トランジ
スタMP1はオフないしそれに近い状態となる。その結
果、カレントスイッチ電流I1は殆ど抵抗R1だけに流れ、
従来のECL回路と同じように、出力電位VOLは、 VOL＝−I1R1−IBLR1−VBE となる。この場合にも、エミッタフォロワトランジスタ
Q3のベース電流IBLによる電位降下は存在するが、出力
がVOLの時、前述の終端条件ではILO≒5mAで、ベース電
流（IBL＝ILO/hFE）は少なくなる。また、仮にこの電位
降下により出力VOLが下がることになっても、出力振幅
（VOH−VOL）の増加、つまり回路動作マージンの増加に
つながるので、問題はない。
第４図の回路構成により、カレントスイッチ電流I1が
小さく、かつ負荷抵抗R1が大きな値であっても、トラン
ジスタMP1による等価抵抗減少の効果によって、出力高
電位VOHの低下を阻止することができる。また、出力低
電位VOHに対しては、従来のECL回路と同じように、トラ
ンジスタMP1の効果を無視して設計することができる。
小さく、かつ負荷抵抗R1が大きな値であっても、トラン
ジスタMP1による等価抵抗減少の効果によって、出力高
電位VOHの低下を阻止することができる。また、出力低
電位VOHに対しては、従来のECL回路と同じように、トラ
ンジスタMP1の効果を無視して設計することができる。
第５図は、第４図の具体例を示す回路構成図である。
第５図においては、第４図のAMPを、pMOSトランジス
タMP4,MP5およびMOSトランジスタMN4,MN5から構成され
る回路、いわゆるカレントミラー回路にした例が示され
る。カレントミラーアンプの出力は、完全に0V（High
時）あるいはVEE（Low時）のレベルが得られるので、ト
ランジスタMP1を完全にオンおよびオフすることが可能
である。
タMP4,MP5およびMOSトランジスタMN4,MN5から構成され
る回路、いわゆるカレントミラー回路にした例が示され
る。カレントミラーアンプの出力は、完全に0V（High
時）あるいはVEE（Low時）のレベルが得られるので、ト
ランジスタMP1を完全にオンおよびオフすることが可能
である。
第６図は、第５図の変形例である本発明の実施例を示
す回路構成図であり、バイポーラ回路で第４図のAMPを
構成したもので、第３図の回路ブロック２内の回路構成
と同じである。
す回路構成図であり、バイポーラ回路で第４図のAMPを
構成したもので、第３図の回路ブロック２内の回路構成
と同じである。
第３図でも述べたように、第６図では、ECL回路の出
力に対して、否定側より別個のエミッタフォロワ回路
（Q5,16）を設け、その出力でトランジスタMP1のゲート
を制御している。この場合、ゲート電圧はバイポーラ回
路の出力であるため、第５図の回路の場合ほど大きくと
れないので、MP1を完全にオン・オフすることはできな
いが、ゲート電圧の応答速度が速いのが利点である。抵
抗R2の値をバイポーラトランジスタが飽和しない程度に
R1の値より大きくとれば、トランジスタMP1のゲート電
圧の変化も大きくできるので、よりMP1のオン抵抗を下
げることができる。
力に対して、否定側より別個のエミッタフォロワ回路
（Q5,16）を設け、その出力でトランジスタMP1のゲート
を制御している。この場合、ゲート電圧はバイポーラ回
路の出力であるため、第５図の回路の場合ほど大きくと
れないので、MP1を完全にオン・オフすることはできな
いが、ゲート電圧の応答速度が速いのが利点である。抵
抗R2の値をバイポーラトランジスタが飽和しない程度に
R1の値より大きくとれば、トランジスタMP1のゲート電
圧の変化も大きくできるので、よりMP1のオン抵抗を下
げることができる。
例えば、カレントスイッチ電流I1＝2mA、R1＝500Ω、
R2＝750Ω、バイポーラの電流増幅率hFE＝50、MP1のゲ
ート幅とゲート長を200μm,および1.5μｍとした時、出
力VOHの発生時のベース電流は約70％がMP1を流れ、30％
がR1を流れる。MP1の寄与により、出力電位VOHは、付加
されないときに比べて約150mVも上昇する。また、MP1を
付加しても、ECL回路としては遅延時間は殆ど影響がな
い。
R2＝750Ω、バイポーラの電流増幅率hFE＝50、MP1のゲ
ート幅とゲート長を200μm,および1.5μｍとした時、出
力VOHの発生時のベース電流は約70％がMP1を流れ、30％
がR1を流れる。MP1の寄与により、出力電位VOHは、付加
されないときに比べて約150mVも上昇する。また、MP1を
付加しても、ECL回路としては遅延時間は殆ど影響がな
い。
このようにして、他の特性を損うことなく、高電位出
力VOHのみを改善することが可能である。
力VOHのみを改善することが可能である。
第７図は、第６図のさらに変形例を示す回路構成図で
ある。
ある。
すなわち、第７図では、第６図の回路をさらに拡張
し、ECL回路の肯定側と否定側の両方の負荷抵抗と並列
にpMOSトランジスタを組込んでいる。この例では、両側
の出力を取り出す場合に好適であって、R1とR2の各々に
並列にトランジスタMP1,MP2を設け、これらのMP1,MP2を
それぞれのエミッタフォロワの出力により制御するもの
である。これにより、第６図と同じ効果を相補出力に対
して得ることができる。
し、ECL回路の肯定側と否定側の両方の負荷抵抗と並列
にpMOSトランジスタを組込んでいる。この例では、両側
の出力を取り出す場合に好適であって、R1とR2の各々に
並列にトランジスタMP1,MP2を設け、これらのMP1,MP2を
それぞれのエミッタフォロワの出力により制御するもの
である。これにより、第６図と同じ効果を相補出力に対
して得ることができる。
以上説明したように、本発明によれば、エミッタフォ
ロワ・トランジスタのベースとカレントスイッチ電流側
にそれぞれスイッチを設けることにより、待機状態のEC
L回路の消費電流をゼロにしたまま、出力に低電位が得
られる。また、個々のECL回路においても、消費電流の
低減のため、カレントスイッチ電流を小さくし、かつ負
荷抵抗を大きくした場合、負荷抵抗と並列にMOSトラン
ジスタを設けることにより、出力の高電位を上昇させる
ことができるので、低消費電流またはバイポーラトラン
ジスタの電流増幅率が低い場合でも、ECL回路として必
要な高電位出力を得ることが可能である。
ロワ・トランジスタのベースとカレントスイッチ電流側
にそれぞれスイッチを設けることにより、待機状態のEC
L回路の消費電流をゼロにしたまま、出力に低電位が得
られる。また、個々のECL回路においても、消費電流の
低減のため、カレントスイッチ電流を小さくし、かつ負
荷抵抗を大きくした場合、負荷抵抗と並列にMOSトラン
ジスタを設けることにより、出力の高電位を上昇させる
ことができるので、低消費電流またはバイポーラトラン
ジスタの電流増幅率が低い場合でも、ECL回路として必
要な高電位出力を得ることが可能である。
第１図は本発明の実施例の回路の動作原理を説明するた
めの図、第２図は第１図の具体例を示す回路構成図、第
３図は第２図の変形例を示す回路構成図、第４図は実施
例の回路の動作原理を説明するための図、第５図は第４
図の具体例を示す回路構成図、第６図は第５図の変形例
である本発明の実施例を示す回路構成図、第７図は第６
図のさらに拡張例を示す回路構成図、第８図は従来のワ
イアドオアによる複数個のECL回路の図、第９図は従来
のECL回路とエミッタフォロワの組合わせ回路図であ
る。 VEE:電源電圧、VOL:低電位出力、VOH:高電位出力、hFE:
バイポーラトランジスタの電流増幅率、IN1,IN2:入力端
子、VT:終端電圧、RT:終端抵抗、VBE:トランジスタのベ
ース・エミッタ間順方向電位降下、VCS:定電流源駆動電
圧、OUT:出力端子、R1負荷抵抗、φOP,▲▼：制
御信号、Q1〜Q3:バイポーラトランジスタ。
めの図、第２図は第１図の具体例を示す回路構成図、第
３図は第２図の変形例を示す回路構成図、第４図は実施
例の回路の動作原理を説明するための図、第５図は第４
図の具体例を示す回路構成図、第６図は第５図の変形例
である本発明の実施例を示す回路構成図、第７図は第６
図のさらに拡張例を示す回路構成図、第８図は従来のワ
イアドオアによる複数個のECL回路の図、第９図は従来
のECL回路とエミッタフォロワの組合わせ回路図であ
る。 VEE:電源電圧、VOL:低電位出力、VOH:高電位出力、hFE:
バイポーラトランジスタの電流増幅率、IN1,IN2:入力端
子、VT:終端電圧、RT:終端抵抗、VBE:トランジスタのベ
ース・エミッタ間順方向電位降下、VCS:定電流源駆動電
圧、OUT:出力端子、R1負荷抵抗、φOP,▲▼：制
御信号、Q1〜Q3:バイポーラトランジスタ。
Claims (2)
- 【請求項１】電源電圧に一方の端子が接続された第１及
び第２の負荷抵抗と、上記第１の負荷抵抗にコレクタ電
極が接続された第１のトランジスタと、上記第２の負荷
抵抗にコレクタ電極が接続された第２のトランジスタと
を有し、上記第１のトランジスタのエミッタ電極と上記
第２のトランジスタのエミッタ電極とが接続され、上記
第１及び第２のトランジスタのベース電極に印加される
入力信号に応じて上記第１のトランジスタのコレクタ電
極から第１のカレントスイッチ出力を出力し、上記第２
のトランジスタのコレクタ電極から第２のカレントスイ
ッチ出力を出力するようにされたカレントスイッチ回路
と、 上記カレントスイッチ回路の第２のカレントスイッチ出
力に対応して出力信号を出力する第３のトランジスタか
らなるエミッタフォロワ回路と、 上記第３のトランジスタのベース電極と上記電源電圧と
にソースドレイン経路が接続され、上記カレントスイッ
チ回路の第１のカレントスイッチ出力に対応してそのオ
ンオフが制御されるMOSトランジスタとを有し、 該MOSトランジスタは、上記第１のカレントスイッチ出
力をベース電極に受ける第２のエミッタフォロワ回路の
出力により制御されるpMOSトランジスタであることを特
徴とする半導体回路。 - 【請求項２】上記第３のトランジスタのベース電極は上
記第２のトランジスタのコレクタ電極に接続されてなる
ことを特徴とする特許請求の範囲第１項記載の半導体回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62315620A JP2638016B2 (ja) | 1987-12-14 | 1987-12-14 | 半導体回路 |
| US07/277,992 US4999519A (en) | 1987-12-04 | 1988-11-30 | Semiconductor circuit with low power consumption having emitter-coupled logic or differential amplifier |
| KR8816061A KR930002039B1 (en) | 1987-12-04 | 1988-12-02 | Semiconductor circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62315620A JP2638016B2 (ja) | 1987-12-14 | 1987-12-14 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01157119A JPH01157119A (ja) | 1989-06-20 |
| JP2638016B2 true JP2638016B2 (ja) | 1997-08-06 |
Family
ID=18067556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62315620A Expired - Fee Related JP2638016B2 (ja) | 1987-12-04 | 1987-12-14 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638016B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2754906B2 (ja) * | 1990-11-06 | 1998-05-20 | 日本電気株式会社 | 半導体集積回路 |
| JPH05327463A (ja) * | 1992-05-15 | 1993-12-10 | Mitsubishi Electric Corp | 出力回路 |
| JPH0983329A (ja) * | 1995-09-13 | 1997-03-28 | Nec Corp | 半導体集積回路 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61244120A (ja) * | 1985-04-23 | 1986-10-30 | Nippon Telegr & Teleph Corp <Ntt> | 論理信号検出出力回路 |
| JPH088483B2 (ja) * | 1987-08-10 | 1996-01-29 | 日本電信電話株式会社 | Ｅｃｌレベル出力回路 |
-
1987
- 1987-12-14 JP JP62315620A patent/JP2638016B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01157119A (ja) | 1989-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |