JPS61244120A - 論理信号検出出力回路 - Google Patents
論理信号検出出力回路Info
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- JPS61244120A JPS61244120A JP60085889A JP8588985A JPS61244120A JP S61244120 A JPS61244120 A JP S61244120A JP 60085889 A JP60085889 A JP 60085889A JP 8588985 A JP8588985 A JP 8588985A JP S61244120 A JPS61244120 A JP S61244120A
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
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- H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
- H03K19/09448—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET in combination with bipolar transistors [BIMOS]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｌｌよ旦玉ユ±１
本発明は、小振幅論理信号を高速に検出して、その検出
信号を一定振幅を有する論理出力信号に変換して出力さ
せる論理信号検出出力回路に関するものであり、特にε
ＣＬレベル（低レベル−１，６Ｖ、高レベル−〇、８Ｖ
）を出力する論理信号検出出力回路に通用して好適なも
のである。
信号を一定振幅を有する論理出力信号に変換して出力さ
せる論理信号検出出力回路に関するものであり、特にε
ＣＬレベル（低レベル−１，６Ｖ、高レベル−〇、８Ｖ
）を出力する論理信号検出出力回路に通用して好適なも
のである。
良迷ｍ
小振幅信号を高速に検出して、その検出信号を、ＥＣＬ
レベルに変換して出力させる従来の実施例を第１図に示
す。
レベルに変換して出力させる従来の実施例を第１図に示
す。
第１図は、能動負荷形差動増幅回路１と増幅回路２及び
レベル変換回路３からなる論理信号検出出力回路を示し
、同一基板上に集積化され、その出力は、外部負荷抵抗
Ｒ（５０Ω）を通して外部電源（−２Ｖｌに接続されて
いる。
レベル変換回路３からなる論理信号検出出力回路を示し
、同一基板上に集積化され、その出力は、外部負荷抵抗
Ｒ（５０Ω）を通して外部電源（−２Ｖｌに接続されて
いる。
また、外部負荷容量（３０ＤＦ）が論理信号検出出力回
路の出力に付加されている。
路の出力に付加されている。
能動負荷形差動増幅回路１は、同一基板上の内部回路の
微小信号■ＩＮ”ＩＮを検出して大振幅信号Ｖ。８を発
生し、その共通ソース回路には非動作時の消費電力を削
減するための選択制御信号Ｖ。８が接続されている。
微小信号■ＩＮ”ＩＮを検出して大振幅信号Ｖ。８を発
生し、その共通ソース回路には非動作時の消費電力を削
減するための選択制御信号Ｖ。８が接続されている。
増幅回路２は、能動負荷形差動増幅回路１の出力信号■
。Ｓを■。。レベルにまで増幅し、ｎチャンネルＭＯＳ
トランジスタエフとｐチャンネルＭＯＳトランジスタＴ
８とからなるＣＭＯＳインバータとｐチャンネルＭＯＳ
トランジスタＴ６とで構成されている。
。Ｓを■。。レベルにまで増幅し、ｎチャンネルＭＯＳ
トランジスタエフとｐチャンネルＭＯＳトランジスタＴ
８とからなるＣＭＯＳインバータとｐチャンネルＭＯＳ
トランジスタＴ６とで構成されている。
ｐチャンネルトランジスタＴ６は、能動負荷形差動増幅
回路１が非動作時の場合、ＥＣＬの低レベルを発生させ
るためにＣＭＯＳインバータの出力■０を低レベル（−
５，２Ｖ）にし、そのドレインにはＣＭＯＳインバータ
の入力が、ソースにはＶ。０が接続され、ゲートには、
非選択！１Ｊ ｍ信号Ｖ。８が接続されている。
回路１が非動作時の場合、ＥＣＬの低レベルを発生させ
るためにＣＭＯＳインバータの出力■０を低レベル（−
５，２Ｖ）にし、そのドレインにはＣＭＯＳインバータ
の入力が、ソースにはＶ。０が接続され、ゲートには、
非選択！１Ｊ ｍ信号Ｖ。８が接続されている。
レベル変換回路３は、大振幅信号（低レベル−５，２Ｖ
、高レベルＯｖ）をＥＣＬレベル−（低レベル−１，６
■、高レベル−０，８Ｖ）に変換し、バイポーラトラン
ジスタＱ１でＥＣＬの高レベルを発生し、直列接続され
たダイオードＤ１、Ｄ２でＥＣＬの低レベルを発生させ
る。
、高レベルＯｖ）をＥＣＬレベル−（低レベル−１，６
■、高レベル−０，８Ｖ）に変換し、バイポーラトラン
ジスタＱ１でＥＣＬの高レベルを発生し、直列接続され
たダイオードＤ１、Ｄ２でＥＣＬの低レベルを発生させ
る。
発明が解決すべき １、
上述したように従来の論理信号検出出力回路は、微小の
入力信号を大振幅に増幅して高レベル（Ｏｖ）を実現し
バイポーラトランジスタＱ１を駆動する回路構成になっ
ているため、（１）Ｒ動負荷形差動増幅回路１で小振幅
信号を大振幅信号に増幅する分だけ遅延時間が増大する
。
入力信号を大振幅に増幅して高レベル（Ｏｖ）を実現し
バイポーラトランジスタＱ１を駆動する回路構成になっ
ているため、（１）Ｒ動負荷形差動増幅回路１で小振幅
信号を大振幅信号に増幅する分だけ遅延時間が増大する
。
（ｉｉ）増幅回路２を信号が通過する分だけ遅延時間が
増大する。
増大する。
などの欠点を有していた。
間 を解決するための
よって、本発明は、上述した欠点を除去せんとするもの
で、差動増幅回路の駆動トランジスタと、その共通ソー
ス回路とに、バイポーラトランジスタを用い、負荷抵抗
に、並列接続されたＭＯＳトランジスタとダイオードを
用いることにより、微小入力論理信号を大振幅に増幅せ
ずに１段の差動増幅回路で高レベルの出力信号（ＯＶ）
にすることによって、信号検出動作を高速化し、そして
、ＥＣＬレベルの論理信号を出力する。
で、差動増幅回路の駆動トランジスタと、その共通ソー
ス回路とに、バイポーラトランジスタを用い、負荷抵抗
に、並列接続されたＭＯＳトランジスタとダイオードを
用いることにより、微小入力論理信号を大振幅に増幅せ
ずに１段の差動増幅回路で高レベルの出力信号（ＯＶ）
にすることによって、信号検出動作を高速化し、そして
、ＥＣＬレベルの論理信号を出力する。
Ｘ１１
第２図は本発明の実施例を示し、４は差動増幅回路、５
はレベル変換回路である。
はレベル変換回路である。
差動増幅回路４において、Ｑ２、Ｑ３は第１、第２のバ
イポーラトランジスタであり、各ベースには微小振幅■
１Ｎ１Ｖ１Ｎが入力される。
イポーラトランジスタであり、各ベースには微小振幅■
１Ｎ１Ｖ１Ｎが入力される。
また、Ｑ とＴ９は第３のバイポーラトランジスタ及び
第３の電界効果トランジスタであり、バイポーラトラン
ジスタＱ４のベースには低電圧ｖＲＥＦが、ＭＯＳトラ
ンジスタＴ９のゲートには第２の選択ｔＩＩＩ１ｍｌ信
号■。８が接続されている。
第３の電界効果トランジスタであり、バイポーラトラン
ジスタＱ４のベースには低電圧ｖＲＥＦが、ＭＯＳトラ
ンジスタＴ９のゲートには第２の選択ｔＩＩＩ１ｍｌ信
号■。８が接続されている。
”１０’ Ｔ１１は第１、第２の電界効果トランジスタ
（以下ＭＯＳトランジスタとして説明する。
（以下ＭＯＳトランジスタとして説明する。
）であり、そのゲートには、第１の選択制御信号■。Ｓ
が接続されている。
が接続されている。
Ｄ３、Ｄ４はダイオードであり、各ダイオードのアノー
ド及びカソードには、ＭＯＳトランジスタ”１０”１１
のソースとドレインとが並列に接続されている。
ド及びカソードには、ＭＯＳトランジスタ”１０”１１
のソースとドレインとが並列に接続されている。
Ｄ５〜Ｄ９及びＭＯＳトランジスタＴ１２は、直列接続
された複数のダイオードと第４の電界効果トランジスタ
（以下ＭｏＳトランジスタとして説明する。）とであり
、ＭｏＳトランジスタＴ１２のゲートには、第３の選択
制御信号（パルス信号）■ｃｓｉが入力される。レベル
変換回路５は、エミッタフォロワ回路であり、バイポー
ラトランジスタＱ１のベースには差動増幅回路４の出力
ｖＯが接続され、外部負荷抵抗Ｒとのエミッタフォロワ
回路でＥＣＬ出力Ｖ。ＵＴを発生する。
された複数のダイオードと第４の電界効果トランジスタ
（以下ＭｏＳトランジスタとして説明する。）とであり
、ＭｏＳトランジスタＴ１２のゲートには、第３の選択
制御信号（パルス信号）■ｃｓｉが入力される。レベル
変換回路５は、エミッタフォロワ回路であり、バイポー
ラトランジスタＱ１のベースには差動増幅回路４の出力
ｖＯが接続され、外部負荷抵抗Ｒとのエミッタフォロワ
回路でＥＣＬ出力Ｖ。ＵＴを発生する。
次に、第２図に示す本発明の詳細な説明する。
まず、差動増幅回路が動作時（選択制御信号■。、がＯ
Ｖ）の場合を説明する。この場合にはＭｏＳトランジス
タＴ １Ｔ１ｏ１Ｔ１１が導通して、信号検出動作を開
始する。微小入力信号■ｌＮ１Ｖ１Ｎのいずれか１方の
電圧が、共通エミッタ回路のバイポーラトランジスタＱ
４のコレクタ電位よりもバイポーラトランジスタのビル
トイン電圧（０，８Ｖ）だけ大きくなると、いずれか一
方のバイポーラトランジスタが導通し、もう一方のバイ
ポーラトランジスタが非導通になる。このため、導通し
ている駆動バイポーラトランジスタのコレクタには、負
荷ダイオードを通して■。。レベルよりもダイオードの
順方向電圧（０，８Ｖ）だけ低い電圧が発生し、非導通
側の駆動バイポーラトランジスタのコレクタにはｖｃｏ
レベルが発生する。
Ｖ）の場合を説明する。この場合にはＭｏＳトランジス
タＴ １Ｔ１ｏ１Ｔ１１が導通して、信号検出動作を開
始する。微小入力信号■ｌＮ１Ｖ１Ｎのいずれか１方の
電圧が、共通エミッタ回路のバイポーラトランジスタＱ
４のコレクタ電位よりもバイポーラトランジスタのビル
トイン電圧（０，８Ｖ）だけ大きくなると、いずれか一
方のバイポーラトランジスタが導通し、もう一方のバイ
ポーラトランジスタが非導通になる。このため、導通し
ている駆動バイポーラトランジスタのコレクタには、負
荷ダイオードを通して■。。レベルよりもダイオードの
順方向電圧（０，８Ｖ）だけ低い電圧が発生し、非導通
側の駆動バイポーラトランジスタのコレクタにはｖｃｏ
レベルが発生する。
従って、この差動増幅回路を用いれば、１段で高レベル
の信号（高レベルＯｖ１低レベル−０，８Ｖ）を発生で
き、この信号はバイポーラトランジスタＱ１からなるエ
ミッタフォロワ回路で高速にＥＣＬレベルに変換される
。
の信号（高レベルＯｖ１低レベル−０，８Ｖ）を発生で
き、この信号はバイポーラトランジスタＱ１からなるエ
ミッタフォロワ回路で高速にＥＣＬレベルに変換される
。
次に、差動増幅回路が非動作時（選択制御信号■。８が
−５，２Ｖ）の場合を説明する。
−５，２Ｖ）の場合を説明する。
この場合には、共通エミッタ回路のＭＯＳトランジスタ
Ｔ９が非導通状態になるため、駆動トランジスタＱ２、
Ｑ３にはＭ流が流れなくなる。また、負荷のＭＯＳトラ
ンジスタが非導通となるため、負荷ダイオードＤ４と直
列接続されたダイオードＤ５〜Ｄ９及びＭｏＳトランジ
スタＴ１２を通して′Ｒ流が流れるので、差動増幅回路
の出力■ には、ダイオードＤ４の順方向電圧だけが下
がった信号（−０，８Ｖ）が発生する。
Ｔ９が非導通状態になるため、駆動トランジスタＱ２、
Ｑ３にはＭ流が流れなくなる。また、負荷のＭＯＳトラ
ンジスタが非導通となるため、負荷ダイオードＤ４と直
列接続されたダイオードＤ５〜Ｄ９及びＭｏＳトランジ
スタＴ１２を通して′Ｒ流が流れるので、差動増幅回路
の出力■ には、ダイオードＤ４の順方向電圧だけが下
がった信号（−０，８Ｖ）が発生する。
従って、レベル変換回路５の出力Ｖ ＯＵＴには、ＥＣ
Ｌの低レベル（−１，６Ｖ）が発生する。
Ｌの低レベル（−１，６Ｖ）が発生する。
なお、ＭＯＳトランジスタＴ１２のゲートには、信号Ｖ
Ｃ８と同期したパルス信号ＶＣ３Ｉが入力されるので、
基板上の回路には過渡的な電流しか流れず、消費電力が
小さくなる。
Ｃ８と同期したパルス信号ＶＣ３Ｉが入力されるので、
基板上の回路には過渡的な電流しか流れず、消費電力が
小さくなる。
第３図は、第２図に示す差動増幅回路の定電流源の他の
実施例であり、Ｑ４、Ｒ１、Ｔ１３、Ｔ１４は、第４の
バイポーラトランジスタ、第１の抵抗、第５の電界効果
トランジスタ、第６の電界効果トランジスタであ。。こ
の定電流源は、バイポーラトランジスタＱ 、抵抗Ｒ１
の直列接続で構成された定電流回路に、ＭＯＳトランジ
スタＴ１３とＭＯＳトランジスタＴ１４を付加し、選択
制御信号による導通・非導通機能を持たせている。また
、この定電流回路は、低レベル電′ａｖ、Ｆに接続され
ており、バイポーラトランジスタＱ のベースには、低
電圧■ＲＥＦが加えられる。Ｍｏ８ ｌ−ランジスタ”
１３は、バイポーラトランジスタＱ４のベースと低レベ
ル電源■ＥＥの間に接続され、そのゲートには、第１の
選択制御信号Ｖ。８が入力される。また、Ｍｏ８）−ラ
ンジスタＴ１４は、低電圧■ＲＥＦ端子とバイポーラト
ランジスタＱ４のベース間に接続され、そのゲートには
第２の選択制御信号ＶＣ３（ＶＯ２の反転信＠）が入力
される。選択制御信号Ｖ。８が低レベル（−５，２ＶＷ
）場合ニハ、ＭｏＳトランジスタ”１３が非導通となり
、ＭＯＳトランジスタ”１４が導通するため、バイポー
ラトランジスタのベースに定電圧ＶＲＥＦが発生して、
バイポーラトランジスタＱ と抵抗Ｒ１からなる定電流
回路が動作する。選択制御信号ＶＣ３が高レベル（ＯＶ
）の場合には、ＭＯＳトランジスタ’１３が導通して、
Ｍｏ３ ）−ランジスタ”１４が非導通となるため、定
電流回路には電流が流れなくなる。
実施例であり、Ｑ４、Ｒ１、Ｔ１３、Ｔ１４は、第４の
バイポーラトランジスタ、第１の抵抗、第５の電界効果
トランジスタ、第６の電界効果トランジスタであ。。こ
の定電流源は、バイポーラトランジスタＱ 、抵抗Ｒ１
の直列接続で構成された定電流回路に、ＭＯＳトランジ
スタＴ１３とＭＯＳトランジスタＴ１４を付加し、選択
制御信号による導通・非導通機能を持たせている。また
、この定電流回路は、低レベル電′ａｖ、Ｆに接続され
ており、バイポーラトランジスタＱ のベースには、低
電圧■ＲＥＦが加えられる。Ｍｏ８ ｌ−ランジスタ”
１３は、バイポーラトランジスタＱ４のベースと低レベ
ル電源■ＥＥの間に接続され、そのゲートには、第１の
選択制御信号Ｖ。８が入力される。また、Ｍｏ８）−ラ
ンジスタＴ１４は、低電圧■ＲＥＦ端子とバイポーラト
ランジスタＱ４のベース間に接続され、そのゲートには
第２の選択制御信号ＶＣ３（ＶＯ２の反転信＠）が入力
される。選択制御信号Ｖ。８が低レベル（−５，２ＶＷ
）場合ニハ、ＭｏＳトランジスタ”１３が非導通となり
、ＭＯＳトランジスタ”１４が導通するため、バイポー
ラトランジスタのベースに定電圧ＶＲＥＦが発生して、
バイポーラトランジスタＱ と抵抗Ｒ１からなる定電流
回路が動作する。選択制御信号ＶＣ３が高レベル（ＯＶ
）の場合には、ＭＯＳトランジスタ’１３が導通して、
Ｍｏ３ ）−ランジスタ”１４が非導通となるため、定
電流回路には電流が流れなくなる。
上述したように本発明の論理信号検出出方回路は、微小
入力信号を大振幅に増幅せずに、１段の差動増幅回路で
高レベルの出力信号（′ｓレベルＯ■、低レベル−０，
８Ｖ）が発生できるので、高速動作する。また、バイポ
ーラトランジスタのエミッタフォロワ回路によって、差
動増幅回路の出力信号をＥＣＬレベルに高速に変換する
ことができる。
入力信号を大振幅に増幅せずに、１段の差動増幅回路で
高レベルの出力信号（′ｓレベルＯ■、低レベル−０，
８Ｖ）が発生できるので、高速動作する。また、バイポ
ーラトランジスタのエミッタフォロワ回路によって、差
動増幅回路の出力信号をＥＣＬレベルに高速に変換する
ことができる。
さらに述べれば、本発明の論理信号検出出力回路は、１
段の差動増幅回路で高レベルの出力信号〈高レベル−〇
、８ｖ、低レベル−１，６Ｖ）を発生でき、その信号を
エミッタフォロワ回路でＥＣＬレベルにレベル変換する
回路構成になっているので、信号検出動作の高速化を行
うことができる。また、差動増幅回路の共通エミッタ回
路にＭＯＳトランジスタを用い、駆動トランジスタにバ
イポーラトランジスタを用いているので、０Ｍ０８回路
の特有の低電力化を保ったまま、微小信号の検出能力を
上昇させることができる。
段の差動増幅回路で高レベルの出力信号〈高レベル−〇
、８ｖ、低レベル−１，６Ｖ）を発生でき、その信号を
エミッタフォロワ回路でＥＣＬレベルにレベル変換する
回路構成になっているので、信号検出動作の高速化を行
うことができる。また、差動増幅回路の共通エミッタ回
路にＭＯＳトランジスタを用い、駆動トランジスタにバ
イポーラトランジスタを用いているので、０Ｍ０８回路
の特有の低電力化を保ったまま、微小信号の検出能力を
上昇させることができる。
なお、上述においては、本発明の１つの実施例を示した
に留まり、本発明の精神を脱することなしに種々の変型
、変更をなし得るであろう。
に留まり、本発明の精神を脱することなしに種々の変型
、変更をなし得るであろう。
第１図は、従来の論理信号検出出力回路である。
第゛２図は、本発明の論理信号検出出力回路である。
Ｔ −Ｔ、４・・・・・・ＭＯＳトランジスタＱ
−０４・・・・・・バイポーラトランジスタＤ１〜Ｄ９
・・・・・・ダイオード ■ｏ。・・・・・・・・・・・・・・・高電位の電源（
ＯＶ）■ＥＥ・・・・・・・・・・・・・・・低電位の
電源（−５，２Ｖ）Ｒ・・・・・・・・・・・・・・・
・・・外部負荷抵抗（５０Ω）Ｒ１・・・・・・・・・
・・・・・・第１の抵抗Ｃ・・・・・・・・・・・・・
・・・・・該部負荷容１（３０ｐＦ）ＶＩＮ、ＶＩＮ・
・・・・・小振幅入力信号ＶＯＩＪＴ・・・・・・・・
・・・・ＥＣＬ出力信号ＶＲＥＦ・・・・・・・・・・
・・低電圧信号■ｏ８・・・・・・・・・・・・・・・
選択制御信号■Ｃ８・・・・・・・・・・・・・・・選
択制御信号２（Ｖ。Ｓの反転信号） ｖｃｓｌ・・・・・・・・・・・・選択制御信号３（Ｖ
Ｏ２のパルス信号） ＶＳＯ・・・・・・・・・・・・・・・差動増幅回路１
の出力ＶＯ・・・・・・・・・・・・・・・レベル変換
回路の入力昭和６０年→月今日 論理信号検出出力回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区内幸町１丁目１番６号名 称
（４２２）日本電信電話株式会社代表者 真 藤
恒 ４、代理人 住 所 〒１０２東京都千代田区麹町５丁目７１地 秀
和紀尾井町Ｔ８Ｒ８２０号 ５、補正命令の日付 自発補正 明 細 書く全文訂正） １、発明の名称 論理信号検出出力回路２、特許請求
の範囲 １、互いに逆方向に変化する第１及び第２の小振幅論理
信号が入力される差動増幅回路を有し、該差動増幅回路
の一方の負荷抵抗が第１の電界効果トランジスタと第１
の非線形抵抗の並列接続で構成され、他方の負荷抵抗が
第２の電界効果トランジスタと第２の非線形抵抗の並列
接続で構成され、上記第１及び第２の電界効果トランジ
スタのソースが高電位電源に接続され、該電界効果トラ
ンジスタのゲートに第１の選択制御信号を入力され、該
差動増幅回路の駆動トランジスタが第１及び第２のバイ
ポーラトランジスタで構成され、該バイポーラトランジ
スタのコレクタがそれぞれ上記第１、第２の電界効果ト
ランジスタのドレインに接続され、該バイポーラトラン
ジスタのベースに第１及び第２の小振幅信号が入力され
、該差動増幅回路の定電流源が第３のバイポーラトラン
ジスタと第３の電界効果トランジスタの直列接続で構成
され、上記第３のバイポーラトランジスタのコレクタが
上記第１及び第２のバイポーラトランジスタのエミッタ
に接続され、上記第３のバイポーラトランジスタのベー
スに定電圧が入力され、上記第３の電界効果トランジス
タのゲートに第２の選択信号が入力され、該電界効果ト
ランジスタのソースに低電位電源を接続した該差動増幅
回路に、レベル変換回路が接続されていることを特徴と
する論理信号検出出力回路。 ２、上記差動増幅回路の出力に直列接続された複数のダ
イオードと第４の電界効果トランジスタが直列接続され
、該電界効果トランジスタのゲートに第３の選択制御信
号が入力され、該電界効果トランジスタのソースが低電
位電源に接続されていることを特徴とする論理信号検出
出力回路。 ３、上記第３の選択制御信号としてパルス信号を用いる
ことを特徴とする論理信号検出出力回路。 ４、上記定電流電源が第４のバイポーラトランジスタと
第１の抵抗の直列接続で構成され、該抵抗が低電位電源
に接続され、第４のバイポーラトランジスタのコレクタ
が上記第１及び第２のバイポーラトランジスタのエミッ
タに接続され、第４のバイポーラトランジスタのベース
に第５の電界効果トランジスタのソースと第６の電界効
果トランジスタのドレインが接続され、第５の電界効果
トランジスタのゲートに上記第２の選択制御信号が入力
され、該電界効果トランジスタのドレインに上記一定電
圧が入力され、第６の電界効果トランジスタのゲートに
上記第１の選択制御信号が入力され、該電界効果トラン
ジスタのソースに低電位電源が接続されていることを特
徴とする論理信号検出出力回路。 ５、第１項記載の第１、第２の非線形抵抗をダイオード
で構成することを特徴とする論理信号検出出力回路。 ６、第１項記載のレベル変換回路をバイポーラトランジ
スタのエミッタフォロワ回路で構成することを特徴とす
る論理信号検出出力回路。 ３、発明の詳細な説明 ｌ！上二皿ユ１１ 本発明は、２値表示で「１」及びｒＯＪをとる論理信号
を、それが一定の論理振幅をとっていなくても検出し、
その検出信号にもとすき、一定の論理振幅を有する論理
出力信号に変換して出力させる論理信号検出出力回路に
関し、特に、論理出力信号を、エミッタ結合型バイポー
ラトランジスタ論理回路（ＥＣＬレベル）で取扱うよう
なレベル（低レベルを例えば−１，６Ｖとし、また、高
レベルを例えば−０，８Ｖとするような）を有する論理
信号として出力する論理信号検出出力回路に適用して好
適なものである。 堡Ｈａと１薯 論理入力信号を、それが一定の振幅をとっていなくても
、検出し、その検出信号にもとすき、ＥＣＬレベルを有
する論理出力信号に変換して出力させる従来の論理信号
検出出力回路の実施例を第１図に示す。 第１図は、能動負荷形差動増幅回路１と、増幅回路２と
、レベル変換回路３とからなる論理信号検出出力回路を
示し、同一基板上に集積化され、その出力は、外部負荷
抵抗Ｒ（５０Ω）を通して外部′ｉｒｉ源（−２Ｖ）に
接続されている。 また、外部負荷容ｆｆｉ （３０ｐＦ）が論理信号検出
出力回路の出力に付加されている。能動負荷形差動増幅
回路１は、同一基板上の内部回路の微小信号Ｖ１Ｎ、■
１Ｎを検出して、大振幅信号■。８を発生し、その共通
ソース回路には非動作時の消費電力を削減するための選
択制御信号■。８が接続されている。 増幅回路２は、能動負荷形差動増幅回路１の出力信号■
。、をＶ。。レベルにまで増幅し、ｎチャンネルＭＯＳ
トランジスタエフと、ｐチャンネルＭＯＳトランジスタ
Ｔ８とからなるＣＭＯＳインバータと、ｐチャンネルＭ
ＯＳトランジスタＴ６とで構成されている。 ｐチャンネルＭＯＳトランジスタＴ６は、能動負荷形差
動増幅回路１の非動作時において、ＥＣＬの低レベルを
発生させるために、ＣＭＯＳインバータの出力■。を低
レベル（−５，２Ｖ）にし、そのドレインにはＣＭＯＳ
インバータの入力が、ソースには■。０が接続され、ゲ
ートには、非選択制御信号■。８が接続されている。 レベル変換回路３は、大振幅信号（低レベル−５，２Ｖ
、高レベルＯｖ）をＥＣＬレベル（低しベ／Ｌ／−１，
６Ｖ、高しベ／Ｌ、−０，８Ｖ）に変換し、バイポーラ
トランジスタＱ１でＥＣＬの高レベルを発生し、直列接
続されたダイオードＤ１、Ｄ２でＥＣＬの低レベルを発
生させる。 発 が解決すべき口 １、 上述したように、従来の論理信号検出出力回路は、微小
の入力信号を大振幅に増幅して高レベル（ＯＶ）を実現
しバイボーラトランジスタＱｌを駆動する回路構成にな
っているため、（ｉ）能動負荷形差動増幅回路１で小振
幅信号を大振幅信号に増幅する分だけ遅延時間が増大す
る。 （ｉｉ）増幅回路２を信号が通過する分だけ遅延時間が
増大する。 などの欠点を有していた。 間 を解決するための手段 よって、本発明は、上述した欠点を除去せんとするもの
で、差動増幅回路の駆動トランジスタと、その共通ソー
ス回路とに、バイポーラトランジスタを用い、負荷抵抗
に、並列接続されたＭＯＳトランジスタとダイオードを
用いることにより、微小入力論理信号を大振幅に増幅せ
ずに１段の差動増幅回路で高レベルの出力信号（ＯＶ）
にすることによって、信号検出動作を高速化し、そして
、ＥＣＬレベルの論理信号を出力する。 実施例 第２図は本発明の実施例を示し、４は差動増幅回路、５
はレベル変換回路である。 差動増幅回路４において、Ｑ ＸＱ３は第１、第２のバ
イポーラトランジスタであり、各ベースには微小振幅■
４、■Ｉ−人力される。 また、Ｑ４とＴ９は第３のバイポーラトランジスタ及び
第３の電界効果トランジスタであり、バイポーラトラン
ジスタＱ４のベースには低電圧■ＲＥ、が、ＭＯＳトラ
ンジスタＴ９のゲートには第２の選択制御信号■。８が
接続されている。 ＴｌｏＳＴｌｌは第１、第２の電界効果トランジスタ（
以下ＭＯＳトランジスタとして説明する。 ）であり、そのゲートには、第１の選択制御信号Ｖｃｓ
が接続されている。 Ｄ３、Ｄ４はダイオードであり、各ダイオードのアノー
ド及びカソードには、ＭＯＳトランジスタＴ１ｏＳＴ１
１のソースとドレインとが並列に接続されている。 Ｄ −Ｄ 及びＭＯＳトランジスタ”１２は、直列
接続された複数のダイオードと第４の電界効果トランジ
スタ（以下ＭｏＳトランジスタとして説明する。）とで
あり、ＭＯＳトランジスタ”１２のゲートには、第３の
選択制御信号（パルス信号） Ｖ ｃ ｓ ｉが入力さ
れる。 レベル変換回路５は、エミッタフォロワ回路であり、バ
イポーラトランジスタＱ１のベースには差動増幅回路４
の出力。が接続され、外部負荷抵抗Ｒとのエミッタフォ
ロワ回路でＥＣＬ出力■。、１を発生する。 次に、第２図に示す本発明の詳細な説明する。 まず、差動増幅回路が動作時（選択制御信号ＶｃｓがＯ
Ｖ）の場合を説明する。 この場合にはＭＯＳトランジスタＴ９、ＴｌｏｌＴｌｌ
が導通して、信号検出動作を開始する。 微小入力信号ＶＩＮ、ＶＩＮのいずれか１方の電圧が、
共通エミッタ回路のバイポーラトランジスタＱ４のコレ
クタ電位よりもバイポーラトランジスタのビルトイン電
圧（０，８Ｖ）だけ大きくなると、いずれか一方のバイ
ポーラトランジスタが導通し、もう一方のバイポーラト
ランジスタが非導通になる。このため、導通している駆
動バイポーラトランジスタのコレクタには、負荷ダイオ
ードを通して■。。レベルよりもダイオードの順方向電
圧（０，８Ｖ）だけ低い電圧が発生し、非導通側の駆動
バイポーラトランジスタのコレクタには■ｃｃレベルが
発生する。 従って、この差動増幅回路を用いれば、１段で高レベル
の信号（高レベルＯＶ１低レベル−０，８Ｖ）を発生で
き、この信号はバイポーラトランジスタＱ１からなるエ
ミッタフォロワ回路で高速にＥＣＬレベルに変換される
。 次に、差動増幅回路が非動作時（選択制御信号Ｖ。８が
−５，２Ｖ）の場合を説明する。 この場合には、共通エミッタ回路のＭＯＳトランジスタ
Ｔ、が非導通状態になるため、駆動トランジスタＱ １
Ｑ３には電流が流れなくなる。また、負荷のＭＯＳトラ
ンジスタが非導通となるため、負荷ダイオードＤ４と直
列接続されたダイオードＤ５〜Ｄ９及びＭＯＳトランジ
スタＴ１２を通して電流が流れるので、差動増幅回路の
出力■０には、ダイオードＤ４の順方向電圧だけが下が
った信号（−０，８Ｖ）が発生する。 従って、レベル変換回路５の出力Ｖ。ＵＴには、ＥＣＬ
の低レベル（−１，６Ｖ）が発生する。 なお、ＭＯＳトランジスタＴ１２のゲートには、信号Ｖ
と同期したパルス信号Ｖ。８、が入力さＳ れるので、基板上の回路には過渡的な電流しか流れず、
消費電力が小さくなる。 第３図は、第２図に示す差動増幅回路の定電流源の他の
実施例であり、Ｑ 、Ｒ、Ｔ１３、”１４は、第４の
バイポーラトランジスタ、第１の抵抗、第５の電界効果
トランジスタ、第６の電界効果トランジスタである。こ
の定電流源は、バイポーラトランジスタＱ 、抵抗Ｒ１
の直列接続で構成された定電流回路に、ＭｏＳトランジ
スタＴ とＭＯＳトランジスタ”１４を付加し、選択制
御信号による導通・非導通機能を持たせている。また、
この定電流回路は、低レベル電。 源■ＥＥに接続されており、バイポーラトランジスタＱ
４のベースには、低電圧ＶＲＥＦが加えられる。、ＭＯ
Ｓトランジスタ”１３は、バイポーラトランジスタＱ４
のベースと低レベル電源ＶＦＥの間に接続され、そのゲ
ートには、第１の選択制御信号Ｖ。、が入力される。ま
た、ＭＯＳ ｔ−ランジスタＴ は、低電圧ＶＲｏｍ子
とバイボーラトランジスタＱ４のベース間に接続され、
そのゲートには第２の選択制御信号Ｖ。５（ＶＣ３の反
転信号）が入力される。選択制御信号ｖＣ８が低１．ｉ
へ）Ｉｉ （−５，２Ｖ） （７）場合ニハ、ＭＯＳト
ランジスタ”１３が非導通となり、ＭＯＳトランジスタ
”１４が導通するため、バイポーラトランジスタのベー
スに定電圧ＶＲ［Ｆが発生して、バイポーラトランジス
タＱ と抵抗Ｒ１からなる定電流回路が動作する。選択
制御信号Ｖ。３が高レベル（０■）の場合には、ＭＯＳ
トランジスタ”１３が導通して、ＭｏＳトランジスタＴ
１４が非導通となるため、定電流回路には電流が流れな
くなる。 上述したように本発明の論理信号検出出力回路は、微小
入力信号を大振幅に増幅せずに、１段の差動増幅回路で
高レベルの出力信号（高レベルＯｖ、低レベル−０，８
Ｖ）が発生できるので、高速動作する。 また、バイポーラトランジスタのエミッタフォロワ回路
によって、差動増幅回路の出力信号をＥＣＬレベルに高
速に変換することができる。 さらに述べれば、本発明の論理信号検出出力回路は、１
段の差動増幅回路で高レベルの出力信号（高レベル−０
，８Ｖ、低レベル−１，６Ｖ）を発生でき、その信号を
エミッタフォロワ回路でＥＣＬレベルにレベル変換する
回路構成になっているので、信号検出動作の高速化を行
うことができる。また、差動増幅回路の共通エミッタ回
路にＭＯＳトランジスタを用い、駆動トランジスタにバ
イポーラトランジスタを用いているので、０Ｍ０８回路
の特有の低電力化を保ったまま、微小信号の検出能力を
上昇させることができる。 なお、上述においては、本発明の１つの実施例を示した
に留まり、本発明の精神を脱することなしに種々の変型
、変更をなし得るであろう。 ４、図面の簡単な説明 第１図は、従来の論理信号検出出力回路を示す接続図で
ある。 第２図は、本発明による論理信号検出出力回路の一例を
示す接続である。 第３図は、定電圧源の実施例を示す接続図である。 ■１〜”１４・・・・・・ＭＯＳトランジスタＱ１〜Ｑ
４・・・・・・バイポーラトランジスタＤ１〜Ｄ９・・
・・・・ダイオード ■ｏ。・・・・・・・・・・・・・・・高電位の電源（
ＯＶ）ｖＥＥ・・・・・・・・・・・・・・・低電位の
電源（−５，２Ｖ）Ｒ・・・・・・・・・・・・・・・
・・・外部負荷抵抗（５０Ω）Ｒ１・・・・・・・・・
・・・・・・第１の抵抗Ｃ・・・・・・・・・・・・・
・・・・・該部負荷容ｆｉ！（３０ｐＦ）ｖｌＮ、Ｖｌ
Ｎ・・・・・・小振幅入力信号ＶＯ１ｌＴ・・・・・・
・・・・・・ＥＣＬ出力信号ＶＲＥＦ・・・・・・・・
・・・・低電圧信号ｖｏ８・・・・・・町・・・・・選
択制御信号ｖｃｓ・・・・・・・・・・・・・・・選択
制御信号２（Ｖｏ８の反転信号） Ｖｃｓｌ・・・・・・・・・・・・選択制御信号３（Ｖ
ｏＳのパルス信号）
−０４・・・・・・バイポーラトランジスタＤ１〜Ｄ９
・・・・・・ダイオード ■ｏ。・・・・・・・・・・・・・・・高電位の電源（
ＯＶ）■ＥＥ・・・・・・・・・・・・・・・低電位の
電源（−５，２Ｖ）Ｒ・・・・・・・・・・・・・・・
・・・外部負荷抵抗（５０Ω）Ｒ１・・・・・・・・・
・・・・・・第１の抵抗Ｃ・・・・・・・・・・・・・
・・・・・該部負荷容１（３０ｐＦ）ＶＩＮ、ＶＩＮ・
・・・・・小振幅入力信号ＶＯＩＪＴ・・・・・・・・
・・・・ＥＣＬ出力信号ＶＲＥＦ・・・・・・・・・・
・・低電圧信号■ｏ８・・・・・・・・・・・・・・・
選択制御信号■Ｃ８・・・・・・・・・・・・・・・選
択制御信号２（Ｖ。Ｓの反転信号） ｖｃｓｌ・・・・・・・・・・・・選択制御信号３（Ｖ
Ｏ２のパルス信号） ＶＳＯ・・・・・・・・・・・・・・・差動増幅回路１
の出力ＶＯ・・・・・・・・・・・・・・・レベル変換
回路の入力昭和６０年→月今日 論理信号検出出力回路 ３、補正をする者 事件との関係 特許出願人 住 所 東京都千代田区内幸町１丁目１番６号名 称
（４２２）日本電信電話株式会社代表者 真 藤
恒 ４、代理人 住 所 〒１０２東京都千代田区麹町５丁目７１地 秀
和紀尾井町Ｔ８Ｒ８２０号 ５、補正命令の日付 自発補正 明 細 書く全文訂正） １、発明の名称 論理信号検出出力回路２、特許請求
の範囲 １、互いに逆方向に変化する第１及び第２の小振幅論理
信号が入力される差動増幅回路を有し、該差動増幅回路
の一方の負荷抵抗が第１の電界効果トランジスタと第１
の非線形抵抗の並列接続で構成され、他方の負荷抵抗が
第２の電界効果トランジスタと第２の非線形抵抗の並列
接続で構成され、上記第１及び第２の電界効果トランジ
スタのソースが高電位電源に接続され、該電界効果トラ
ンジスタのゲートに第１の選択制御信号を入力され、該
差動増幅回路の駆動トランジスタが第１及び第２のバイ
ポーラトランジスタで構成され、該バイポーラトランジ
スタのコレクタがそれぞれ上記第１、第２の電界効果ト
ランジスタのドレインに接続され、該バイポーラトラン
ジスタのベースに第１及び第２の小振幅信号が入力され
、該差動増幅回路の定電流源が第３のバイポーラトラン
ジスタと第３の電界効果トランジスタの直列接続で構成
され、上記第３のバイポーラトランジスタのコレクタが
上記第１及び第２のバイポーラトランジスタのエミッタ
に接続され、上記第３のバイポーラトランジスタのベー
スに定電圧が入力され、上記第３の電界効果トランジス
タのゲートに第２の選択信号が入力され、該電界効果ト
ランジスタのソースに低電位電源を接続した該差動増幅
回路に、レベル変換回路が接続されていることを特徴と
する論理信号検出出力回路。 ２、上記差動増幅回路の出力に直列接続された複数のダ
イオードと第４の電界効果トランジスタが直列接続され
、該電界効果トランジスタのゲートに第３の選択制御信
号が入力され、該電界効果トランジスタのソースが低電
位電源に接続されていることを特徴とする論理信号検出
出力回路。 ３、上記第３の選択制御信号としてパルス信号を用いる
ことを特徴とする論理信号検出出力回路。 ４、上記定電流電源が第４のバイポーラトランジスタと
第１の抵抗の直列接続で構成され、該抵抗が低電位電源
に接続され、第４のバイポーラトランジスタのコレクタ
が上記第１及び第２のバイポーラトランジスタのエミッ
タに接続され、第４のバイポーラトランジスタのベース
に第５の電界効果トランジスタのソースと第６の電界効
果トランジスタのドレインが接続され、第５の電界効果
トランジスタのゲートに上記第２の選択制御信号が入力
され、該電界効果トランジスタのドレインに上記一定電
圧が入力され、第６の電界効果トランジスタのゲートに
上記第１の選択制御信号が入力され、該電界効果トラン
ジスタのソースに低電位電源が接続されていることを特
徴とする論理信号検出出力回路。 ５、第１項記載の第１、第２の非線形抵抗をダイオード
で構成することを特徴とする論理信号検出出力回路。 ６、第１項記載のレベル変換回路をバイポーラトランジ
スタのエミッタフォロワ回路で構成することを特徴とす
る論理信号検出出力回路。 ３、発明の詳細な説明 ｌ！上二皿ユ１１ 本発明は、２値表示で「１」及びｒＯＪをとる論理信号
を、それが一定の論理振幅をとっていなくても検出し、
その検出信号にもとすき、一定の論理振幅を有する論理
出力信号に変換して出力させる論理信号検出出力回路に
関し、特に、論理出力信号を、エミッタ結合型バイポー
ラトランジスタ論理回路（ＥＣＬレベル）で取扱うよう
なレベル（低レベルを例えば−１，６Ｖとし、また、高
レベルを例えば−０，８Ｖとするような）を有する論理
信号として出力する論理信号検出出力回路に適用して好
適なものである。 堡Ｈａと１薯 論理入力信号を、それが一定の振幅をとっていなくても
、検出し、その検出信号にもとすき、ＥＣＬレベルを有
する論理出力信号に変換して出力させる従来の論理信号
検出出力回路の実施例を第１図に示す。 第１図は、能動負荷形差動増幅回路１と、増幅回路２と
、レベル変換回路３とからなる論理信号検出出力回路を
示し、同一基板上に集積化され、その出力は、外部負荷
抵抗Ｒ（５０Ω）を通して外部′ｉｒｉ源（−２Ｖ）に
接続されている。 また、外部負荷容ｆｆｉ （３０ｐＦ）が論理信号検出
出力回路の出力に付加されている。能動負荷形差動増幅
回路１は、同一基板上の内部回路の微小信号Ｖ１Ｎ、■
１Ｎを検出して、大振幅信号■。８を発生し、その共通
ソース回路には非動作時の消費電力を削減するための選
択制御信号■。８が接続されている。 増幅回路２は、能動負荷形差動増幅回路１の出力信号■
。、をＶ。。レベルにまで増幅し、ｎチャンネルＭＯＳ
トランジスタエフと、ｐチャンネルＭＯＳトランジスタ
Ｔ８とからなるＣＭＯＳインバータと、ｐチャンネルＭ
ＯＳトランジスタＴ６とで構成されている。 ｐチャンネルＭＯＳトランジスタＴ６は、能動負荷形差
動増幅回路１の非動作時において、ＥＣＬの低レベルを
発生させるために、ＣＭＯＳインバータの出力■。を低
レベル（−５，２Ｖ）にし、そのドレインにはＣＭＯＳ
インバータの入力が、ソースには■。０が接続され、ゲ
ートには、非選択制御信号■。８が接続されている。 レベル変換回路３は、大振幅信号（低レベル−５，２Ｖ
、高レベルＯｖ）をＥＣＬレベル（低しベ／Ｌ／−１，
６Ｖ、高しベ／Ｌ、−０，８Ｖ）に変換し、バイポーラ
トランジスタＱ１でＥＣＬの高レベルを発生し、直列接
続されたダイオードＤ１、Ｄ２でＥＣＬの低レベルを発
生させる。 発 が解決すべき口 １、 上述したように、従来の論理信号検出出力回路は、微小
の入力信号を大振幅に増幅して高レベル（ＯＶ）を実現
しバイボーラトランジスタＱｌを駆動する回路構成にな
っているため、（ｉ）能動負荷形差動増幅回路１で小振
幅信号を大振幅信号に増幅する分だけ遅延時間が増大す
る。 （ｉｉ）増幅回路２を信号が通過する分だけ遅延時間が
増大する。 などの欠点を有していた。 間 を解決するための手段 よって、本発明は、上述した欠点を除去せんとするもの
で、差動増幅回路の駆動トランジスタと、その共通ソー
ス回路とに、バイポーラトランジスタを用い、負荷抵抗
に、並列接続されたＭＯＳトランジスタとダイオードを
用いることにより、微小入力論理信号を大振幅に増幅せ
ずに１段の差動増幅回路で高レベルの出力信号（ＯＶ）
にすることによって、信号検出動作を高速化し、そして
、ＥＣＬレベルの論理信号を出力する。 実施例 第２図は本発明の実施例を示し、４は差動増幅回路、５
はレベル変換回路である。 差動増幅回路４において、Ｑ ＸＱ３は第１、第２のバ
イポーラトランジスタであり、各ベースには微小振幅■
４、■Ｉ−人力される。 また、Ｑ４とＴ９は第３のバイポーラトランジスタ及び
第３の電界効果トランジスタであり、バイポーラトラン
ジスタＱ４のベースには低電圧■ＲＥ、が、ＭＯＳトラ
ンジスタＴ９のゲートには第２の選択制御信号■。８が
接続されている。 ＴｌｏＳＴｌｌは第１、第２の電界効果トランジスタ（
以下ＭＯＳトランジスタとして説明する。 ）であり、そのゲートには、第１の選択制御信号Ｖｃｓ
が接続されている。 Ｄ３、Ｄ４はダイオードであり、各ダイオードのアノー
ド及びカソードには、ＭＯＳトランジスタＴ１ｏＳＴ１
１のソースとドレインとが並列に接続されている。 Ｄ −Ｄ 及びＭＯＳトランジスタ”１２は、直列
接続された複数のダイオードと第４の電界効果トランジ
スタ（以下ＭｏＳトランジスタとして説明する。）とで
あり、ＭＯＳトランジスタ”１２のゲートには、第３の
選択制御信号（パルス信号） Ｖ ｃ ｓ ｉが入力さ
れる。 レベル変換回路５は、エミッタフォロワ回路であり、バ
イポーラトランジスタＱ１のベースには差動増幅回路４
の出力。が接続され、外部負荷抵抗Ｒとのエミッタフォ
ロワ回路でＥＣＬ出力■。、１を発生する。 次に、第２図に示す本発明の詳細な説明する。 まず、差動増幅回路が動作時（選択制御信号ＶｃｓがＯ
Ｖ）の場合を説明する。 この場合にはＭＯＳトランジスタＴ９、ＴｌｏｌＴｌｌ
が導通して、信号検出動作を開始する。 微小入力信号ＶＩＮ、ＶＩＮのいずれか１方の電圧が、
共通エミッタ回路のバイポーラトランジスタＱ４のコレ
クタ電位よりもバイポーラトランジスタのビルトイン電
圧（０，８Ｖ）だけ大きくなると、いずれか一方のバイ
ポーラトランジスタが導通し、もう一方のバイポーラト
ランジスタが非導通になる。このため、導通している駆
動バイポーラトランジスタのコレクタには、負荷ダイオ
ードを通して■。。レベルよりもダイオードの順方向電
圧（０，８Ｖ）だけ低い電圧が発生し、非導通側の駆動
バイポーラトランジスタのコレクタには■ｃｃレベルが
発生する。 従って、この差動増幅回路を用いれば、１段で高レベル
の信号（高レベルＯＶ１低レベル−０，８Ｖ）を発生で
き、この信号はバイポーラトランジスタＱ１からなるエ
ミッタフォロワ回路で高速にＥＣＬレベルに変換される
。 次に、差動増幅回路が非動作時（選択制御信号Ｖ。８が
−５，２Ｖ）の場合を説明する。 この場合には、共通エミッタ回路のＭＯＳトランジスタ
Ｔ、が非導通状態になるため、駆動トランジスタＱ １
Ｑ３には電流が流れなくなる。また、負荷のＭＯＳトラ
ンジスタが非導通となるため、負荷ダイオードＤ４と直
列接続されたダイオードＤ５〜Ｄ９及びＭＯＳトランジ
スタＴ１２を通して電流が流れるので、差動増幅回路の
出力■０には、ダイオードＤ４の順方向電圧だけが下が
った信号（−０，８Ｖ）が発生する。 従って、レベル変換回路５の出力Ｖ。ＵＴには、ＥＣＬ
の低レベル（−１，６Ｖ）が発生する。 なお、ＭＯＳトランジスタＴ１２のゲートには、信号Ｖ
と同期したパルス信号Ｖ。８、が入力さＳ れるので、基板上の回路には過渡的な電流しか流れず、
消費電力が小さくなる。 第３図は、第２図に示す差動増幅回路の定電流源の他の
実施例であり、Ｑ 、Ｒ、Ｔ１３、”１４は、第４の
バイポーラトランジスタ、第１の抵抗、第５の電界効果
トランジスタ、第６の電界効果トランジスタである。こ
の定電流源は、バイポーラトランジスタＱ 、抵抗Ｒ１
の直列接続で構成された定電流回路に、ＭｏＳトランジ
スタＴ とＭＯＳトランジスタ”１４を付加し、選択制
御信号による導通・非導通機能を持たせている。また、
この定電流回路は、低レベル電。 源■ＥＥに接続されており、バイポーラトランジスタＱ
４のベースには、低電圧ＶＲＥＦが加えられる。、ＭＯ
Ｓトランジスタ”１３は、バイポーラトランジスタＱ４
のベースと低レベル電源ＶＦＥの間に接続され、そのゲ
ートには、第１の選択制御信号Ｖ。、が入力される。ま
た、ＭＯＳ ｔ−ランジスタＴ は、低電圧ＶＲｏｍ子
とバイボーラトランジスタＱ４のベース間に接続され、
そのゲートには第２の選択制御信号Ｖ。５（ＶＣ３の反
転信号）が入力される。選択制御信号ｖＣ８が低１．ｉ
へ）Ｉｉ （−５，２Ｖ） （７）場合ニハ、ＭＯＳト
ランジスタ”１３が非導通となり、ＭＯＳトランジスタ
”１４が導通するため、バイポーラトランジスタのベー
スに定電圧ＶＲ［Ｆが発生して、バイポーラトランジス
タＱ と抵抗Ｒ１からなる定電流回路が動作する。選択
制御信号Ｖ。３が高レベル（０■）の場合には、ＭＯＳ
トランジスタ”１３が導通して、ＭｏＳトランジスタＴ
１４が非導通となるため、定電流回路には電流が流れな
くなる。 上述したように本発明の論理信号検出出力回路は、微小
入力信号を大振幅に増幅せずに、１段の差動増幅回路で
高レベルの出力信号（高レベルＯｖ、低レベル−０，８
Ｖ）が発生できるので、高速動作する。 また、バイポーラトランジスタのエミッタフォロワ回路
によって、差動増幅回路の出力信号をＥＣＬレベルに高
速に変換することができる。 さらに述べれば、本発明の論理信号検出出力回路は、１
段の差動増幅回路で高レベルの出力信号（高レベル−０
，８Ｖ、低レベル−１，６Ｖ）を発生でき、その信号を
エミッタフォロワ回路でＥＣＬレベルにレベル変換する
回路構成になっているので、信号検出動作の高速化を行
うことができる。また、差動増幅回路の共通エミッタ回
路にＭＯＳトランジスタを用い、駆動トランジスタにバ
イポーラトランジスタを用いているので、０Ｍ０８回路
の特有の低電力化を保ったまま、微小信号の検出能力を
上昇させることができる。 なお、上述においては、本発明の１つの実施例を示した
に留まり、本発明の精神を脱することなしに種々の変型
、変更をなし得るであろう。 ４、図面の簡単な説明 第１図は、従来の論理信号検出出力回路を示す接続図で
ある。 第２図は、本発明による論理信号検出出力回路の一例を
示す接続である。 第３図は、定電圧源の実施例を示す接続図である。 ■１〜”１４・・・・・・ＭＯＳトランジスタＱ１〜Ｑ
４・・・・・・バイポーラトランジスタＤ１〜Ｄ９・・
・・・・ダイオード ■ｏ。・・・・・・・・・・・・・・・高電位の電源（
ＯＶ）ｖＥＥ・・・・・・・・・・・・・・・低電位の
電源（−５，２Ｖ）Ｒ・・・・・・・・・・・・・・・
・・・外部負荷抵抗（５０Ω）Ｒ１・・・・・・・・・
・・・・・・第１の抵抗Ｃ・・・・・・・・・・・・・
・・・・・該部負荷容ｆｉ！（３０ｐＦ）ｖｌＮ、Ｖｌ
Ｎ・・・・・・小振幅入力信号ＶＯ１ｌＴ・・・・・・
・・・・・・ＥＣＬ出力信号ＶＲＥＦ・・・・・・・・
・・・・低電圧信号ｖｏ８・・・・・・町・・・・・選
択制御信号ｖｃｓ・・・・・・・・・・・・・・・選択
制御信号２（Ｖｏ８の反転信号） Ｖｃｓｌ・・・・・・・・・・・・選択制御信号３（Ｖ
ｏＳのパルス信号）
Claims (1)
- 【特許請求の範囲】 １、互いに逆方向に変化する第１及び第２の小振幅論理
信号が入力される差動増幅回路を有し、該差動増幅回路
の一方の負荷抵抗が第１の電界効果トランジスタと第１
の非線形抵抗の並列接続で構成され、他方の負荷抵抗が
第２の電界効果トランジスタと第２の非線形抵抗の並列
接続で構成され、上記第１及び第２の電界効果トランジ
スタのソースが高電位電源に接続され、該電界効果トラ
ンジスタのゲートに第１の選択制御信号を入力され、該
差動増幅回路の駆動トランジスタが第１及び第２のバイ
ポーラトランジスタで構成され、該バイポーラトランジ
スタのコレクタがそれぞれ上記第１、第２の電界効果ト
ランジスタのドレインに接続され、該バイポーラトラン
ジスタのベースに第１及び第２の小振幅信号が入力され
、該差動増幅回路の定電流源が第３のバイポーラトラン
ジスタと第３の電界効果トランジスタの直列接続で構成
され、上記第３のバイポーラトランジスタのコレクタが
上記第１及び第２のバイポーラトランジスタのエミッタ
に接続され、上記第３のバイポーラトランジスタのベー
スに定電圧が入力され、上記第３の電界効果トランジス
タのゲートに第２の選択信号が入力され、該電界効果ト
ランジスタのソースに低電位電源を接続した該差動増幅
回路に、レベル変換回路が接続されていることを特徴と
する論理信号検出出力回路。 ２、上記差動増幅回路の出力に直列接続された複数のダ
イオードと第４の電界効果トランジスタが直列接続され
、該電界効果トランジスタのゲートに第３の選択制御信
号が入力され、該電界効果トランジスタのソースが定電
位電源に接続されていることを特徴とする論理信号検出
出力回路。 ３、上記第３の選択制御信号としてパルス信号を用いる
ことを特徴とする論理信号検出出力回路。 ４、上記定電流電源が第４のバイポーラトランジスタと
第１の抵抗の直列接続で構成され、該抵抗が低電位電源
に接続され、第４のバイポーラトランジスタのコレクタ
が上記第１及び第２のバイポーラトランジスタのエミッ
タに接続され、第４のバイポーラトランジスタのベース
に第５の電界効果トランジスタのソースと第６の電界効
果トランジスタのドレインが接続され、第５の電界効果
トランジスタのゲートに上記第２の選択制御信号が入力
され、該電界効果トランジスタのドレインに上記一定電
圧が入力され、第６の電界効果トランジスタのゲートに
上記第１の選択制御信号が入力それ、該電界効果トラン
ジスタのソースに低電位電源が接続されていることを特
徴とする論理信号検出出力回路。 ５、第１項記載の第１、第２の非線形抵抗をダイオード
で構成することを特徴とする論理信号検出出力回路。 ６、第１項記載のレベル変換回路をバイポーラトランジ
スタのエミッタフォロワ回路で構成することを特徴とす
る論理信号検出出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085889A JPS61244120A (ja) | 1985-04-23 | 1985-04-23 | 論理信号検出出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60085889A JPS61244120A (ja) | 1985-04-23 | 1985-04-23 | 論理信号検出出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61244120A true JPS61244120A (ja) | 1986-10-30 |
| JPH042009B2 JPH042009B2 (ja) | 1992-01-16 |
Family
ID=13871462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60085889A Granted JPS61244120A (ja) | 1985-04-23 | 1985-04-23 | 論理信号検出出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61244120A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01157119A (ja) * | 1987-12-14 | 1989-06-20 | Hitachi Ltd | 半導体回路 |
| US6452422B1 (en) | 1999-05-28 | 2002-09-17 | Nec Corporation | Interface circuit and operating method thereof |
| WO2010050543A1 (ja) * | 2008-10-30 | 2010-05-06 | ローム株式会社 | レベルシフタ回路、負荷駆動装置、液晶表示装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5664518A (en) * | 1979-10-30 | 1981-06-01 | Nec Corp | Integrated logic circuit |
| JPS5851621A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 電子回路 |
| JPS60141019A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | 論理回路 |
-
1985
- 1985-04-23 JP JP60085889A patent/JPS61244120A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5664518A (en) * | 1979-10-30 | 1981-06-01 | Nec Corp | Integrated logic circuit |
| JPS5851621A (ja) * | 1981-09-22 | 1983-03-26 | Fujitsu Ltd | 電子回路 |
| JPS60141019A (ja) * | 1983-12-28 | 1985-07-26 | Nec Corp | 論理回路 |
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|---|---|---|---|---|
| JPH01157119A (ja) * | 1987-12-14 | 1989-06-20 | Hitachi Ltd | 半導体回路 |
| US6452422B1 (en) | 1999-05-28 | 2002-09-17 | Nec Corporation | Interface circuit and operating method thereof |
| WO2010050543A1 (ja) * | 2008-10-30 | 2010-05-06 | ローム株式会社 | レベルシフタ回路、負荷駆動装置、液晶表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH042009B2 (ja) | 1992-01-16 |
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