JPH01129610A - Ｃｍｏｓ装置用入力回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、広く電界効果トランジスタ（ＦＥＴ）素子の
入力回路に関するものであり、特にエミッタ結合論理回
路（ＥＣ：Ｌ）の入力信号を受け、この入力信号に応答
して、相補型金属酸化膜半導体（ＣＭＯ３）装置に適し
た出力信号を発生する入力回路に関するものである。

Ｂ、従来技術 高速回路、特に高性能ランダムアクセスメモリ（ＲＡＭ
）の設計では、速度と過渡電流を考慮し、入力電圧信号
の振幅を抑えることが重要である。

現在は、トランジスタ・トランジスタ論理（ＴＴＬ）入
力回路をＣＭＯ５集積回路と組み合わせ（１ｎｔｅｒｆ
ａｃｅ）この集積回路に入力信号を送るのがもっとも一
般的である。しかしＴＴＬ回路は入力信号の振幅が比較
的大きく、ＣＭＯ３回路の演算速度が低下するのは避け
られない。ＣＭＯ５集積回路の演算速度を上げる試みの
なかから、入力信号振幅が比較的小さいエミッタ結合論
理（Ｅ、ＣＬ）入力回路をＣＭＯ３集積回路と組み合わ
せるという案が出ている。ＥＣＬ入力回路とＣＭＯＳ装
置を結び付ける人カフ回路はいくつか知られている。

このようなＥＣＬ入力回路の例を第５図に示す。

入力回路１は、デツプ上の基板電源（５ｕｂｓｔｒａｔ
ｅｓｕｐｐｌｙ）を持つ標準ＦＥＴ回路に、ＥＣＬ入力
との整合性をもたせるよう開発されたものである。

この回路でＥ　ＣＬ、入力信号の電圧振幅は±０．４■
である。入力回路１には、ＭＯＳトランジスタ２．４、
および空乏型（ｄｅｐｌｅｔｉｏｎｌ　Ｍ　ＯＳ　）ラ
ンジスタ８から成る電流源６がある。ＭＯ３Ｉ−ランジ
スタ８はトランジスタ２．４に接続され、負電圧電源（
−■）にも接続されている。トランジスタ２．４は両方
とも、電流源６と標準ＦＥＴ回路間に接続している。ト
ランジスタ４のゲート電極はＯ■などの基準電圧Ｖｒｅ
ｆに接続され、トランジスタ２のゲート電極はＥＣＬ入
力信号信号ｎに接続されている６ 入力回路ｌは、ＥＣＬ入力信号用のものであるが、ＭＯ
３Ｉ−ランジスタ２．４でオーバドライブが不足するた
め、動作レベルは比較的低い。この低動作レベルは概し
て、エミッタ結合論理はバイポーラ技術の変形（ｖａｒ
ｉａｎｔ）という事実に起因し、このようなものとして
、ＭＯ３Ｉ−ランジスタとともにではなく、バイポーラ
トランジスタとともに動作するよう設計している。具体
的には、電圧範囲が比較的狭いＥ　ＣＬ入力信号（たと
えば−〇、４から＋〇、４Ｖ）は、高速論理演算に大き
な電圧振幅を要するＭＯ３Ｉ−ランジスタとは両立しな
い。その結果、ＭＯ３Ｉ−ランジスタ２．４は、動作性
能を高めるに充分なオーバドライブを欠くことになる。

ＥＣＬ入力回路のもう１つの例は米国特許第４４３７１
７１号に開示されている。このＥ　ＣＩ−入力回路には
ＥＣＬとＭＯ３とをつなぐバッファ（ＥＣＬ−ｔｏ−Ｍ
Ｏ３ｂｕｆｆｅｒｌがあり、これがＥＣＬ入力信号なＣ
，ＭＯＳ装置に適した信号に変換する。ＥＣＬ−ＭＯＳ
バッファは、比較器（差動増幅器）を含み、ここでＥＣ
Ｌ入力信号を受け、この信号を基準電位と比較する。比
較の結果はレベルシフタ段へ送られ、比較により得られ
た信号のレベルがシフトされる。レベルシフタは電流ミ
ラー段につながれてシフト後の信号が増幅され、これに
より増幅信号はＭＯ５装置に適した信号となっている。

また、前記米国特許は、ＭＯ３装置で使用するＥ　ＣＬ
入力回路を開示しており、電流ミラー段を用い、入力信
号を増幅することによってオーバドライブを実現してい
るが、回路にはいくつか不利な点がある。特に、数段の
複雑な回路を要しくバイアス、比較、シフト、ミラーの
各段など）、実装には不都合な負電圧源が必要になる。

同米国特許はまた、バイポーラトランジスタについても
開示しているが、これは、基準電位を設けるようＭＯＳ
メモリ集積回路と同時に形成される。

本発明の入力回路は、ＥＣＬが通常のバイポーラ技術の
変形であり、ＣＭＯ５装置特有の構成要素によって、Ｃ
ＭＯ３装置と同じ基板上にバイポーラトランジスタを同
時に集積化して形成するのが可能になるという事実を利
用している。

ＣＭＯ５装置中にバイポーラ技術を取り入れた回路の例
を以下に示す。　゛ １９７３年５月発行のＴ　Ｂ　ＭＴｅｃｈｎｉｃａｌＤ
ｉｓｃｌｏｓｕｒｅ　Ｂｕｌｌｅｔｉｎ第１５巻第１２
号、３７５５〜３７５６頁で、Ｈ，Ｌ、カルク＝（Ｋａ
ｌｔｅｒ）は、高速バイポーラ論理回路と高密度ＦＥＴ
メモリを、共通の半導体チップ上に集積する回路を開示
した。この回路には、バイポーラ論理回路、論理レベル
からＦＥＴレベルへの変換部、およびｐチャネルＦＥＴ
回路がある。バイポーラ論理回路には、エミッタを定電
流源に、コレクタを論理入力端子とｎｐｎトランジスタ
のベースの両方に接続したｐｎｐトランジスタを持つ第
１電流スイツチがある。第２電流スイツチは、別の論理
入力との整合をとり、ｎｐｎ　トランジスタのコレクタ
につないでいる。変換器にはｐｎｐトランジスタがあり
、そのコレクタはｎｐｎトランジスタのベースに接続し
ている。ｎｐｎトランジスタのエミッタは電位−１０Ｖ
につながれている。ＦＥＴ回路のＦＥＴは２個で、うち
１個のＦＥＴのソースは出力端子に、ドレインとゲート
はそれぞれ電位−１０Ｖに接続されている。

米国特許第４２６４９４１号は、絶縁ゲートＦＥ　Ｔを
持つ集積回路（ＩＣ）の保護回路を開示している。保護
回路には、エミッタを入力信号につないだバイポーラ入
力トランジスタ２個、およびｎチャネル素子１個とｎチ
ャネル素子１個から成るＣＭＯＳインバータがある。バ
イポーラトランジスタはそれぞれ、入力端子と電源端子
間を低インピーダンス経路とし、ＭＯＳ）ランジスタの
ゲート酸化膜を破壊から保護している。

米国特許第４０４８６４９号は、同一チップ上に形成し
たバイポーラとユニポーラの能動素子を高密度で混成し
た半導体構成を開示している。

従来技術のＥＣＬ入力回路に伴う問題（動作性能レベル
が低いこと、負電圧が必要なこと、回路構造が複雑にな
ることなど）から明らかなように、ＣＭＯ５集積回路に
適したＥＣＬ入力回路の高性能化に対する要請は絶えな
い。さらに、負電圧電源を必要とせず、構造と動作が比
較的単純なＥＣＬ入力が求められている。

Ｃ９発明が解決しようとする問題点 以上述べたことから、本発明の目的はＣＭＯＳ装置に適
した信号を生成でき、性能を更に高めたＥＣＬ入力回路
を提供することである。

本発明のもう１つの目的は、負電圧電源を必要としない
、ＣＭＯ３装置用のＥ　ＣＬ入力回路を提供することで
ある。

本発明のさらにもう１つの目的、構造と動作が比較的簡
単な、ＣＭＯ３回路のＥＣｌ−入力回路を提供すること
である。

Ｄ０問題点を解決するための手段 本発明のこれらの目的および他の目的は、ＥＣＬ入力信
号を受け、この入力信号に応答してＣＭＯ８装置に適し
た信号を発生する入力回路により達成される。この入力
回路は、エミッタ領域がＥＣＬ入力信号を受信し、コレ
クタ領域は一方の電流源に、ベース領域は他方の電流源
に接続されたバイポーラトランジスタを有する。この入
力回路はまた、ＣＭＯ５装置に適した信号を出力するた
め、前記バイポーラトランジスタのコレクタ領域に接続
された出力回路を含む。

Ｅ、実施例 第１図は本発明の第１実施例のＥＣＬ入力回路を示す。

Ｅ　ＣＬ入力回路」０には、バイポーラｎｐｒ＋トラン
ジスタ１２、ｎチャネルＭＯ５Ｉ−ランジスタ１４と１
６、出力回路１８、および順バイアスが約０，７ｖのダ
イオード２ｏ、２２．２４．２６がある。ＩＣダイオー
ド２０．２２．２４および２６は、コレクタをベースに
接続したバイポーラトランジスタから構成しつる。

バイポーラｎｐｎ　トランジスタ１２は、ＥＣＬ入力信
号信号ｎに対しては入力トランジスタとして動作する。

ＣＭＯ３集積回路の多くは、例えば、ベース用の深いイ
オン注入（Ｐ型）を１つ追加することにより、バイポー
ラトランジスタを付加できるため、回路ＩＯは１つの半
導体基板上に容易に形成できる。バイポーラトランジス
タ１′２は、ベース−エミッタ間電圧Ｖｂｅが約０．７
Ｖで動作し、約０．６ｖの電圧Ｖｂｅでカットオフ状態
となり、約０．７〜０．８ｖの電圧Ｖｂｅで飽和状態と
なる。バイポーラトランジスタ１２のエミッタ領域は、
電圧範囲が−０，４Ｖから＋０．４Ｖの間のＥＣＬ入力
信号信号ｎを受信する。バイポーラトランジスタ１２の
ベース領域は、ダイオード２２を通してＭＯ５Ｉ−ラン
ジスタ１６のソース領域に、コレクタ領域は、ダイオー
ド２０を通してＭＯ５Ｉ−ランジスタ１６のソース領域
に接続されている。タイオード２０と２２は、それぞれ
の陰極をトランジスタ１２のコレクタ領域とベース領域
に接続されているが、この構成は一般に１ベーカークラ
ンプ」と呼ばれる（１９６９年２月のＩＥＥＥ固体回路
ジャーナル（ＩＥＥＥＪｏｕｒｎａｌ　ｏｆ　５ｏｌｉ
ｄ−３ｔａｔｅ　（：１ｒｃｕｉｔｓ）第５Ｇ−４巻第
１号、３〜１２頁、　Ｙｕｔａｋａ　Ｈａｙａｓｈｉ他
による論文を参照）。「ベーカークランプ」は、コレク
タ電圧がベース電圧以下に下がらないよう、コレクタ電
圧を固定するダイオードによってトランジスタ１２の飽
和を防ぐものであり、これについては回路１０の動作に
関して以下で説明する。

入力回路１０のｎチャネルＭＯＳトランジスタ１４と１
６はそれぞれ、ドレイン領域を５ｖなどの電源端子Ｖｄ
ｄに接続し、ゲート電極は１検出」（ｓｅｎｓｅ’ｌ電
圧Ｖｓを受けるようになっている。

さらに、ＭＯＳトランジスタ１４．．１６はそれぞれが
約５０μＡの小電流源のように動作する大きさである。

ＭＯ３Ｉ−ランジスタ１４のソース領域は、バイポーラ
トランジスタ１２のコレクタに接続し、ＭＯ３Ｉ−ラン
ジスタ１６のソース領域は、ダイオード２４と２６を介
して接地されている。

ダイオード２４．２６それぞれの順バイアス電圧Ｖｆは
約０．７Ｖであるため、ＭＯＳトランジスタ１６は、ダ
イオード２４．２６とともにノードＢで約＋１．４■と
いう２つ分のダイオード基準電圧に相当する電位を示す
。ＭＯ３Ｉ−ランジスタ■４．１６は両方ともそのゲー
ト領域に印加される電圧Ｖｓに応じて動作する。活性状
態即ち検出モードでは（ＥＣＬ人力が「検出コされると
きなど）、電圧Ｖｓは高く（たとえばＶｄｄ）、ｎチャ
ネルトランジスタの１４．１６は両方とも、そのドレイ
ンからソースへ電流を通し、２電流源となる。あるいは
、入力回路１０が非動作状態即ち待機モードの場合には
（ＥＣＬ人力が１−検出コされないときなど）、電圧Ｖ
ｓは低く　（たとえばＯＶ）、ｎチャネルトランジスタ
１４．１６は両方ともｏｆｆとなる。具体的には、ＭＯ
５Ｉ−ランジスタ１４と１６のゲート電圧が約２ｖのし
きい電圧ｖｔｈより下がるとき、トランジスタ１４．１
６のソース・ドレイン間チャネルに電流は流れない。あ
るいはまた、ゲート電圧がｖｔｈより充分高いときは、
ｎ形キャリアがソースからトレインへ流れる（正電流が
トレインからソースへ流れるのに相当）、このように、
検出電圧Ｖｓが約２■を越えるとき、ｎチャネルＭＯ３
Ｉ−ランジスタ１４．１６はそれぞれ小電流源のように
動作する。

第１図において出力回路１８は、ＣＭＯ３人力レベルに
対してＶｄｄまたは０■の出力信号ｖＯｕｔを供給する
。出力回路１８には、ｐチャネルＭＯ５Ｉ−ランジスタ
２８が含まれ、そのドレインは負荷抵抗３０を介して接
地され、そのソース領域は電源端子Ｖｄｄに接続されて
いる。トランジスタ２８のゲート電極は、ノードＡでト
ランジスタ１２のコレクタ領域につながる。ＭＯ５Ｉ−
ランジスタ２８は、０Ｎ１０ＦＦモードのスイッチと同
じように動作する。ＯＮモードでは（ノードＡは約３Ｖ
より下）、電源端子Ｖｄｄは負荷抵抗３０に接続し、こ
の抵抗３０両端の出力電圧信号ＶｏｕｔはほぼＶｄｄと
なる。ＯＦＦモードで（ノードＡは約３ｖより上）、ト
ランジスタ２８はそのチャネルを開路とするため、抵抗
３０両端の出力電圧信号Ｖｏｕｔは０■になる。

入力回路１０の動作については、第２Ａ図〜第２Ｄ図の
波形図とあわせて以下に詳述する。

上で示した通り、入力回路ｌＯが待機モード即ち非動作
状態では、ＭＯＩ−ランジスタ１４．１６の各ゲート電
極に加わる電圧はＯｖである。この待機モードで、ノー
ドＡとＢは（それぞれトランジスタ１２のコレクタ領域
と、トランジスタ１６のソース領域に接続されている。

）、ＭＯＳトランジスタ１４と１６のコレクタ電流が流
れないため、浮遊状態になる。ＥＣＬ入力信号信号ｎを
「検出」するよう、回路１０を活性状態もしくは動作モ
ードにするためには、ＭＯ８Ｉ−ランジスタ１４．１６
の各ゲートに高レベル電圧Ｖｓ（約５Ｖ）を印加し、そ
の各チャネルを電流が流れるようにする。

第２Ａ図〜第２Ｄ図は、回路１０のＥＣＬ入力信号信号
ｎ、ノードＡ、Ｂの電圧、および出力電圧Ｖ　ｏ　ｕ　
ｔを表す波形図を示す。第２Ａ図〜第２Ｄ図、および第
４Ａ図〜第４Ｄ図の波形図で、電圧値は、作図上の理由
から近似値を示している。・また、電圧の立上り時間、
立下り時間は、特に回路を構成するため選択する素子に
依存する。

時刻ｔｏで、ＥＣＬ入力信号信号ｎ（第２Ａ図）は低レ
ベルの一〇、４ｖである。このとき、トランジスタ１２
はＯＮ、ダイオード２０．２２には順バイアスがかかる
。ノードＢの電圧は１゜Ｏｖ、ノードＡの電圧は０．３
ｖであるのは、トランジスタ１２の電圧Ｖｂｅが０．Ｔ
Ｖで、ダイオード２０．２２それぞれの順バイアスが０
．７Ｖであるためである。ＭＯ３Ｉ−ランジスタ２８は
、ノードＡの電圧が３ｖ以下のため、ＯＮとなり、これ
によって抵抗３０両端の出力電圧Ｖｏｕｔは約Ｖｄｄま
たは５■になる。

時刻ｔ１では、第２Ａ図の入力信号Ｅｉｎは約Ｏｖ以上
を示しており、トランジスタ１２はＯＦＦ、ダイオード
２０．２２には逆バイアスがかかり、ダイオード２４と
２６には順バイアスがかかる。これはノードＢ（第２Ｂ
図）が、約１，４Ｖという２つ分のダイオード降下電圧
と同じになるからである。このとき、トランジスタ１２
のコレクタまたはダイオード２０か２２を通って電流は
流れず、ノードＡはＭＯＳトランジスタ１４を介して、
およそ５■の電源電圧Ｖｄｄにまで引き上げられる。こ
れにより第２Ｃ図は、時刻ｔ１においてノードへの電圧
が５ｖのほうへ上昇しているのを示している。

上述のように、ｐチャネルＭＯ３ＦＥ７　２８（このゲ
ートはノードＡに接続されている。）は、入力回路１０
の出力電圧Ｖｏｕｔを制御する。ノードＡが約３■まで
上がると、トランジス夕２８は、そのチャネルに電流は
流れず、ＯＦＦになる。その結果、負荷抵抗３０両端の
出力電圧Ｖ　ｏ　ｕ　ｔは、第２Ｄ図に示すように接地
電位即ちＯｖに下がる。

ＥＣＬ入力信号信号ｎがその高レベル人力である＋０．
４ｖに上界すると（第２Ａ図ではＬ２からｔ３までの時
間）、ノードＡはＭ　ＯＳ　トランジスタ１４を通して
、第２Ｃ図に示すように電源電位Ｖｄｄ　（５Ｖ）にま
で引き上げられる。その結果、トランジスタ２８はＯＦ
Ｆのままとなり、出力電圧Ｖｏｕｔは、第２Ｄ図に示す
ように、Ｏｖにとどまる。トランジスタ１２はＯＦＦで
タイオード２０．２２それぞれに逆バイアスがかかるた
め、ノードＢにおいて１．４■という２つ分のダイオー
ド降下電圧源ができる（第２Ｂ図）。

次に時刻ｔ４では、ＥＣＬ入力信号信号ｎは約Ｏｖに下
がり、トランジスタ１２はＯＮとなる。

このときそのベース・エミッタ間電圧Ｖｂｅは０．７ｖ
になり、ダイオード２２は順バイアス状態となる。これ
により電流は、ダイオード２２を通ってトランジスタ１
２のベースに流れる。電流は時刻ｔ４でトランジスタ１
２のベースに流れるが、トランジスタ１２のコレクタに
は少し遅れて電流が流れる。かなりの量の電流がトラン
ジスタ１２のコレクタを流れ始めるとき、ノードＡの電
圧は、電流源１４からの電流■１がトランジスタ１２の
コレクタを流れる電流によってここで相殺されるため（
ｃｏｕｎｔｅｒｂａｌａｎｃｅｄｌ降下し始める。

ノードＡの電圧が約３Ｖより下に下がると、ｐチャネル
ＭＯＳトランジスタ２８はＯＮになり、これにより電源
電圧Ｖｄｄは負荷抵抗３０に接続される。その結果、抵
抗３０両端の出力電圧Ｖｏｕｔは、第２Ｄ図に示すよう
に、およそＶｄｄ即ち５ｖとなる。

ノードＡの電圧は約０．７ｖまで降下し続けるため、ダ
イオード２０には順バイアスがかかる。

その結果、初めはダイオード２４と２６を通ってノード
Ｂから流れていた電流は、ダイオード２０を通って逆行
する。ノードＢからダイオード２０を通るこの電流の逆
行により、トランジスタ１２のコレクタ電圧は完全に「
固定」され、ベース電圧より下に下がらなくなる。これ
によってトランジスタ１２の飽和が避けられる。特にＥ
ｉｎは時刻ｔ５で低レベルの−０，４ｖにまで丁がるた
め、トランジスタ１２のベース電圧は、ノードＢの電圧
が約１．Ｏｖに下がるとき、約０．３Ｖまで降下する。

トランジスタ１２のコレクタ（ノードＡ）で、電圧は時
刻ｔ５で０．．３Ｖに「固定」され、これにより、トラ
ンジスタ１２のコレクタ電圧は、トランジスタ１２のベ
ース電圧（０，３Ｖ）より下には下がらなくなる。その
結果、トランジスタ１２の飽和は起こらない。

第３図は、本発明の第２実施例を示す。ＥＣＬ入力回路
３２には、２つの電流源１４．１６、ＣＭＯＳインバー
タ３８につながれた出力端子３７、および３個のｎｐｎ
バイポーラトランジスタ４０．４２．４４が備えられて
いる。

バイポーラｎｐｎトランジスタ４０は、ＥＣＬ入力トラ
ンジスタとして動作し、そのエミッタはＥＣＬ入力信号
信号ｎを受信するようになってぃる。入力トランジスタ
４０は、そのベースがバイポーラトランジスタ４２．４
４のコレクタにノードＢ　でつながれ、そのコレクタが
ノードＡ′でトランジスタ４２のエミッタおよび電流源
１４に接続されている。トランジスタ４４はＩＣダイオ
ードとして９線され、そのコレクタとベースは］・ラン
シスタ４２のコレクタにノードＢ′で接続され、そのエ
ミッタは接地されている。トランジスタ４２のベースは
、電流源１６を介して電源端子Ｖｄｄに接続されている
。

ＣＭＯＳインバータ回路４７には、ｎチャネルトランジ
スタ４６とｎチャネルトランジスタ４８がそれぞれ１個
づつ備えられている。このｐヂャネル素子の電源端子は
電源端子Ｖｄｄに接続され、ｎヂャネル素子の電源端子
は接地されている。インバータ回路４７の２つの電圧出
力レベルはノード３７が高レベルなら、０■、ノード３
゛７が低レベルならＶｄｄである。

以下に、第３図のＥＣＬ入力回路３２の動作を、第４Ａ
図〜第４Ｄ図の波形図とあわせて説明する。

第３図の入力回路３２は、入力回路１ｏの実施例とほぼ
同じように動作する。第４Ａ図〜第４Ｄ図は、入力回路
３２へのＥＣＬ入力信号信号ｎ。

ノード八′、Ｂ′における対応電圧、および入力回路３
２の出力電圧Ｖ　ｏ　ｕ　ｔを示す。時刻ｔｏ。

で、ＥＣＬ入力信号信号ｎは、その低レベル入力信号が
一〇、４Ｖである。このとき、トランジスタ４０はｏ’
Ｎ、ベース電圧は約０．３Ｖ（）−ドＢ　〕、ベース・
エミッタ間電圧Ｖｂｅは約０゜７Ｖ（ノードＢ　′−Ｅ
　ｉ　ｎ＝０−７Ｖ）である。

時刻１００では、ノード八′での電圧は０．３Ｖ（図４
０）、ダイオード４４は非導通状態である。これはノー
ドＢ′での電圧が０．３ｖで、ダイオード４４の順バイ
アス電圧Ｖｆが０．７ｖになるためである。

時刻ｔｏ１では１入力信号Ｅｉｎは約０■より上に上が
り（図４Ａ）、これによりバイポーラトランジスタ４０
は、そのベース・エミッタ間電圧Ｖｂｅが０．６Ｖ以下
のためカットオフ状態となる。トランジスタ４２のベー
スの電圧が約１．４から約１，５ｖであるため、ダイオ
ードのように動作し、これによってトランジスタ４２の
エミッタ接合部に逆バイアスがかかり、トランジスタ４
２のコレクタ接合部は順バイアス状態となる。ノードＢ
′の電圧が０．７ｖ、ダイオード４４の順バイアス電圧
Ｖｆが０．７Ｖのためトランジスタ４４の順バイアス状
態になる。トランジスタ４０はＯＦＦであり、トランジ
スタ４２のエミッタ接合部は逆バイアス状態のため、電
流源１４からの電流■１にはノード八′で、トランジス
タ４０のコレクタまたはトランジスタ４２のエミッタか
らの相殺電流はないに れによりノード八′は電流源１４を通じてＶｄｄに引き
上げられる。その結果、ノードＡ′の出力（第４Ｃ図）
はＶｄｄ即ち５ｖになる。

時刻ｔｌＯからｔｏ２までの時刻でＥＣＬ入力信号信号
ｎは高レベルの＋０．４■に上がる。Ｅｉｎが＋〇、４
ｖのため、ノードＢ′は＋０．７Ｖのままであり、この
とき、ダイオード４４と、トランジスタ４２のコレクタ
接合によってできるダイオ一ドのそれぞれに順バイアス
がかかる。ノードＡ゛は、電流源１４を通じて電圧５ｖ
に引っばられたままであり、これはトランジスタ４０と
エミッタ接合の逆バイアス状態が続くからである。

ＥＣＬ入力信号信号ｎは、時刻ｔ０４で約Ｏｖより下に
下がり、トランジスタ４０のＶｂｅが０．７Ｖ、ベース
電圧も０．７Ｖ　（ノー）’Ｂ′）、エミッタ電圧は接
地電位であ゛るため、トランジスタ４０はＯＮとなる。

Ｅｉｎは負の方向へ下がり続け、ノードＡ′の電圧は下
がり始める。これはトランジスタ４０のコレクタからの
相殺電流が電流■１を上回るからである。ノード八′で
の電圧が約０．７ｖにまで下がると、トランジスタ４２
は、そのエミッタ接合部に順バイアスがかかるためＯＮ
になる６トランジスタ４２がＯＮになると、ノードＢ′
の電圧は０，７ｖより下に下がり゛始め、これにより逆
バイアス状態のダイオード４４を流れる電流は、初めダ
イオード４４を流れていたため、トランジスタ４２を介
して向きを変える６電流がトランジスタ４２を介してノ
ードＢ′から逆行するとき５ノード八′の電圧は、約０
．３Ｖの電圧で同定状態になり（第４Ｃ図、時刻１０５
）、このときＥｉｎはその低レベル−〇−４Ｖに達し、
ノードＢ′は０．３ｖに下がる。その結果、トランジス
タ４０は飽和しないまま残る。これはそのコレクタ電圧
（ノードＡ’）がベース電圧（ノードＢ′）より下に下
がらないためである。

第４Ｄ図はＣＭＯＳインバータ４７の出力電圧を示す。

結論として、第１図と第３図の回路では、ＥＣＬ入力信
号に応じた出力レベルはＣＭＯ５回路に対してＶｄｄも
しくはＯｖである。両回路にかかる入力端子振幅の合計
はわずかＯ−ＳＶのため（−０，４，Ｖから＋〇、４Ｖ
（７）範囲）、回路は比較的高速にＣＭＯ８対応信号を
供給できる。本発明の回路■０と３２により、入力トラ
ンジスタ１２．４０は、βが１から無限大までの広い範
囲にわたって動作し、飽和に至らない。たとえば、β＝
１＝Ｉｃ／Ｉｂ＝５０１５０のとき、エミッタの電流は
、Ｉｅ＝Ｉｂ＋Ｉｃなので１００ＵＡとなる。一方、β
＝無限大のとき、Ｉｂはゼロ、Ｉｃは１００ＬＬＡとな
る。トランジスタ１２または４０のコレクタ抵抗が１に
Ωもあれば、コレクタの最大電圧降下は（ｌｋΩＸ０．
１．ｍＡ）＝０．１ｖとなり、トランジスタの飽和に要
する値をかなり下回る。さらに、入力信号Ｅｉｎが接地
電位より下がるとき（たとえば−〇−４Ｖ）、　　トラ
ンジスタ１２と４０のベース電圧およびコレクタ電圧は
＋０．３ｖになるため、集積回路にラッチアップは起こ
らない。最後に、回路１０．３２は両方とも接地電位よ
り高い電位で動作し、これにより基板（５ｕｂｓｔｒａ
ｔｅｌバイアスを必要としなくなり、両回路に必要なの
は、動作モードでは約５０μＡの電流源２個だけであり
、よって最小の消費電力ですむ。

回路３２のＣＭＯＳインバータ４７は、回路１０の実施
例でも使用でき、ＣＭＯ３人カレベルを設定する回路１
０の出力回路１８に取って代わる。

【図面の簡単な説明】

第１図は、本発明によるＣＭＯ３用入力回路の第１実施
例を示す回路図である。 第２Ａ図〜第２Ｄ図は、第１実施例の回路から選択した
互いに異なるノードの電圧を示す波形図である。 第３図は本発明による第２実施例を示す回路図である。 第４Ａ〜第４Ｄ図は第２実施例の回路から選択した互い
に異なるノードの電圧を示す波形図である。 第５図は従来技術のＥＣＬ入カ入路回路す回路図である
。 出願人　　インターナショナル・ビジネスマシーンズ・
コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） Ｊ＄、Ｎ　　　　ド　　　　彼

Claims (1)

1. 【特許請求の範囲】 ＥＣＬ入力信号を受信し、前記入力信号に応答してＣＭ
   ＯＳ装置に適した出力信号を発生する入力回路であって
   、 前記入力信号を受信するエミッタを有するバイポーラ・
   トランジスタと、 前記バイポーラ・トランジスタのコレクタに接続された
   第１の電流源手段と、 前記バイポーラ・トランジスタのベース及びコレクタに
   接続された第２の電流源手段と、 前記バイポーラ・トランジスタのコレクタに接続され、
   前記出力信号を供給するための出力回路手段と、 を有するＣＭＯＳ装置用入力回路。