KR930000482B1 - 고속 저전력 전류-제어 논리 시스템 - Google Patents

고속 저전력 전류-제어 논리 시스템 Download PDF

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Abstract

내용 없음.

Description

고속 저전력 전류-제어 논리 시스템
제1도는 본 발명에 따른 회로내에 접속된 NPN 트랜지스터를 채용한 게이트 회로도.
제2도는 제1도의 게이트 회로의 변형도.
* 도면의 주요부분에 대한 부호의 설명
T1 내지 T8 : 트랜지스터 R1 내지 R4, RB : 저항기
SD, SD1, SD2 : 쇼트키 다이오드
본 발명은 반도체 다지탈 회로에 관한 것이다. “고속 저전력 전류 제어 게이트 회로″에 대한 댄스카이(Dansky) 및 노스워시(Norsworthy)의 미합중국 특허 제4, 605, 870호에는 3종류의 회로가 접속된 6개의 NPN 트랜지스터, 1개의 저항기, 및 1개의 저장벽 쇼트키 다이오드 LB를 도시하고 있다. 각 경우에 있어서, 푸시-풀 구성내의 저출력 트랜지스터는 NPN 트랜지스터에 의해 구동되는 콜렉터를 가지며, 그 NPN 트랜지스터의 베이스는 푸시-풀 출력단에 있는 저출력 트랜지스터의 베이스에 입력 신호를 용량 결합할 수 있는 베이스-콜렉터 다이오드로서 기능하는 에미터에 단락된다. 베이스-콜렉터 다이오드의 NPN 트랜지스터는 전류의 대부분을 전도하며, 그 전류는 본 발명의 회로를 사용하여 감소될 수 있다.
본 발명의 목적은 저소비 전력으로 고성능(Insec의 지연보다 작은)양극성 회로를 얻도록 전류소스 테크놀로지를 사용하는데 있다. 본 발명의 게이트 회로는 우수한 전력 소비 특성을 나타낸다. 본 발명에 따른 게이트 회로는 +5V 및 OV 전원을 사용하는 어레이 제품 프로그램에 있어서, CMOS 및 BICMOS와 경쟁하는 우수한 속도 및 전력 제품을 나타낸다.
본 발명은 입력단(T1, T2, T5, T6 및 T7)이 논리 입력 신호를 수신하고 논리 입력 신호에 응답하여 출력전류를 공급하기 위해 접속된 제어 입력 단자(A 및/또는 B)를 갖는 적어도 하나의 입력 트랜지스터(T1 및/또는 T6)와, 상기 입력 트랜지스터와 직렬로 접속된 분압기 회로(R1, J, R2)를 가지며, 출력단(T3, T4, T8)이 입력 노드(M)의 신호에 응답하여 출력 신호(F)를 공급하기 위해 입력 노드(M)를 갖는 고속 저전력 전류 제어 논리 시스템을 제공하며, 상기 시스템은 대전류 회로(T2)와 소전류 회로(T 7등)를 갖는 스위칭 장치(입력단에서의 T2, T5, T7, RB, SD1등)를 특징으로 하며, 상기 대전류 회로는 상기 입력 트랜지스터로부터 상기 출력 전류를 반송하기 위해, 상기 입력 트랜지스터(T1)와 직렬로 접속된 대전류 트랜지스터(T2)를 가지며, 상기 대전류 트랜지스터는 상기 입력 노드(M)에 접속된 제어 입력 단자를 가지며, 상기 소전류 회로는 소전류 트랜지스터(T7) 및 고임피던스 경로(RB)(high impedance path)를 가지며, 상기 소전류 트랜지스터(T7)는 상기 분압기 회로에 접속된 제어 입력부를 갖고, 상기 입력 트랜지스터(T1 및/또는 T6)를 통하여 전류를 반전하는 신호를 수신하기 위해, 그리고 상기 대전류 회로(T2)의 변화에 응답하여 상기 소전류 회로(T7 및 RB) 양단간의 전위의 신속한 변화를 제공하기 위해 상기 고임피던스 경로(RB)를 통하여 상기 입력 노드(M)에 접속된 입력부를 갖는다.
상기에 나타낸 바와 같이, 다음의 양호한 실시예의 각종 소자에 대한 참조번호가 본 실시예의 주요 청구된 소자와 대응소자 사이의 상호관계를 보다 쉽게 이해하기 위해 괄호내에 부가되었다. 그러나, 청구된 범주가 주요 발명의 사상을 이용하는 실시예의 다양한 변형으로서, 단지 본 실시예에 국한되지 않으며, 본 분야에 숙련된 자에 의해 쉽게 상상된다는 것을 주목하자.
제1도는 본 발명에 따른 회로를 도시하며, 7개의 NPN 트랜지스터(T1 내지 T7), 쇼트키 다이오드 SD, 저항기(R1 내지 R4 및 RB), B+ 단자(C), 및 VCC 단자(G)를 포함하고 있다. 상기 트랜지스터는 상기에서의 댄스카이등에서와 같이 단락된 베이스-에미터 회로를 전혀 갖지 않고 그 신호는 입력단으로부터 출력단에 직접, 즉 입력 회로에서의 트랜지스터(T2)의 베이스로부터 저출력 트랜지스터(T3)의 베이스에 접속된다. 트랜지스터(T2)는 단자(A 및 B)에서 그 회로의 입력 신호를 수신하는 입력 트랜지스터(T1 및 T6)의 에미터 저항기(R3)와 병렬로 접속된다. 입력단은 트랜지스터(T1, T2, T5, T6 및 T7)로 구성된다. 트랜지스터(T1 및 T6)는 입력단자(A 및 B)에 접속되어 가능한 NOR 구성으로 되며, 다만 회로가 필요로 하는 것이 간단히 인버터 회로로 된다면, T1 및 T6중 하나가 제공될 수 있다. 스위칭 장치의 주요 소자인 트랜지스터(T2, T5 및 T7)는 5개의 트랜지스터 입력단을 완성한다. 트랜지스터(T2)는 대전류 회로의 주요 소자이고, 그것에 접속된 저항기(RB)뿐만 아니라 트랜지스터(T7)는 소전류 회로의 주요 소자이다. 트랜지스터(T3 및 T4)는 푸시-풀 출력단을 구성한다. 트랜지스터(T4)는 풀-업 에미터 풀로워로서 기능을 한다. 다이오드(SD)는 트랜지스터 (T3)의 베이스로부터 콜렉터로의 용량 접속을 한다.
저항기(R1)는 단자(C)에서의 1.9V인 B+ 전위와 노드(J)사이에 접속되며, 노드(J)는 트랜지스터(T5)의 베이스와 저항기(R2)의 상단부에 접속된다. 저항기(R2)의 반대쪽 단부는 노드(K)를 통하여 트랜지스터(T1)의 콜렉터에 접속된다. 트랜지스터 (T1)의 베이스는 제1도의 회로에 대한 2개의 입력단자(A 및 B)중 하나인, 제1도의 회로의 하나의 입력 단자(A)에 접속된다. 트랜지스터(T1)의 에미터는 노드(P)를 통하여, 트랜지스터(T6)의 에미터와 더불어 저항기(R3)의 한쪽 단부에 접속되고, 저항기 (R3)의 타단은 그라운드에 접속된다. 노드(P)는 트랜지스터(T2)의 콜렉터에도 접속된다. 트랜지스터(T2)의 에미터는 저항기(R4)를 통해 그라운드에 접속된다. 노드(G)는 전압원(VCC)과, 트랜지스터(T4, T5, T7)의 콜렉터 사이에 접속된다. 트랜지스터(T5 , T7)의 베이스는 양쪽 다단자(A 및 B)상의 입력에 의해 설정된 트랜지스터(T1 및 T6)의 베이스 전압에 응답하여 트랜지스터(T1 및 T6)에 의해 설정된 전압을 수신하도록 분압기내의 저항기(R1 및 R2) 사이의 노드(J)에 접속된다. 트랜지스터(T5)의 에미터는 노드(K)를 통하여 트랜지스터(T1 및 T6)의 콜렉터와, 출력 트랜지스터(T4)의 베이스에 접속된다.
상기에서 예시된 바와 같이, 트랜지스터(T6)의 콜렉터는 노드(K)에 접속되며, 그 베이스는 입력 단자(B)에 접속되고 그 에미터는 노드(P)에 접속된다. 트랜지스터 (T2)의 콜렉터는 전류 IR4가 트랜지스터(T2)를 통하여 흐르는 노드(P)에도 접속된다. 트랜지스터(T2)의 베이스는 노드(M)에 접속되고, 트랜지스터(T2)의 에미터는 저항기(R4)의 상부단부에 접속되며, 저항기(R4)의 반대쪽 단부는 그라운드에 접속된다. 트랜지스터(T7)의 에미터는 저항기(RB)를 통하여 노드(M)에 접속된다. 또한, 노드(M)는 트랜지스터(T2 및 T3)의 베이스에 접속된다. 노드(M)는 쇼트키 다이오드 (SD)를 통하여 노드(H)에 접속되며, 그 노드(H)는 제1도의 회로의 출력단자(F)에 접속된다. 트랜지스터(T4)는 단자(G)에 접속된 그 자체의 콜렉터, 노드(K)에 접속된 그 자체의 베이스, 및 노드(H)에 접속된 그 자체의 에미터를 갖는다. 트랜지스터(T3)는 노드(H)에 접속된 콜렉터, 노드(M)에 접속된 베이스 및 그라운드에 접속된 에미터를 갖는다. 회로는 입력 신호(A 및 B)에 응답하여 출력단자(F)에서 출력 신호(A+B)를 갖는 NOR 회로를 구성한다. 트랜지스터(T3 및 T4)는 푸시-풀 구성으로 접속된다.
제1도의 디지탈 NOR 게이트는 입력 단자(A 및 B)에서의 입력 신호 레벨의 함수로서 고레벨 및 저레벨 사이를 변화하는 전류 레벨에 의하여 항상 온상태로 있는 트랜지스터(T2, T3, T4, T5, 및 T7)가 동작하며, 단자(A 또는 B)에서의 입력에 응답하여 출력 트랜지스터(T4)의 동작을 보다 고속으로 하도록 설계된다. 단자(F)의 NOR 출력은, 이하와 같음을 주목한다.
Figure kpo00001
제1도에 도시된 전류원 게이트 회로는 트랜지스터(T3 및 T4)로 이루어져 있는 푸시-풀 출력단을 특징으로 하여, 즉, 그러한 2개의 트랜지스터 출력 신호는 다른 회로에 도트된 어느 쪽의 회로의 성능에도 악영향을 미침이 없이 함께 접속될 수 있다.
입력 단자(A)가 저전압(0.2V) 상태로 될때, 트랜지스터(T1)는 트랜지스터 (T4)가 도통하도록 하여, 오프되어야 하며, 따라서, 2진의 “1″레벨(약 1.2V)을 확립한다. 트랜지스터(T7)는 분압기를 감지하여, 트랜지스터(T2) 및 출력 트랜지스터 (T3)에 있어서 약 40[KΩ]의 저항기(RB) 값에 대해 약 10[μA] 바이어스 전류가 유용하다. 트랜지스터(T2)의 콜렉터의 전압이 그라운드 레벨로 있기 때문에, 상기 트랜지스터는 포화상태가 되며, 이는 출력의 강하천이에 큰 영향을 준다.
입력 단자(A)의 전압이 상승할때, T1은 신속히 온하고, 저항기(R3) 및 트랜지스터(T2)의 콜렉터를 통하여 콜렉터 에미터 회로 양단이 전류가 흐르도록 한다. 이때, T2의 베이스의 전압은 이하 식에 의해 나타난 바와 같이 신속히 상승한다. 즉,
VBT2=VBET2+IT2*R4
발생된 전류 스파이크 IT2는 T2의 에미터의 전위를 상승시키기 위해 큰 영향을 주며, 이는 전류 스파이크에 응답하여 노드(M)의 전압을 상승시키는 VBT2의 소망의 신속한 증가를 하는데 요구된다. 노드(M)의 전압은 트랜지스터(T3)의 베이스의 전위를 상승시켜, 트랜지스터(T3)를 온한다. 트랜지스터(T5)는 트랜지스터(T1)의 콜렉터 전압이 지나치게 강하하지 않도록 하여, 포화상태로 되게 함으로서, 전류 스파이크 IT2의 값을 증가시키도록 사용된다. 일단, 출력이 낮은 값(약 0.25V)으로 강하되고, 트랜지스터(T1)가 활성영역으로 되면, 트랜지스터(T7)의 에미터 전류가 충분히 낮게 되어, 노드(C)에서 노드(J)까지의 저항기(R1)와 노드(J)에서 그라운드까지의 저항기(R2 및 R3)로된 분압기 양단간의 전압강하 IR에 응답하여 전력이 낮게 유지된다. 트랜지스터 (T1)의 이득은 트랜지스터(T4)의 다운 레벨이 풀 업(Pulling up)시에 양호한 속도로 도통(약 40μA) 되도록 조정되는 것을 주지해야 한다. 노드(F)의 다운 레벨시에 회로의 소비 전력은 이하의 식에 의해 정의된 바와 같이, 그라운드에 흐르는 전류[IGND]에 의존한다. 즉,
IGND(dawn)=IR3+IR4+IEE(T3)
여기서, IR4는 직류, IEE는 T3의 에미터 전류이다. IEE(T3)는 극히 단시간 동안에만 높게 되며, 그로써 본 회로의 전력 소비를 감소시킨다. R2의 저항값은 출력 다운 레벨을 확실하게 하도록 선택되며, 즉,
이득= (R1+R2)/R3
이에 의해서, 전류 I가 극히 낮은 값(약 30μA)으로 된다. 전류 IEE(T3)는 트랜지스터(T3)의 에미터 영역에 의존하고, 또한 낮은 전류값으로 유지된다. 본 회로의 설계상 중요한 고려점은 T2의 에미터 영역을 가능한한 크게 하여, 직류전류인 경우, 트랜지스터(T3)에 대해서 보다도 작은 전류가 미러되게 한다. 상술한 바와 같이(IR4) (직류 전류)는 전류 스파이크 발생에 대해 중대한 영향을 준다. 전류 스파이크가 발생되면, IR 강하(I*R4적)에 의해 표시된 전압은 T3내의 전류 스파이크 발생의 원인이 된다.
상승 레벨의 동작은 입력단자(A)의 전압을 감소시킴으로서 트랜지스터(T1)가 오프되어 트랜지스터(T4)의 베이스 전압이 상승되게 함으로서 실현된다. 이때, 단자(F )에서의 출력은 +1.2V의 상승 레벨값으로 된다. 0 레벨이 비제어 상태이므로, 출력단자(F)의 푸시-풀 신호의 콜렉터 독립성(dotting)이 실현된다. 출력 트랜지스터 (T3)의 하강 레벨 전류는 최대로 약 0.5μA로 제한된다. 그 이유는 트랜지스터(T2 및 T3)의 미러 효과와, 트랜지스터(T3 및 T4)에 대한 이용 가능 베이스 직류 IRB의 감소때문이다.
도시된 게이트 회로는 트랜지스터(T3 및 T4)의 상보형 출력을 확립시키도록 상술한 전류원 구성(T7, T2 및 T3)의 개념을 적용함으로서, BICMOS를 포함하는 최신의 트랜지스터 기술로 동작을 위해 확장될 수 있다.
제1도의 모든 트랜지스터는 NPN 트랜지스터이다. 저항기(R1)는 약 1.75KΩ, 저항기(R2)는 약 1.25KΩ, 저항기(R3)는 약 2KΩ, 저항기(R4)는 약 0.5KΩ, 저항기 (RB)는 약 40KΩ의 값을 갖는다. 전압(VCC)은 약 5V이지만, 1.9V 내지 5.0V 범위내에 있을 수도 있다.
회로의 동작
A=1
단자 A는 2진값의 “1″이라고 가정하다. 단자(A)는 약 1.2V인 양의 값이고, 트랜지스터(T1)는 온(0N)상태에 있다. 분압기(R1+R2)/R3는 T3가 도통상태로 있는 동안 T4를 도통상태로 유지한다. R1+R2=3KΩ이고 R3=2KΩ이다. 통상적으로 T3에 전류가 흐른다고 생각되지만, 상술한 바와 같이, 트랜지스터(T7) 및 저항(RB)을 통하여 흐르는 전류가 낮으므로, T1이 도통하여 T3를 저전류로 유지하도록 노드(K)는 약 1 내지 1.2V의 낮은 값으로 유지된다. 노드(P)에서의 전압은 약 0.4V이다. 온된 트랜지스터(T1)는 콜렉터 에미터 회로 양단에 약 0.15V의 전압강하를 갖는다.
A=0
단자(A)가 “0″으로 강하할때, T1, T3, T2 및 T4가 온상태로 하자. T1은 즉시 오프되어 노드(K)가 약 1.9V까지 상승되고, T4는 온되어 노드(F)는 이때 1.2V로 된다. 노드(K)가 약 1.9V까지 상승되기 때문에, 노드(J)는 저항기(RB) 및 노드(M)를 통과하는 전류가 트랜지스터(T7)를 통하여 상승하도록 상승한다. 노드(M)에 유입한 전류를 그곳에서 분기하여 T2와 T3의 베이스 입력 회로를 통과한다. 저항기(RB)는 노드(M)에 유입하는 전류를 제한하도록 충분히 크게 한다. 따라서, RB를 통하여 흐르는 제한된 전류가 T2와 T3 사이에서 분기하므로, T2 및 T3는 도통상태로 있게 되며, T2가 포화되며, T3는 저전류를 도통하여, 정지상태로 한다.
다시, A=1
노드(A)가 상승하여, T1이 신속히 온으로 된다. 따라서, 노드(P)를 상승시키도록 R3를 통하여 흐르는 전류의 쇼트가 생긴다. 또한, R4를 통하여 흐르는 증대된 전류는 T2의 에미터 전위와 베이스 전위를 상승시켜서, 노드(M)를 상승시키고 T3를 신속히 온시켜, 출력단자(F)의 전위가 1.2V에서 약 0.1V로 급강하한다. R3를 갖는 분압기 회로내의 R1 및 R2는 T2내의 전류를 다운시켜, R4 양단의 전압강하 IR가 전류를 다운시킴으로서, T2의 에미터 전위를 상승시킨다.
[표1]
회로의 각 노드에 대한 고전압 레벨 및 저전압 레벨
Figure kpo00002
제2도는 제1도에 도시된 것을 기초하여, 게이트로서 이용 가능한 인버터 회로 형태로 제1도의 회로를 변형한 것이다. 스위치(SW1)는 게이트 회로를 갖는 것이 요구될때, 트랜지스터(T6)가 그 회로내에 내장될 수 있음을 명확히 하기 위해 부가되었다.
제2도의 제2변형은 저항(RB)이 노드(M) 대신에 노드(N)에 접속된다는 것이다. 노드(N)는 베이스가 노드(N)에, 콜렉터가 노드(M)에 접속된 NPN 트랜지스터 (T8)에 의해 노드(M)에 접속되며, 노드(N)에서 노드(M)으로의 순방향으로 도통시키도록 접속된 베이스 콜렉터 회로로 하는 쇼트키 다이오드(SD1)를 추가한다. T8의 에미터는 노드(H)에 접속된다. 또한 트랜지스터(T3)는 노드(M)에서 노드(H)로의 순방향으로 전도하는 다이오드를 갖는 트랜지스터(T3)의 콜렉터 베이스 회로로 쇼트키 다이오드(SD2)를 구비한다. 제2도의 실시예의 회로 동작은 노드(H) 및 단자(F)에서의 전압이 다운할때, 0.1V 대신에 0.7V의 전위로 있는 것처럼, 제1도의 실시예의 경우보다도 높은 전위로 되는것 이외에는 제1도의 실시예와 동일하다.

Claims (4)

  1. 입력단이 논리 입력 신호를 수신하고 논리 입력 신호에 응답하여 출력 전류를 공급하기 위해 접속된 제어 입력 단자를 갖는 적어도 하나의 입력 트랜지스터와, 상기 입력 트랜지스터와 직렬로 접속된 분압기 회로를 가지며, 출력단이 입력 노드의 신호에 응답하여 출력 신호를 공급하기 위해 입력 노드를 갖는 고속 저전력 전류 제어 논리 시스템에 있어서, 상기 시스템은 대전류 회로와 소전류 회로를 갖는 스위칭 장치를 특징으로 하며, 상기 대전류 회로는 상기 입력 트랜지스터로부터 상기 출력 전류를 반송하기 위해, 상기 입력 트랜지스터와 직렬로 접속된 대전류 트랜지스터를 가지며, 상기 대전류 트랜지스터는 상기 입력 노드에 접속된 제어 입력 단자를 가지며, 상기 소전류 회로는 소전류 트랜지스터 및 고임피던스 경로(high impedance path)를 가지며, 상기 소전류 트랜지스터는 상기 분압기 회로에 접속된 제어 입력부를 갖고, 상기 입력 트랜지스터를 통하여 전류를 반전하는 신호를 수신하기 위해, 그리고 상기 대전류 회로의 변화에 응답하여 상기 소전류 회로 양단간의 전위의 신속한 변화를 제공하기 위해 상기 고임피던스 경로를 통하여 상기 입력 노드에 접속된 입력부를 갖는 고속 저전력 전류 제어 논리 시스템.
  2. 고속 저전력 전류 제어 논리 시스템에 있어서, 각각의 트랜지스터가 베이스, 콜렉터 및 에미터를 갖는 제1, 제2, 제3, 제4, 제5, 제6 및 제7트랜지스터를 구비하는 다수의 트랜지스터와, 각각의 저항기가 한쪽 단부 및 다른쪽 단부를 갖는 제1, 제2, 제3, 제4 및 제5저항기를 구비하는 다수의 저항기와, 제1입력, 제2입력 단자 및, 제3, 제4 및 출력 단자 및 그라운드와, 제3 및 제4단자가 바이어스 전위에 접속되어 있는 제1, 제2, 제3, 제4 및 제5노드를 구성하며, 상기 제1저항기는 상기 제5 및 제7트랜지스터의 상기 베이스와 상기 제2저항기의 상기 한쪽 단부에 접속되어 있는 상기 제2노드 및 상기 제3단자 사이에 접속되며, 상기 제2저항기의 상기 다른쪽 단부는 상기 제3노드를 통하여 상기 제1트랜지스터의 상기 콜렉터에 접속되고, 상기 제1트랜지스터의 상기 베이스는 상기 제1입력 단자에 접속되고, 상기 제1트랜지스터의 상기 에미터는 상기 제1노드를 통하여 상기 제6트랜지스터의 상기 에미터와, 다른쪽 단부가 그라운드를 접속하는 상기 제3저항기의 상기 한쪽 단부에 접속되며, 상기 제4단자는 상기 제4, 제5 및 제7트랜지스터의 상기 콜렉터에 접속되며, 상기 제5트랜지스터의 상기 에미터는 상기 제3노드를 걸쳐서 상기 제1 및 제6트랜지스터의 상기 콜렉터와 상기 제4트랜지스터의 상기 베이스에 접속되며, 상기 제6트랜지스터의 상기 베이스는 상기 제2입력 단자에 접속되며, 상기 제5 및 제7트랜지스터의 상기 베이스는 상기 제1 및 제2입력 단자의 입력으로 설정되는 그들의 베이스 전압에 응답하여 상기 제1 및 제6트랜지스터에 의해 설정된 전압을 수신하도록 상기 제1 및 제2트랜지스터 사이의 상기 제2노드에 접속되며, 상기 제2트랜지스터의 상기 콜렉터는 상기 제5노드에도 접속되고, 상기 제2트랜지스터의 상기 베이스는 상기 제4노드에 접속되며, 상기 제2트랜지스터의 상기 에미터는 상기 제4저항기의 상기 한쪽 단부에 접속되고, 상기 제4저항기의 상기 다른쪽 단부는 상기 그라운드에 접속되며, 상기 제7트랜지스터의 상기 에미터는 상기 제5저항기를 걸쳐서 상기 제4노드에 접속되며, 상기 제4도는 상기 제2 및 제3트랜지스터의 상기 베이스에 접속하며, 상기 제4노드는 쇼트키 다이오드를 통하여 상기 제1노드에 접속되며, 상기 제1노드는 상기 출력 단자에 접속되며, 상기 제4트랜지스터는 상기 제4단자에 접속된 콜렉터, 상기 제3노드에 접속된 베이스 및 상기 제1노드에 접속된 에미터를 가지며, 상기 제3트랜지스터는 상기 제1노드에 접속된 콜렉터, 상기 제4노드에 접속된 베이스 및 상기 그라운드에 접속된 에미터를 가지며, 상기 제3 및 제4트랜지스터는 상기 제5단자에 출력을 공급하는 푸시 풀 구성으로 접속된 고속 저전력 전류 제어 논리 시스템.
  3. 고속 저전력 전류 제어 논리 시스템에 있어서, 각각의 트랜지스터가 베이스, 콜렉터 및 에미터를 갖는 제1, 제2, 제3, 제4, 제5, 제6 및 제7트랜지스터를 구비하는 다수의 트랜지스터와, 각각의 저항기가 한쪽 단부 및 다른쪽 단부를 갖는 제1, 제2, 제3, 제4 및 제5저항기와, 입력 단자 및, 제2 및 제3단자 및, 출력 단자 및 그라운드와, 제1, 제2, 제3, 제4, 제5 및 제6노드와, 애노드 및 캐소드를 가진 쇼트키 다이오드를 구성하며, 상기 제2 및 제3단자는 바이어스 전위점에 접속되며, 상기 제1저항기는 상기 제5 및 제6트랜지스터의 상기 베이스와 상기 제2저항기의 상기 한쪽 단부에 접속되어 있는 상기 제2노드 및 상기 제3단자 사이에 접속되며, 상기 제2저항기의 상기 다른쪽 단부는 상기 제3노드를 통하여 상기 제1트랜지스터의 상기 콜렉터에 접속되고, 상기 제1트랜지스터의 상기 베이스는 상기 입력 단자에 접속되고, 상기 제1트랜지스터의 상기 에미터는 상기 제1노드를 통하여 다른쪽 단부가 그라운드를 접속하는 상기 제3저항기의 상기 한쪽 단부에 접속되며, 상기 제3단자는 상기 제4, 제5 및 제6트랜지스터의 상기 콜렉터에 접속되며, 상기 제5 및 제6트랜지스터의 상기 베이스는 상기 입력 단자의 입력으로 설정된 베이스 전압에 응답하여 상기 제1트랜지스터로 설정된 전압을 수신하도록 상기 제1 및 제2트랜지스터 사이의 상기 제2노드에 접속되며 상기 제5트랜지스터의 상기 에미터는 상기 제3노드를 걸쳐서 상기 제1트랜지스터의 상기 콜렉터와 상기 제4트랜지스터의 상기 베이스에 접속되며, 상기 제7트랜지스터의 상기 콜렉터는 상기 제4노드에 접속되고, 상기 제7트랜지스터의 상기 베이스는 상기 제6노드에 접속되며, 상기 제7트랜지스터의 상기 에미터는 상기 제1노드에 접속되며, 상기 제2트랜지스터의 상기 콜렉터는 상기 제5노드에 접속되며, 상기 제2트랜지스터의 상기 베이스는 상기 제4노드에 접속되고, 상기 제2트랜지스터의 상기 에미터는 상기 제4저항기의 상기 다른쪽 단부에 접속되며, 상기 제4저항기의 상기 다른쪽 단부는 상기 그라운드에 접속되며, 상기 제6트랜지스터의 상기 에미터는 상기 제5저항기를 걸쳐서 상기 제6노드에 접속되며, 상기 제6노드는 상기 제7트랜지스터의 상기 에미터와 상기 쇼트키 다이오드의 상기 애노드에 접속하며, 상기 쇼트키 다이오드의 상기 캐소드는 상기 제4노드에 접속되며, 상기 제4트랜지스터는 상기 제3단자에 접속된 콜렉터, 상기 제3노드에 접속된 베이스 및 상기 제1노드에 접속된 에미터를 가지며, 상기 제3트랜지스터는 상기 제1노드에 접속된 콜렉터, 상기 제4노드에 접속된 베이스 및 상기 그라운드에 접속된 에미터를 가진 고속 저전력 전류 제어 논리 시스템.
  4. 제3항에 있어서, 상기 제4노드는 제2쇼트키 다이오드의 애노드에 접속되며, 상기 제2쇼트키 다이오드의 캐소드는 상기 출력 단자에 접속되어 있는 상기 제1노드에 접속되며, 상기 제3 및 제4트랜지스터는 상기 출력 단자에 출력을 공급하는 푸시-풀 구성으로 접속되는 고속 저전력 전류 제어 논리 시스템.
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