KR920008047B1 - 논리회로 - Google Patents

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후지쓰 가부시끼가이샤
야마모도 다꾸마
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Abstract

내용 없음.

Description

논리회로
제1도는 다수의 논리 입력들을 가지며 기준 전압을 사용하는 종래의 ECL회로도.
제2도는 다수의 논리 입력들을 가지는 종래의 다른 ECL 회로도.
제3a도는 기준 전압 방법에 의한 입력신호들의 신호레벨과 상승/하강 시간을 나타내는 도.
제3b도는 기준 전압을 사용하지 않는 ECL회로의 입력 신호들의 신호레벨과 상승/하강 시간 및 전압을 사용하는 ECL회로의 입력신호들의 신호 레벨과 상승/하강 시간을 나타내는 도.
제4a도는 본 발명에 따른 ECL회로의 바람직한 실시예를 나타내는 도.
제4b도는 신호를 입력하기 위하여 제4a도의 ECL회로의 접속되는 첫 번째 구동회로도.
제4c도는 보다 큰 신호를 입력하기 위하여 제4a도의 ECL회로에 접속되는 두 번째 구동회로도.
제5a도는 두 번 구동회로로부터 출력되는 신호 레벨들의 변화를 나타내는 도.
제5b도는 두 번째 구동회로로부터 출력되는 신호 레벨들의 다른 변화를 나타내는 도.
제6도는 제4a도 회로의 논리동작을 나타내는 진리표.
제7도는 본 발명에 따른 ECL회로의 다른 바람직한 실시예를 나타내는 도.
제8도는 제7도 회로의 논리동작을 나타내는 진리표.
제9도는 본 발명에 따른 제4a도 회로대신에 사용된 FET논리회로에 결합된 GaAs 소오스를 사용하는 ECL회로의 다른 바람직한 실시예를 나타내는 도.
제10도는 본 발명의 회로들을 사용하는 클락펄스 분배기의 논리도.
제11도는 제10도 회로의 논리동작을 나타내는 진리표.
본 발명은 자동-입력 형식 논리 회로에 관한 것으로서, 더욱 상세하게는 다수의 논리 입력들을 허용하기 위한 개선에 관한 것이다.
일반적으로 에미터-결합 논리회로(이하 ECL이라 칭함) 또는 전류-모드 논리회로(CM L)라 불리는 차동-입력 형식 논리회로는, 그 고속절환 능력 때문에 널리 사용 되어 왔다. 고속 클럭-펄스 분배기능의 논리회로를 구성함에 있어서는 제1도에 도시된 바와 같이, ECL을 형성하는 한쌍의 트랜지스터들 중의 첫 번째 트랜지스터(Q1)에는 기준전압(Vref)이 입력되고, 한쌍의 트랜지스터 중의 두 번째 트랜지스터(Q2)는 일반적으로 세 번째 트랜지스터(Q3)와 병렬로 연결된다.
차동 입력(A)와 (C)사이의 효율적인 입력 전압 차이를 제공하기 위하여, 두 번째와 세 번째 트랜지스터(Q2)와 (Q3)에 대한 입력 신호들의 논리 하이 레벨(이하 H 레벨이라 칭함)과 논리 로우 레벨(이하 L 레벨이라 칭함)이 대표적으로 기준전압(Vref)보다 0.3V 낮은 것이 요구된다.
다시 말하면, 제1도에 도시된 바와 같이 피크-투-피크치가 0.6V이고, 입력 신호 레벨들과 대응하는 입력 단자들을 아래에 표시된 펄스 형상에 의하여 설명된다. 기준 전압(Vref)으로부터의 0.3V차이는 잡음에 마진(margin)을 허용하고, 입력신호들 중의 하나에 의해 한쌍의 트랜지스터들을 통하여 흐르는 전류를 절환시키기 위하여 필요하다. 이 예에서, 클럭펄스들은 두 번째 트랜지스터(Q2)에 입력된다. 다음, 클럭 신호는 세 번째 트랜지스터(Q3)에 입력된 L/H 레벨을 가지는 신호(B)에 의하여 인에이블/디스에이블 된다. 기준전압을 사용하는 방법을 이하에서 기준전압 방법이라 칭하며, 0.6V 피크-투-피크치의 상승/하강시간 t1이 대체로 기준 전압을 가지지않는 보통의 ECL회로에 의해서, 요구되는 0.3V피크 피크-투-피크치 입력신호의 상승/하강 시간 t2의 두배를 필요로 하기 때문에, 이와 같은 경우에 클럭펄스의 고속 절환을 행하는 것은 불편한 일이며, 여기에서 한쌍의 트랜지스터들은 미분연산을 충분히 행한다. 즉, 베이스 전극전압중의 하나가 증가하면 다른 베이스 전극 전압은 감소한다.
다수의 논리입력신호들을 가지며, 또한 제2도에 도시된 다른 입력전압 레벨들을 가지는 다른 ECL형태의 논리회로가 Fukushi등에 의해 미국 특허 4,745,582에 발표된 바람직한 실시예를 서술함으로써 언급된다. 제2도에서, ECL회로는 병렬로 접속된 첫 번째와 두 번째 트랜지스터(Q5)와 (Q6), 세 번째 트랜지스터(Q7) 및 세 개의 트랜지스터(Q5),(Q6),(Q7)의 에미터들에 접속되는 전류원(IS2)로 구성된다. 병렬로된 트랜지스터(Q5)와 (Q6)의 콜렉터들은 저항을 통하여 전원(Vcc)에 접속되고, 논리동작의 결과는 출력 트랜지스터(Q8)로 출력된다. 세 번째 트랜지스터(Q7)의 콜렉터 전극은 전원(Vcc)에 직접 접속된다. 상기 특허에서, 첫 번째와 두 번째 트랜지스터(Q5)와 (Q6)에 대한 입력(A)와 (B)의 OR/NOR동작은 각각 입력(A)와 (B)의 하이레벨과 로우레벨 사이에서 선택된 세 번째 트랜지스터(Q7)에 대한 입력이 하이일 때 인에이블되며, 입력(A)와 (B)의 OR/NOR동작은 입력(A)와 (B)의 로우레벨보다 낮게 선택되는 세 번째 트랜지스터(Q7)에 대한 입력이 로우일 때 디스에이블된다. 세 번째 트랜지스터(Q7)에 대한 입의 하이레벨이 입력(A)와 (B)의 기준전압으로서 작용함에 따라 그의 피크-투-피크치가 0.6V의 진폭을 가져야만 한다. 지금부터, 이용할 수 있는 이 회로가 클럭펄스 분배기로서 작용한다고 가정하고, 다음 컴플리멘터리(Complementary) 클럭펄스들은 제2도에 도시된 바와 같이, 첫 번째와 세 번째 트랜지스터(Q5)와 (Q7)에 입력되며, 입력단자들에 대한 신호레벨이 제1도의 그것과 동일한 방법으로 설명한다.
상기 ＂컴플리멘터리＂는 아래에 설명되는 바와 같이, 레벨들이 비대칭적일지라도 변도(seesaw)되는 두 개의 신호를 표시하기 위한 것이다. 세 번째 트랜지스터(Q7)에 대한 입력(
Figure kpo00001
)의 신호레벨은 그의 로우레벨(L')이 입력 A/B의 로우레벨보다 낮을 뿐만 아니라 그의 하이레벨(H')이 첫 번째/두번째 트랜지스터(Q5/Q6)에 대한 입력 A/B의 하이와 로우레벨 H와 L사이에 있도록 선택된다. 두 번째 트랜지스터(Q6)에 대한 입력 B의 레벨 H/L은 클럭펄스(A/
Figure kpo00002
)를 디스에이블/인에이블 한다.
두 번째 트랜지스터(Q6)에 대한 입력 B의 로우레벨 L에 의하여 인에이블 되면, 로우레벨 L은 세 번째 트랜지스터(Q7)에 대한 기준 전압으로서 작용한다. 따라서, 입력(A)와 (
Figure kpo00003
)의 진폭 즉, 클럭펄스 0.6V 만큼 클것이며, 제1도의 회로에 대하여 서술된 동일한 문제점들이 발생한다. 두 번째 트랜지스터(Q6)에 대한 입력(B)가 하이레벨 H이면, ECL의 출력은 첫 번째와 세 번째 트랜지스터(Q5)와 (Q7)에 대한 입력(A)와 (
Figure kpo00004
)의 논리레벨들에 상관없이 항상 로우이며, 클럭펄스들은 출력에 의하여 디스에이블 된다.
본 발명의 일반적인 목적은 다수의 논리입력들을 동작시키는 고속 ECL/CML-형 논리회로를 제공하기 위한 것이다.
ECL/CML-형 차동증폭기를 형성하고, 컴플리멘터리 클럭신호들에 의하여 구동되는 한쌍의 트랜지스터중의 하나에, 적어도 하나의 트랜지스터가 병렬로 추가된다. 추가된 트랜지스터에는, 로우레벨이 한쌍의 트랜지스터들에 대한 입력신호들의 하이레벨 보다 사실상 낮을 뿐만 아니라, 하이레벨이 ECL/CML을 형성하는 한쌍의 트랜지스터들에 대한 입력신호들의 하이레벨보다 사실상 높은 신호가 입력된다. 추가된 트랜지스터에 로우레벨이 입력되면, 한쌍의 트랜지스터들은 컴플리멘터리 입력들을 출력하기 위하여 미분연산을 실행한다. 추가된 트랜지스터에 하이레벨이 입력되면, 한쌍의 트랜지스터들은 추가된 트랜지스터에 입력된 하이레벨에 의하여 지배된다. 따라서, 한쌍의 트랜지스터들에 대한 컴플리멘터리 입력신호는 출력되도록 디스에이블된다.
상술한 회로는 컴플리멘터리 신호를 증폭하여 위하여 ECL/CML의 장점인 고속절환 능력을 갖는다.
본 발명의 상술된 특징과 장점들은 다른 목적들 및 장점들과 함께 첨부한 도면에 의거하여 이하에서 더욱 상세하게 서술될 것이며, 동일 부호들은 동일 부분들을 나타낸다.
제4a도 내지 제4c도의 회로도 및 제5도의 진리표에 의거하여 이하에서 본 발명의 바람직한 실시예가 상세히 서술된다. 한쌍의 첫 번째와 두 번째 트랜지스터(T1)과 (T2)는 CML-형 차동증폭기를 형성하고, 세 번째 트랜지스터(T3)는 추가로 두 번째 트랜지스터(T2)에 병렬로 접속된다. 세 개의 트랜지스터(T1,T2,T3)의 에미터 전극을 정전류원(IS3)에 함께 접속되고, 그의 반대편 단자는 직류(DC)전원(도면에 도시되지 않았음)의 예를 들면 -5.2V인 네가티브단자 VEE에 접속된다. 정전류원(IS3)는 예를 들면 1mA의 일정한 DC 전류 흐름을 허용한다. 정전류원(IS3)이 상세히 도면에 도시되어 있지는 않다. 그러나 에미터 전극에 직렬로 접속되는 저항과 그의 베이스 전극에 인가되는 정전압을 갖는 트랜지스터로 구성될 것이다.
예를 들면, 저항값 300ohm을 가지는 저항(R1)은, 예를 들면 저항값 300ohm을 가지는 공통저항(R3)와 첫 번째 트랜지스터(T1)의 콜렉터 전극사이에 접속된다. 공통저항(R3)의 다른 끝은 DC 전원의 예를 들면 OV인 포지티브 단자 VCC에 접속된다. 예를 들면, 300ohm의 저항값을 가지는 저항(T2)는 공통저항(R3)와 두 번째, 세 번째 트랜지스터(T2)와 (T3)의 콜렉터 전극사이에 접속된다. 첫 번째와 두 번째 트랜지스터(T1)과 (T2)의 콜렉터 전극들은 각 에미터 전극에 직렬로 접속된 저항(R4)와 (R5)를 각각 갖는 네 번째와 다섯 번째 트랜지스터(T4)와 (T5)의 베이스 전극들에서 각각 접속된다.
따라서, 트랜지스터들(T1)과 (T2)(T3)의 각 콜렉터 전극에서 발생된 신호는 증폭되고 네 번째와 다섯 번째 트랜지스터(T4)와 (T5)의 각 에미터 전극으로부터 출력신호(Q)와 (
Figure kpo00005
)로서 출력된다.
첫 번째와 두 번째 트랜지스터(T1)과 (T2)의 각각의 베이스 전극들은 제4b도에 도시된 ECL형태로 구성되는 첫 번째 구동회로 1의 출력단자(O1)과 (O2)의 각각에 접속된다. 첫 번째 구동회로 1에서, 한쌍의 여섯 번째와 일곱 번째 트랜지스터(T6)과 (T7)의 에미터 전극들은 제4a도의 정전류원(IS3)와 같은 방법으로 구성된 예를 들면 1mA의 정전류원(IS4)에 함께 접속되며, 예를 들면 300ohm의 저항값을 가지는 각 저항(R6)과 (R7)은 각 콜렉터 전극을 예를 들면 300ohm의 저항값을 가지는 공통저항(R8)에 접속시키고, 그의 다른 끝은 DC전원 VCC에 접속된다. 출력 트랜지스터(T8)과 (T9) 및 저항(R9)와 (R10)은 제4a도의 트랜지스터(T1)과 (T2) 및 저항(R4,R5)와 동일하다. 세 번째 트랜지스터(T3)의 베이스 전극은 제4c도에 도시된 ECL형태로 구성되는 두 번째 구동회로 2의 출력단자(O3)에 접속된다. 두 번째 구동회로 2에서, 한쌍의 열번째와 열한번째 트랜지스터(T10)과 (T11)의 에미터 전극은 제4a도의 전류원(IS3)와 동일한 방법으로 구성된 1mA의 정전류원(IS0)에 함께 접속된다. 예를 들면 600ohm의 저항값을 가지는 저항(R11)은 DC전원 VCC와 열한번째 트랜지스터(T11)의 콜렉터 전극에 접속된다. 열번째 트랜지스터(T10)의 콜렉터 전극은 DC 전원 VCC에 적접 접속된다. 출력 트랜지스터(T12)와 저항(R12)는 제4a도의 트랜지스터(T5) 및 저항(R5)와 동일하다.
첫 번째 구동회로 1의 출력단자(O1)과 (O2)로부터의 출력신호레벨 즉, 첫 번째와 두 번째 트랜지스터(T1)과 (T2)에 대한 입력(A)와 (
Figure kpo00006
)의 하이레벨 H1은 대표적으로 -1.2V이고 로우레벨 L1은 대표적으로 -1.5V이다. 두분째 구동회로 2의 단자(O3)로부터의 출력신호 레벨 즉, 세 번째 트랜지스터(T3)에 대한 입력 B의 하이레벨 H2는 첫 번째 구동회로 1의 신호들(A/
Figure kpo00007
)의 하이레벨 H1보다 300mV 높은 대표적으로 -900mV이고 로우레벨 L2는 첫 번째와 두 번째 트랜지스터(T1)과 (T2)에 대한 입력(A)와 (
Figure kpo00008
)의 로우레벨 L1과 근본적으로 동일한 대표적으로 -1.5V이다. 300mV는 잡음 또는 추이로부터 발생될 수 있는 문제점들을 고려하기 위하여 입력(A/
Figure kpo00009
)의 하이레벨로부터 효과적인 차이로서 제공된다. 입력신호(A/
Figure kpo00010
) 및 (B)의 레벨들은, 비교하기 위하여 제4a도의 대응하는 입력단자들 아래에 표시된 각 구동회로의 블록에서 설명된다.
세 번째 트랜지스터(T3)에 대한 B가 로우레벨 L2이면, 세 번째 트랜지스터(T3)는 첫 번째와 두 번째 트랜지스터(T1)과 (T2)의 미분연산에 영향을 미치지 않는다. 다음, 예를 들면 클럭펄스의 경우에, 컴플리멘터리 신호 입력들(A)와 (
Figure kpo00011
)는 (Q)와 (
Figure kpo00012
)로서 출력된다. 다시 말하면, 클럭신호는 출력되도록 인에이블된다. 세 번째 트랜지스터(T3)에 대한 입력 B가 하이레벨 H2이면, 세 번째 트랜지스터(T3)는 첫 번째 트랜지스터(T1)에 대한 입력 하이레벨 H1에 따라 지배된다. 그러므로, 전류는 세 번째 트랜지스터(T3)로 흐르도록 첫 번째 트랜지스터(T1)에 대한 입력 하이레벨 H1에 따라 지배된다. 그러므로, 전류는 세 번째 트랜지스터(T3)로 흐르도록 첫 번째 트랜지스터(T1)으로부터 전환된다. 따라서 이 상태에서 컴플리멘터리 입력신호 즉, 클럭펄스(A)와 (
Figure kpo00013
)는 출력되도록 디스에이블된다. 더욱이, 입력 A와 B는 OR/NOR 동작을 실행한다. 이러한 논리동작들의 결과가 제6도의 진리표에서 도시된다.
상술된 바람직한 실시예에서, 입력 B의 로우레벨 L2가 입력(A)와 (
Figure kpo00014
)의 로우레벨 L1과 근본적으로 동일하게 선택될지라도, 전술된 바와 같이, 로우레벨 L2'또는 L2＂이 입력(A)와 (
Figure kpo00015
)의 로우레벨 L1에 비하여 입력(A)와 (
Figure kpo00016
)의 하이레벨 H1보다 사실상 낮은 한, 입력 B의 로우레벨 L2는 제5a도의 L2'으로 표시된 바와 같이 보다 높게 선택될 수 있거나, 제5b도의 L2＂으로 표시되는 바와 같이 보다 낮게 선택될 수 있다. 제5a도에 도시된 바와 같이, 입력 B의 진폭이 작을수록 입력 B의 펄스 상승/하강 시간은 보다 짧아질 수 있다. 그러나, 입력 B의 로울레벨 L2'은 입력(
Figure kpo00017
)에 대한 기준 전압으로서의 기능을 한다. 더욱이, 순간적으로 입력 A가 입력 B의 로우레벨 L2보다 낮으면, 입력 A가 입력
Figure kpo00018
에 의하여 실행되는 전류 절환을 돕지 않기 때문에, 입력(A)와 입력 (
Figure kpo00019
)에 의하여 ECL를 절환시키는 속도가 제한된다. 따라서, 저하된 절환속도를 향상시키기 위하여 입력신호(A)와 (
Figure kpo00020
)의 진폭은 증가될 것이다.
로우레벨(L2,L2'또는 L2＂)의 레벨선택은 회로 요구에 대한 신호(A/
Figure kpo00021
)와 신호(B)의 절환속도 사이의 절층값으로부터 결정된다. 클럭 펄스 분배기를 적용하는데 있어서, 클럭펄스의 절환속도는 인에이블/디스에이블신호 펄스(B)의 절환속도에 앞선다. 그러므로, 인에이블/디스에이블 신호 펄스(B)의 진폭은 클럭신호펄스(A/
Figure kpo00022
)보다 일반적으로 크다. 그러므로, 인에이블/디스에이블 신호펄스(B)의 상승/하강 시간은 클럭 신호펄스(A/
Figure kpo00023
)의 그것보다 일반적으로 길다. 더욱이, 클럭펄스 분배기에서, 인에이블/디스에이블 신호 펄스(B)의 진폭이 클럭신호 펄스(A/
Figure kpo00024
)보다 크게 선택될지라도, 클럭신호 펄스(A/
Figure kpo00025
)의 주파수가 인에이블/디스에이블 신호의 그것보다 비교할 수 없어 크기 때문에 전체회로의 동작속도는 저하되지 않는다.
본 발명의 두 번째 바람직한 실시예가 제7도의 회로도와 제8도의 진리표에 도시된다. 두 번째 바람직한 실시예의 회로는 그의 구동회로(3)에 접속된 추가된 트랜지스터(T3')가 세 번째 트랜지스터(T3)에 병렬로 더 추가되는 것을 제외하고는 제4a도에 도시된 첫 번째 바람직한 실시예의 그것과 동일하다. 또 추가된 트랜지스터(T3')의 베이스 전극은 두 번째 구동회로(2)의 출력레벨과 동일하고 그의 구성과도 동일한 세 번째 구동회로(3)에 접속된다. 따라서, 트랜지스터(T3')에 대한 입력(C)의 하이레벨은 마찬가지고, 첫 번째와 두 번째 트랜지스터(T1)과 (T2)의 동작을 지배한다. 그러므로, 입력 A, B, C는 OR/NOR 동작을 실행한다. 이러한 논리동작의 결과가 제8도의 진리표에 도시된다.
본 발명의 상술된 바람직한 실시예들의 ECL회로가 바이폴라 트랜지스터로 구성될지라도, 본 발명의 제9도에 도시된 바와 같이, 제4a도에 도시된 회로의 상단부 절반에 대응하는 갈륨 아세나이드(GaAs)FET들(전계 효과 트랜지스터)로 구성되는 소오스 결합 FET 논리회로(SCFL)에 인가될 수 있다는 것은 분명하다.
클럭 펄스를 분기하기 위한 클럭펄스 분배기에 대한 본 발명의 적용이 제10도의 논리도와 제11도의 진리표에서 설명된다. 제10도에서, 블록 1과 2는 각각 첫 번째와 두 번째 구동회로 1과 2를 표시한다. 블록 3은 제4a도의 상단부 절반에 도시된 ECL회로를 나타낸다. 신호, A,
Figure kpo00026
, B는 제4도의 그들에 대응한다. 컴플리멘터리 클럭 펄스신호(C/
Figure kpo00027
)는 두 개의 그룹(
Figure kpo00028
)와 (
Figure kpo00029
)로 분기된다. 각 신호(S1)과 (S2)는 각각 출력클럭 펄스(
Figure kpo00030
)와 (
Figure kpo00031
)를 인에이블/디스에이블 한다. 클럭 펄스 분배기의 논리동작 결과가 제11도의 진리표에 도시된다.
상술된 바와 같이, 고속 ECL 형태의 장점을 유지하는 동안, 고속 클럭 펄스의 분배는 신호(S1)과 (S2) 각각에 제어될 수 있다. 본 발명에 따른 회로 형태는 특히 표준 셀 형 LSI(대규모 집적회로)에 적당하다. 여기에서 클럭 펄스 분배기의 사용하지 않는 출력 단자가 DC전압으로 유지되어야 하기 때문에 그곳으로부터 잡음방사가 방지된다. 본 발명의 신호 레벨 조건을 가지는 회로 형태를 사용하지 않으면, 기준 전압 방법이 사용되어야 하고, 전체 LSI의 동작속도가 저하되기 때문에 입력 클럭펄스 진폭은 가져야 한다.
제4a도의 회로에서 트랜지스터(T1)과 (T2)에 대한 입력 펄스(A)로부터 출력되는 출력 펄스의 펄스 지연 시간은 제1도의 종래 회로에 대응하는 100ps와 비교하면 80ps로 짧아진다. 결과적으로, 클럭 펄스 주파수는 본 발명에 따라 증가될 수 있다.
본 발명의 상술된 바람직한 실시예의 ECL회로가 NPN 트랜지스터로 구성될지라도, 세 번째 트랜지스터가 첫 번째 트랜지스터를 지배할 수 있도록, ＂레벨 H2가 다른 하이레벨 H1보다 높은＂조건이 입력(B)의 로우레벨 L2가 컴플리멘터리 입력들(A/
Figure kpo00032
)의 로우레벨 L1보다 낮은 조건으로 대치되면 PNP 트랜지스터로 구성되는 ECL/CML회로에 본 발명이 적용될 수 있다는 것은 분명하다.
상술된 바람직한 실시예의 회로들이 각각의 출력 신호들(Q)와 (Q)에 대하여 두 개의 출력 트랜지스터(T4)와 (T5)를 가지는 ECL형태로 구성될지라도, 본 발명이 생략된 두 개의 출력 트랜지스터(T4)와 (T5)의 두 개 또는 그 중 하나를 가지는 회로에 적용될 수 있다는 것은 분명하다.
상술한 바람직한 실시예들에 의거한 전압 레벨과 저항 값 등은 단지 예에 불과하며, 회로값들은 본 발명의 레벨 조건이 만족되는한 생략될 수 있는 공통 저항(R3) 또는 (R8)등 뿐만 아니라 회로의 요구에 따라 임으로 수정될 수 있는 것이 분명하다.
본 발명의 많은 특징들과 장점들은 상세한 설명으로부터 분명해지고, 본 발명의 참된 정신과 영역내에 있는 시스템의 이러한 특징들과 장점들을 모두 커버하기 위한 청구항들에 의하여 얻어진다. 더욱이, 많은 수정과 변화는 기술에 숙련된 그 사람들에 의하여 쉽게 발생될 수 있고, 정확한 구조와 동작으로 본 발명을 제한하는 것을 바라지 않는다. 따라서, 본 발명의 영역내에서 모든 적당한 수정과 변화를 가할 수 있다.

Claims (28)

  1. 한쌍의 첫 번째 NPN 트랜지스터(T1)와 두 번째 NPN 트랜지스터(T2)를 가지는 차동증폭기로 구성되는 논리회로에 있어서, 상기 두 번째 트랜지스터에 접속되는 적어도 하나의 세 번째 NPN 트랜지스터(T3)와 컴플리멘터리 신호들을 출력하고 상기 첫 번째와 두 번째 NPN 트랜지스터들을 구동시키기 위해 접속되는 첫 번째 구동회로와, 상기 세 번째 트랜지스터를 구동시키기 위해 접속되는 두 번째 구동회로등을 더 포함하고, 상기 두 번째 구동회로의 출력신호의 하이레벨이 상기 첫 번째 구동회로의 출력신호에 하이레벨보다 더 높고 상기 두 번째 구동회로의 출력신호의 로우레벨이 상기 첫 번째 구동회로의 출력신호의 하이레벨보다 실제로 더 낮은 것을 특징으로 하는 논리회로.
  2. 제1항에 있어서, 상기 두 번째 구동회로의 출력신호의 로우레벨이 상기 첫 번째 구동회로의 출력신호의 로우레벨과 실제로 같은 논리회로.
  3. 제1항에 있어서, 상기 두 번째 구동회로의 출력신호의 로우레벨이 상기 첫 번째 구동회로의 출력신호의 로우레벨보다 더 낮은 논리회로.
  4. 제1항에 있어서, 상기 두 번째 구동회로의 출력신호의 로우레벨이 상기 첫 번째 구동회로의 출력신호의 로우레벨보다 더 높은 논리회로.
  5. 제1항에 있어서, 상기 첫 번째, 두 번째 및 세 번째 트랜지스터(T1,T2,T3)들의 에미터가 상호 동작할 수 있게 접속되고, 정전류원(IS3)에 접속되는 논리회로.
  6. 제5항에 있어서, 상기 정전류원이 네 번째 트랜지스터(T)를 포함하고, 상기 네 번째 트랜지스터의 에미터 전극에 저항이 직렬로 접속되고 또한 그의 베이스 전극에 정전압이 인가되는 논리회로.
  7. 제5항에 있어서, 상기 정전류원이 저항을 포함하는 논리회로.
  8. 제1항에 있어서, 저항이 상기 첫 번째, 두 번째 트랜지스터의 콜렉터들 중의 하나와 콜렉터 전원 사이에 접속되어 논리신호가 가장 저항에 접속된 상기 콜렉터로부터 출력되는 논리회로.
  9. 제1항에 있어서, 상기 두 번째 구동회로의 출력신호의 상승시간과 하강시간이 상기 첫 번째 구동회로의 출력신호의 상승시간 및 하강시간보다 더 긴 논리회로.
  10. 제1항에 있어서, 상기 두 번째 구동회로의 출력신호의 주파수가 상기 첫 번째 구동회로의 출력신호의 주파수보다 더 낮은 논리회로.
  11. 한 쌍의 첫 번째 PNP 트랜지스터(T1)와 두 번째 PNP 트랜지스터(T2)들을 가지는 차동 증폭기로 구성되는 논리회로에 있어서, 상기 두 번째 트랜지스터 병렬로 접속되는 적어도 하나의 세 번째 PNP 트랜지스터(T3')와, 컴플리멘터리 신호들을 출력하고 상기 첫 번째와 두 번째 PNP 트랜지스터들을 구동시키기 위해 접속되는 첫 번째 구동회로와, 상기 세 번째 트랜지스터를 구동시키기 위해 접속되는 두 번째 구동회로등을 더 포함하고, 상기 두 번째 구동회로의 출력신호의 로우레벨이 상기 첫 번째 구동회로의 출력신호의 로우레벨보다 실제로 낮고, 상기 두 번째 구동회로의 출력신호의 로우레벨보다 실제로 더 낮고, 상기 두 번째 구동회로의 출력신호의 하이레벨이 상기 첫 번째 구동회로의 출력신호의 로우레벨보다 실제로 더 높은 것을 특징으로 하는 논리회로.
  12. 제11항에 있어서, 상기 두 번째 구동회로의 출력신호의 하이레벨이 상기 첫 번째 구동회로의 출력신호의 하이레벨과 실제로 같은 논리회로.
  13. 제11항에 있어서, 상기 두 번째 구동회로의 출력신호의 하이레벨이 상기 첫 번째 구동회로의 출력신호의 하이레벨보다 더 높은 논리회로.
  14. 제11항에 있어서, 상기 두 번째 구동회로의 출력신호의 상기 하이레벨이 상기 첫 번째 구동회로의 출력신호의 하이레벨보다 더 낮은 논리회로.
  15. 제11항에 있어서, 상기 첫 번째, 두 번째 및 세 번째 트랜지스터(T1,T2,T3)들의 에미터가 상호 동작할 수 있게 접속되고, 정전류원에 접속되는 논리회로.
  16. 제15항에 있어서, 상기 정전류원이 네 번째 트랜지스터를 포함하고, 상기 네 번째 트랜지스터에 에미터 전극에 저항이 직렬로 접속되고 또한 그의 베이스 전극에 정전압이 인가되는 논리회로.
  17. 제15항에 있어서, 상기 정전류원이 저항을 포함하는 논리회로.
  18. 제11항에 있어서, 저항이 상기 첫번째, 두번째 트랜지스터의 콜렉터들 중의 하나와 콜렉터 전원 사이에 접속되어 논리신호가 상기 저항에 접속된 상기 콜렉터로부터 출력되는 논리회로.
  19. 제11항에 있어서, 상기 두 번째 구동회로의 출력신호의 상승시간과 하강시간이 첫 번째 구동회로의 출력신호에 상승시간 및 하강시간보다 더 긴 논리회로.
  20. 제11항에 있어서, 상기 두 번째 구동회로의 출력신호의 주파수가 상기 첫 번째 구동회로의 출력신호의 주파수보다 더 낮은 논리회로.
  21. 한 쌍의 첫번째 트랜지스터와 두 번째 트랜지스터를 가지는 차동증폭기로 구성되는 논리회로에 있어서, 상기 두 번째 트랜지스터에 병렬로 접속되는 적어도 하나의 세 번째 트랜지스터와, 컴플리멘터리 신호들을 출력하고 상기 첫 번째와 두 번째 트랜지스터들을 구동시키기 위해 접속되는 두 번째 구동회로등을 더 포함하고, 상기 두 번째 구동회로의 출력신호의 하이레벨이 상기 첫 번째 구동회로의 출력신호의 하이레벨보다 실제로 더 높고, 상기 두 번째 구동회로의 출력신호의 로우레벨이 상기 첫 번째 구동회로의 출력신호의 로우레벨보다 실제로 더 낮은 것을 특징으로 하는 논리회로.
  22. 제21항에 있어서, 상기 첫 번째, 두 번째 및 세 번째 트랜지스터들의 에미터가 상호 동작할 수 있게 접속되고, 정전류원에 접속되는 논리회로.
  23. 제21항에 있어서, 상기 정전류원이 네 번째 트랜지스터를 포함하고, 상기 네 번째 트랜지스터의 에미터 전극에 저항이 직렬로 접속되고, 또한 그의 베이스 전극에 정전압이 인가되는 논리회로.
  24. 제21항에 있어서, 상기 정전류원이 저항을 포함하는 논리회로.
  25. 제21항에 있어서, 저항이 상기 첫 번째와 두 번째 트랜지스터의 콜렉터들 중의 하나와 콜렉터 전원 사이에 접속되어 논리신호가 상기 저항에 접속된 상기 콜렉터로부터 출력되는 논리회로.
  26. 제21항에 있어서, 상기 두 번째 구동회로의 출력신호의 주파수가 상기 첫 번째 구동회로의 출력신호의 주파수보다 더 낮은 논리회로.
  27. 제21항에 있어서, 상기 두 번째 구동회로의 출력신호의 상승기간과 하강기간이 첫 번째 구동회로의 출력신호의 상승시간 및 하강시간보다 더 긴 논리회로.
  28. 제20항에 있어서, 상기 두 번째 구동회로의 출력신호의 주파수가 상기 첫 번째 구동회로의 출력신호의 주파수보다 더 낮는 논리회로.
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