JPH01287959A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01287959A JPH01287959A JP63117625A JP11762588A JPH01287959A JP H01287959 A JPH01287959 A JP H01287959A JP 63117625 A JP63117625 A JP 63117625A JP 11762588 A JP11762588 A JP 11762588A JP H01287959 A JPH01287959 A JP H01287959A
- Authority
- JP
- Japan
- Prior art keywords
- high resistance
- load
- resistors
- line
- pair
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 239000004020 conductor Substances 0.000 claims abstract description 6
- 238000000206 photolithography Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 13
- 238000005530 etching Methods 0.000 description 10
- 239000012535 impurity Substances 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 241000566146 Asio Species 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000012447 hatching Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
高抵抗負荷を有するスタティック・ランダム・アクセス
・メモリに関し、 高抵抗負荷を安定に形成することを可能とするメモリセ
ルの構造を提供することを目的としＳ１対の負荷抵抗と
、交差接続された１対のトランジスタと、前記負荷抵抗
の１方の端に１！源電位を供線する電源線とを含むメモ
リセルを具備し、前記負荷抵抗と、前記電源線とは互い
に別層の導電体膜で形成され、且つ、平面上両者の交差
する部分に於て、電気的に接続されていることを特徴と
する半導体記憶装置。
・メモリに関し、 高抵抗負荷を安定に形成することを可能とするメモリセ
ルの構造を提供することを目的としＳ１対の負荷抵抗と
、交差接続された１対のトランジスタと、前記負荷抵抗
の１方の端に１！源電位を供線する電源線とを含むメモ
リセルを具備し、前記負荷抵抗と、前記電源線とは互い
に別層の導電体膜で形成され、且つ、平面上両者の交差
する部分に於て、電気的に接続されていることを特徴と
する半導体記憶装置。
本発明は、半導体記憶装置に関するものであり、特に高
抵抗負荷を有するスタティックランダムアクセスメモリ
ー（ＳＲＡＭ）に関するものである。
抵抗負荷を有するスタティックランダムアクセスメモリ
ー（ＳＲＡＭ）に関するものである。
第３図は、ＳＲＡＭセルの等価回路図であり、第４図は
従来のＳＲＡＭセルの平面図である。第３図に示す如く
、メモリセルは、高抵抗Ｒ１、Ｒｔを負荷としたフリツ
プフロツプにメモリセル選択用のトランジスタＴ、、Ｔ
、と、ワード線ＷＬ、ビット線ＢＬ 、ＢＬｆｔ付加し
て形成されている。トランジスタＴ＋、Ｔｘｌ’！いず
れか一方は必ずオンしているから、負荷Ｒ１、Ｒ１のい
ずれかを介して、電源線Ｖｃｃから接地線Ｖｓｓへ定常
的に直流電流が流れており、負荷抵抗Ｒ，Ｒ，の値が小
さいと、消費電力は大きくなってしまう。
従来のＳＲＡＭセルの平面図である。第３図に示す如く
、メモリセルは、高抵抗Ｒ１、Ｒｔを負荷としたフリツ
プフロツプにメモリセル選択用のトランジスタＴ、、Ｔ
、と、ワード線ＷＬ、ビット線ＢＬ 、ＢＬｆｔ付加し
て形成されている。トランジスタＴ＋、Ｔｘｌ’！いず
れか一方は必ずオンしているから、負荷Ｒ１、Ｒ１のい
ずれかを介して、電源線Ｖｃｃから接地線Ｖｓｓへ定常
的に直流電流が流れており、負荷抵抗Ｒ，Ｒ，の値が小
さいと、消費電力は大きくなってしまう。
ところで、負荷抵抗Ｒ１，Ｒｔ ハ、物質の抵抗率と、
配線の長さ、幅、厚さで決定するが、第４図の如く、電
源線Ｖｃｃと高抵抗負荷Ｒ１，Ｒｔ を同一層の多結晶
シリコンで形成し、前者は不純物を導入することにより
低抵抗化し、後者は不純物を導入せず、抵抗率音大きく
している。この不純物を導入しない高抵抗率部の長さは
第４図のｌで規定するが、半導体製造工程中の高温熱処
理により、不純物は横方向にｄだけ拡散する。このため
負荷抵抗の長さは、マスク上の設計値！より必ず短かく
なる。
配線の長さ、幅、厚さで決定するが、第４図の如く、電
源線Ｖｃｃと高抵抗負荷Ｒ１，Ｒｔ を同一層の多結晶
シリコンで形成し、前者は不純物を導入することにより
低抵抗化し、後者は不純物を導入せず、抵抗率音大きく
している。この不純物を導入しない高抵抗率部の長さは
第４図のｌで規定するが、半導体製造工程中の高温熱処
理により、不純物は横方向にｄだけ拡散する。このため
負荷抵抗の長さは、マスク上の設計値！より必ず短かく
なる。
また、従来の技術に於ては、前記多結晶シリコン膜を、
高抵抗負荷と、電源給電線だけでなく、周辺回路に於て
、保護抵抗、冗長用フェーズ等幅広く利用している。
高抵抗負荷と、電源給電線だけでなく、周辺回路に於て
、保護抵抗、冗長用フェーズ等幅広く利用している。
第５図（ａ）〜（ｅ）は、従来のＳＲＡＭセルの製造工
程図を示す図であり、それぞれ、＄４図のｚ−ｚ’断面
を示している。
程図を示す図であり、それぞれ、＄４図のｚ−ｚ’断面
を示している。
以下、第５図を用いて従来のＳＲＡＭセルの製造工程を
説明する。
説明する。
■ Ｐ型１０ΩｃＩＩＬＳｉ基板１上にＬＯＣＯ８法を
用いて、フィールド酸化膜２ｔ−６００ＯＡ成長する。
用いて、フィールド酸化膜２ｔ−６００ＯＡ成長する。
（第５図（ａ））
■ ゲート酸化膜３ｉ２００人成長し、フォトリソグラ
フィー技術によりコンタクト窓４を開孔し、ＣＶＤ法に
より、第１回目Ｐｏ１ｙ Ｓｉ １に４０００人成長す
る。ＰＯＣｌｓをソースガスとする熱拡散法により、リ
ンを導入した後、フォトリソグラフィー技術によりゲー
ト電極５ａ、５ｂｔ形成する。
フィー技術によりコンタクト窓４を開孔し、ＣＶＤ法に
より、第１回目Ｐｏ１ｙ Ｓｉ １に４０００人成長す
る。ＰＯＣｌｓをソースガスとする熱拡散法により、リ
ンを導入した後、フォトリソグラフィー技術によりゲー
ト電極５ａ、５ｂｔ形成する。
（第５図（ａ） ）
■ 前記ゲート電極５ａ、５ｂと、フィールド酸化膜２
をマスクとして％ＡＳイオンｔ”６０ｋｅＶ４Ｅ１５／
ｃｄ注入し、ソース・ドレイン６ａ、６ｂと接地線６ｃ
を形ｇＬ、ｃｖｏ法にｚｐ、５ｉＯｔ７ｔ−１５０ＯＡ
成長する。（第５図（ｂ））■ フォトリソブラフイー
技術を用い、ゲート電極５ｂに対するコンタクトホール
を形成。（第５図（ｂ）） ■ ＣＶＤ法で、Ｐｏ１ｙＳｉ膜１４ｔ２０００Ａ成長
し、フォｌ−ＩＪソゲラフイー技術を用いて選択的に、
Ａｓイオ７５０ ｋｅＶ ’Ｉ Ｅ １６／ｃｎｌ注入
する。（第５図（Ｃ）） ■ ７オ） ＩＪソゲラフイー技術を用い、Ｐｏ１ｙＳ
１膜１４バターニングする。（第５図（ｄ））■ 次い
で、ＰＳＧ［１）ｔ−形成し、ソース６ａに対するコン
タクト用開孔を形成してから、ビット線Ｂ Ｌ ｉ Ａ
Ｊ？で形成する。（第５図（ｅ））但し、途中の高温熱
処理でＡｓがＰｏ Ｉ ｙＳ ｉ膜１４中を矢印の方向
へ拡散するので負荷抵抗Ｒ１の長さは設計厘よυ短くな
ってしまう。
をマスクとして％ＡＳイオンｔ”６０ｋｅＶ４Ｅ１５／
ｃｄ注入し、ソース・ドレイン６ａ、６ｂと接地線６ｃ
を形ｇＬ、ｃｖｏ法にｚｐ、５ｉＯｔ７ｔ−１５０ＯＡ
成長する。（第５図（ｂ））■ フォトリソブラフイー
技術を用い、ゲート電極５ｂに対するコンタクトホール
を形成。（第５図（ｂ）） ■ ＣＶＤ法で、Ｐｏ１ｙＳｉ膜１４ｔ２０００Ａ成長
し、フォｌ−ＩＪソゲラフイー技術を用いて選択的に、
Ａｓイオ７５０ ｋｅＶ ’Ｉ Ｅ １６／ｃｎｌ注入
する。（第５図（Ｃ）） ■ ７オ） ＩＪソゲラフイー技術を用い、Ｐｏ１ｙＳ
１膜１４バターニングする。（第５図（ｄ））■ 次い
で、ＰＳＧ［１）ｔ−形成し、ソース６ａに対するコン
タクト用開孔を形成してから、ビット線Ｂ Ｌ ｉ Ａ
Ｊ？で形成する。（第５図（ｅ））但し、途中の高温熱
処理でＡｓがＰｏ Ｉ ｙＳ ｉ膜１４中を矢印の方向
へ拡散するので負荷抵抗Ｒ１の長さは設計厘よυ短くな
ってしまう。
メモリ素子の高集積、微細化を進めた時、前記高抵抗負
荷のマスク上の設計長さｌは小さくなるが、前記不純物
の横方向拡散長ｄは、それ程小さくならず、結果として
高抵抗負荷の実質的長さは、メモリセルの微細化以上に
短縮されてしまう。このため、高抵抗負荷の幅の縮小だ
けでは、負荷抵抗の抵抗値は小さくなり、消費電力が増
加してしまう。従って、高抵抗負荷の厚さを薄くするこ
とにより補う会費がある。
荷のマスク上の設計長さｌは小さくなるが、前記不純物
の横方向拡散長ｄは、それ程小さくならず、結果として
高抵抗負荷の実質的長さは、メモリセルの微細化以上に
短縮されてしまう。このため、高抵抗負荷の幅の縮小だ
けでは、負荷抵抗の抵抗値は小さくなり、消費電力が増
加してしまう。従って、高抵抗負荷の厚さを薄くするこ
とにより補う会費がある。
ところが、前述の如く、高抵抗負荷を形成する多結晶シ
リコン膜は、フェーズ、電源線、＃電気保護抵抗として
使用しているため薄膜化した時、下記の問題がある。
リコン膜は、フェーズ、電源線、＃電気保護抵抗として
使用しているため薄膜化した時、下記の問題がある。
■ 電＃線の抵抗が増大してしまう。
■ 素子外部からの静電気による大電流により、保護抵
抗は溶断し易くな９、＃１耐ｊｋが劣化する。
抗は溶断し易くな９、＃１耐ｊｋが劣化する。
■ 電気的切断によるフユーズ抵抗が増加し、一定電圧
印加による切断時のｉ流減少が薄膜化による溶融容易性
に優れ、結果として切断が困難となる。
印加による切断時のｉ流減少が薄膜化による溶融容易性
に優れ、結果として切断が困難となる。
本発明は、かかる従来例の問題点に鑑み創作されたもの
であり、多結晶シリコン膜により１成される高抵抗負荷
領域は薄膜化し、他の領域は通常膜厚として、他の特性
を劣化させることなく、高抵抗負荷全安定に形成するこ
とを可能とする半導体記憶装（ｔを提供ｆ！ｃ味題とす
る。
であり、多結晶シリコン膜により１成される高抵抗負荷
領域は薄膜化し、他の領域は通常膜厚として、他の特性
を劣化させることなく、高抵抗負荷全安定に形成するこ
とを可能とする半導体記憶装（ｔを提供ｆ！ｃ味題とす
る。
上記の課題は、１対の負荷抵抗と、交差接続された１対
のトランジスタと、前記負荷抵抗の一方の端に電源電位
を供線するＴｔ電源線を含むメモリセルを具備し、前記
負荷抵抗と前記を像線とは互いに別層の導電体膜で形成
され、且つ、平面上両者の交差する部分に於て、′電気
的に接続されていることを特徴とする半導体記憶装置に
よって達成される。
のトランジスタと、前記負荷抵抗の一方の端に電源電位
を供線するＴｔ電源線を含むメモリセルを具備し、前記
負荷抵抗と前記を像線とは互いに別層の導電体膜で形成
され、且つ、平面上両者の交差する部分に於て、′電気
的に接続されていることを特徴とする半導体記憶装置に
よって達成される。
本発明によれば、電源線Ｖｃｃと負荷抵抗Ｒ１、Ｒｔは
各々別の導電体膜で形成されるため、その膜厚は独立に
決定することができ、従来の技術の問題点を解決するこ
とが可能となる。また、実施別で詳細に説明するが、電
源線Ｖｃｃと、負荷抵抗Ｒ１゜Ｒ１が交差する部分全域
で′電気的接続するため、両者の間に絶縁膜を形成する
必要がなく、工程の増加を最小限に抑えることが可能と
なる。
各々別の導電体膜で形成されるため、その膜厚は独立に
決定することができ、従来の技術の問題点を解決するこ
とが可能となる。また、実施別で詳細に説明するが、電
源線Ｖｃｃと、負荷抵抗Ｒ１゜Ｒ１が交差する部分全域
で′電気的接続するため、両者の間に絶縁膜を形成する
必要がなく、工程の増加を最小限に抑えることが可能と
なる。
第１図は本発明の一実施例を示す。
平面図、第２人図は第１図のｘ−ｘ’断面図、第２Ｂ図
は本発明の一実施例を示す製造工程図であり、（ａ）〜
（ｅ）は第１図のＹ−Ｙ’断面に対応する断面図である
。
は本発明の一実施例を示す製造工程図であり、（ａ）〜
（ｅ）は第１図のＹ−Ｙ’断面に対応する断面図である
。
第１図に於て、左斜線ハツチングで示す、第２層目のＰ
ｏ１ｙＳｉ膜（Ｐｏ１ｙＳｉ ＩＩ ）で、不純物を高
濃度に含み電源線（Ｖｃｃ） ８を形成し、右斜線ハツ
チングで示す第３層目のＰｏ１ｙＳｉ（ＰｏｌｙＳｉ
ｍ）で、不純物を含まず、高抵抗負荷Ｒ＋ 、 Ｒｔを
形成する。
ｏ１ｙＳｉ膜（Ｐｏ１ｙＳｉ ＩＩ ）で、不純物を高
濃度に含み電源線（Ｖｃｃ） ８を形成し、右斜線ハツ
チングで示す第３層目のＰｏ１ｙＳｉ（ＰｏｌｙＳｉ
ｍ）で、不純物を含まず、高抵抗負荷Ｒ＋ 、 Ｒｔを
形成する。
両者の交差部Ａで両者が接続している。
矢に、第２Ａ、２Ｂ図を用いて製造工程を説明する。
■ Ｐ型１０Ω口Ｓｉ基板工に、ＬＯＣＯ８法を用いて
フィールド酸化膜２ｌ−６００ＯＡ成長する。
フィールド酸化膜２ｌ−６００ＯＡ成長する。
（第２Ｂ図（ａ））
■ ゲート散化膜３ｔ−１２００人底長し、フォトリソ
グラフィー技術により、コンタクト窓４ｔ−開孔し、Ｃ
ＶＤｆ＆により、第１＃目Ｐｏ１ｙＳｉ （ＰｏｌｙＳ
ｉ Ｉ ）を４００ＯＡ成長する。ＰＯＣＩ、をソース
ガスとする熱拡散法により、リンを導入した後、フォト
リングラフイー技術により、ゲート電極５ａ、５ｂを形
成する。（第２Ｂ図（ａ）） ■ 前記ゲート電極５ａ、５ｂと、フィールド酸化膜２
ｔ−マスクとして、人Ｓイオンを６０ｋｅＶ４Ｅ１５／
ｃｄ注入し、ソース睦ドレイン６ａ、６ｂと接地線（Ｖ
ｓｓ）６ｃ ｋ形ａ Ｌ、ｃｖＤａｔｃよｐ、Ｓ、Ｏ，
ｇ７を１５０ＯＡ成長する。（第２Ｂ図（ｂ））■ Ｃ
ＶＤ１により、第２層Ｐｏ１ｙＳｉ（ＰｏｌｙＳｉＩＩ
）を２００ＯＡ成長し、人Ｓイオンを全面に５０ｋｅＶ
ＩＥ１６／ｄ注入した後、フォトリソグラフィー技術に
より電源線１０を形成する。尚、この時、周辺回路部に
於ては、フユーズ・保護抵抗等を形成する。（第２Ｂ図
（Ｃ）） ■ フォトリソグラフィー技術を用いて、前記Ｓ、 ０
．７を選択的に除去し、前記第１層Ｐｏ１ｙＳｉ５ｂ表
面を露出する如く、コンタクトホールを開孔する。（第
２Ｂ図（Ｃ）） ■ ＣＶ Ｄ＠を用イテｇ ３ Ｎ 目Ｐｏ１ｙＳｉ（
ＰｏｌｙＳｉＩＩＩ）ｋ５００人戊長し、フォトリソグ
ラフィー技術を用いて、高抵抗負荷１０を形成する。こ
の時用いるマスクパターンは、高抵抗部分のみｆｃ残す
パターンでも良いし、高抵抗部分と、第２１ｉ目Ｐｏ１
ｙＳｉで形成したパターンの合成でも良い。前者の場合
、Ｐｏ１ｙＳｉのエツチングは、第２層目のＰｏ１ｙＳ
ｉが残るよう注意する必要がある。後者の場合、不純物
を含まないＰｏ１ｙＳｉが上層にあるため、Ｎ１合金等
とのコンタクトに懸念を感するかもしれないが、その厚
さが、５００人と薄いため、後工程で十分に不純物が拡
散し問題とならない。
グラフィー技術により、コンタクト窓４ｔ−開孔し、Ｃ
ＶＤｆ＆により、第１＃目Ｐｏ１ｙＳｉ （ＰｏｌｙＳ
ｉ Ｉ ）を４００ＯＡ成長する。ＰＯＣＩ、をソース
ガスとする熱拡散法により、リンを導入した後、フォト
リングラフイー技術により、ゲート電極５ａ、５ｂを形
成する。（第２Ｂ図（ａ）） ■ 前記ゲート電極５ａ、５ｂと、フィールド酸化膜２
ｔ−マスクとして、人Ｓイオンを６０ｋｅＶ４Ｅ１５／
ｃｄ注入し、ソース睦ドレイン６ａ、６ｂと接地線（Ｖ
ｓｓ）６ｃ ｋ形ａ Ｌ、ｃｖＤａｔｃよｐ、Ｓ、Ｏ，
ｇ７を１５０ＯＡ成長する。（第２Ｂ図（ｂ））■ Ｃ
ＶＤ１により、第２層Ｐｏ１ｙＳｉ（ＰｏｌｙＳｉＩＩ
）を２００ＯＡ成長し、人Ｓイオンを全面に５０ｋｅＶ
ＩＥ１６／ｄ注入した後、フォトリソグラフィー技術に
より電源線１０を形成する。尚、この時、周辺回路部に
於ては、フユーズ・保護抵抗等を形成する。（第２Ｂ図
（Ｃ）） ■ フォトリソグラフィー技術を用いて、前記Ｓ、 ０
．７を選択的に除去し、前記第１層Ｐｏ１ｙＳｉ５ｂ表
面を露出する如く、コンタクトホールを開孔する。（第
２Ｂ図（Ｃ）） ■ ＣＶ Ｄ＠を用イテｇ ３ Ｎ 目Ｐｏ１ｙＳｉ（
ＰｏｌｙＳｉＩＩＩ）ｋ５００人戊長し、フォトリソグ
ラフィー技術を用いて、高抵抗負荷１０を形成する。こ
の時用いるマスクパターンは、高抵抗部分のみｆｃ残す
パターンでも良いし、高抵抗部分と、第２１ｉ目Ｐｏ１
ｙＳｉで形成したパターンの合成でも良い。前者の場合
、Ｐｏ１ｙＳｉのエツチングは、第２層目のＰｏ１ｙＳ
ｉが残るよう注意する必要がある。後者の場合、不純物
を含まないＰｏ１ｙＳｉが上層にあるため、Ｎ１合金等
とのコンタクトに懸念を感するかもしれないが、その厚
さが、５００人と薄いため、後工程で十分に不純物が拡
散し問題とならない。
（第２Ｂ図（ｄ））
■ ＣＶＤ法によりｓ、ｏ！ｓｏｏ入Ｐ Ｓ Ｇ １．
０μからなる膜１２を連続成長する。Ｓ、Ｏ，はＰＳＧ
から、前記高抵抗Ｐａ ＬｙＳ ｉ １０中に不純物が
拡散するのを阻止するためのものである。フォトリソグ
ラフィー技術を用いて、コンタクトホール１２ｆｔ開孔
し、スパッタ法にてＡ１合金を１．０μ成長後、フォト
リソグラフィー技術を用いて、ビット線１３等を配線し
て完成する。（第２Ｂ図（ｅ））尚、本実施例において
、ｐｏｌｙｓｉＩＩＩはＰｏ１ｙＳｉＩ［に比較して薄
いため、Ｐｏ１ｙＳｉ ｍのエツチング時に、Ｐｏ１ｙ
Ｓｉ ＩＩが消失することはない。よって・Ｐｏ１ｙＳ
ｉＩＩ（Ｖｃｃ）とＰＯｌｙＳｌ ｍ （Ｒ１、Ｒ４）
とを接続するためのコンタクトホール形成は不要でおる
。
０μからなる膜１２を連続成長する。Ｓ、Ｏ，はＰＳＧ
から、前記高抵抗Ｐａ ＬｙＳ ｉ １０中に不純物が
拡散するのを阻止するためのものである。フォトリソグ
ラフィー技術を用いて、コンタクトホール１２ｆｔ開孔
し、スパッタ法にてＡ１合金を１．０μ成長後、フォト
リソグラフィー技術を用いて、ビット線１３等を配線し
て完成する。（第２Ｂ図（ｅ））尚、本実施例において
、ｐｏｌｙｓｉＩＩＩはＰｏ１ｙＳｉＩ［に比較して薄
いため、Ｐｏ１ｙＳｉ ｍのエツチング時に、Ｐｏ１ｙ
Ｓｉ ＩＩが消失することはない。よって・Ｐｏ１ｙＳ
ｉＩＩ（Ｖｃｃ）とＰＯｌｙＳｌ ｍ （Ｒ１、Ｒ４）
とを接続するためのコンタクトホール形成は不要でおる
。
ここで従来と本実施例の工程の相違を比較すると以下の
とおりである。
とおりである。
従来→フォトリソグラフィー（コンタクトホール形成）
−Ｐｏ１ｙＳｉ −７オトリソグラフイー（イオン注
入マスク：エツチング無）−人Ｓイオン江人−フオドリ
ソグラフィー（Ｐｏ１ｙＳｉエツチング） 本発明→Ｐｏ１ｙＳｉ成長−人ｓ −７オトリソグラフ
′イー （ＰｏｌｙＳｉエツチング）−フォトリソグラ
フィー（コンタクトホール形成） −Ｐｏ １ ｙＳ ｉ成長−７オドリソグラフイー（Ｐ
ｏ１ｙＳｉエツチング） であり、実質的には、Ｐｏ１ｙＳｉ成長とエツチングが
増加するのみである。
−Ｐｏ１ｙＳｉ −７オトリソグラフイー（イオン注
入マスク：エツチング無）−人Ｓイオン江人−フオドリ
ソグラフィー（Ｐｏ１ｙＳｉエツチング） 本発明→Ｐｏ１ｙＳｉ成長−人ｓ −７オトリソグラフ
′イー （ＰｏｌｙＳｉエツチング）−フォトリソグラ
フィー（コンタクトホール形成） −Ｐｏ １ ｙＳ ｉ成長−７オドリソグラフイー（Ｐ
ｏ１ｙＳｉエツチング） であり、実質的には、Ｐｏ１ｙＳｉ成長とエツチングが
増加するのみである。
以上説明したように、本発明によれば、若干の工程増加
のみで、高抵抗負荷、電源線φフユーズ・保膿抵抗等を
極めて安定して形成することが可能となり、高集積・値
組化が可能となる。
のみで、高抵抗負荷、電源線φフユーズ・保膿抵抗等を
極めて安定して形成することが可能となり、高集積・値
組化が可能となる。
第１図は本発明の一実施例を示す平面図、第２Ａ図ＵＳ
Ｘ図ｏＸ−Ｘ’断面図、。 第２Ｂ図（ａ）〜（ｅ）に本発明の一実施例を示す製造
工程図（第１図のＹ−Ｙ’ Ｗｒ面図）、第３図はＳＲ
ＡＭセルの等価回路図、 第４図は従来のＳＲＡＭセルの平面図、第５図（ａ）〜
（ｅ）ｕ従来のＳＲＡＭセルのＷｉ！工程図である。 １・・Ｐ型Ｓｉ基板、２・・・フィールド配化膜、３・
・・ゲート酸化膜、５ａ、５ｂ−・・Ｐｏ１ｙＳｉＩ
（ゲート電極）、６ａ、６ｂ、６ｃ＝−ｎ＋拡散層（ソ
ーストＬ／イン、Ｖｓｓ ） 、４＋９・・コンタクト
ホール、７・・・Ｓ、０．膜、８−・−Ｐｏ１ｙＳｉ
ＩＩ （Ｖｃｃ ）、１０１０−Ｐｏ１ｙＳｉ負荷抵抗
Ｒ＋ 、 Ｒ，）、１）・・・ＰＳＧ膜、１２・・・Ｓ
、Ｏ，＋ＰＳＧ膜、１３・・・ビット線（ＢＬ。 ＢＬ＋ 茎ｆ目のｘ−ｘ’蛤面い 箪ＺＡｅ
Ｘ図ｏＸ−Ｘ’断面図、。 第２Ｂ図（ａ）〜（ｅ）に本発明の一実施例を示す製造
工程図（第１図のＹ−Ｙ’ Ｗｒ面図）、第３図はＳＲ
ＡＭセルの等価回路図、 第４図は従来のＳＲＡＭセルの平面図、第５図（ａ）〜
（ｅ）ｕ従来のＳＲＡＭセルのＷｉ！工程図である。 １・・Ｐ型Ｓｉ基板、２・・・フィールド配化膜、３・
・・ゲート酸化膜、５ａ、５ｂ−・・Ｐｏ１ｙＳｉＩ
（ゲート電極）、６ａ、６ｂ、６ｃ＝−ｎ＋拡散層（ソ
ーストＬ／イン、Ｖｓｓ ） 、４＋９・・コンタクト
ホール、７・・・Ｓ、０．膜、８−・−Ｐｏ１ｙＳｉ
ＩＩ （Ｖｃｃ ）、１０１０−Ｐｏ１ｙＳｉ負荷抵抗
Ｒ＋ 、 Ｒ，）、１）・・・ＰＳＧ膜、１２・・・Ｓ
、Ｏ，＋ＰＳＧ膜、１３・・・ビット線（ＢＬ。 ＢＬ＋ 茎ｆ目のｘ−ｘ’蛤面い 箪ＺＡｅ
Claims (2)
- （１）１対の負荷抵抗と、交差接続された１対のトラン
ジスタと、前記負荷抵抗の一方の端に電源電位を供線す
る電源線とを含むメモリセルを具備し、前記負荷抵抗と
前記電源線とは互いに別層の導電体膜で形成され、且つ
、平面上両者の交差する部分に於て電気的に接続されて
いることを特徴とする半導体記憶装置。 - （２）前記電源線を構成する導体膜の膜厚に対して、前
記負荷抵抗を構成する導体膜厚が小であることを特徴と
する請求項（１）記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117625A JPH01287959A (ja) | 1988-05-13 | 1988-05-13 | 半導体記憶装置 |
| KR1019890005864A KR920008047B1 (ko) | 1988-05-13 | 1989-05-01 | 논리회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63117625A JPH01287959A (ja) | 1988-05-13 | 1988-05-13 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01287959A true JPH01287959A (ja) | 1989-11-20 |
Family
ID=14716370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63117625A Pending JPH01287959A (ja) | 1988-05-13 | 1988-05-13 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH01287959A (ja) |
| KR (1) | KR920008047B1 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329573A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-05-13 JP JP63117625A patent/JPH01287959A/ja active Pending
-
1989
- 1989-05-01 KR KR1019890005864A patent/KR920008047B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329573A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR920008047B1 (ko) | 1992-09-21 |
| KR890017883A (ko) | 1989-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS59168665A (ja) | 半導体メモリ装置およびその製造方法 | |
| JPS5940297B2 (ja) | 大規模集積回路の製造方法 | |
| JPH01130552A (ja) | 高抵抗素子 | |
| KR920000383B1 (ko) | 반도체 스태틱 랜덤 억세스 메모리장치 | |
| JPS5910581B2 (ja) | 半導体装置の製造方法 | |
| JPH0436468B2 (ja) | ||
| JPH01186655A (ja) | 半導体集積回路 | |
| JPS5828744B2 (ja) | シリコンゲ−ト型集積回路デバイスおよびその製造方法 | |
| JPH0466106B2 (ja) | ||
| JPH0419711B2 (ja) | ||
| US4404581A (en) | ROM With redundant ROM cells employing a highly resistive polysilicon film for programming the cells | |
| US5323045A (en) | Semiconductor SRAM with low resistance power line | |
| JPH01287959A (ja) | 半導体記憶装置 | |
| JPS60128651A (ja) | 半導体装置 | |
| US4419808A (en) | Method of producing redundant ROM cells | |
| JPS6238865B2 (ja) | ||
| JPH01235365A (ja) | 半導体装置の製造方法 | |
| JPH0417366A (ja) | スタティックｒａｍ | |
| JPS60236257A (ja) | 半導体装置 | |
| JPH04179269A (ja) | 半導体記憶装置 | |
| JPS6157709B2 (ja) | ||
| JPS6232639A (ja) | 半導体装置の入力保護回路及びその製造方法 | |
| JPS5939046A (ja) | ゲ−トアレイの製造方法 | |
| JPS5830151A (ja) | 半導体装置及びその製造方法 | |
| JPS6398145A (ja) | 半導体装置の製造方法 |