JPS6232639A - 半導体装置の入力保護回路及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の入力保護回路に関し、特に入力保
護抵抗に多結晶シリコン層を用いて静電圧印加から内部
回路を保護するための入力保護回路及びその製造方法に
関する。

〔従来の技術〕

従来、ＭＯ３型半導体集積回路等の半導体装置では、静
電圧印加から内部回路を保護するための回路が設けられ
ているが、通常その保護抵抗には、半導体基板に形成し
た一導電型拡散層或いは多結晶シリコン層が利用されて
いる。しかしながら、前者の拡散層構造では、半導体装
置が相補型ＭＯ８半導体集積回路の場合に、拡散層と基
板との間に形成される寄生ダイオード或いは寄生トラン
ジスタが原因とされる所謂ラッチアップ現象が生じて、
半導体装置の破壊を生じるおそれがある。このため、こ
の種の半導体装置では、後者の多結晶シリコン層を利用
した構造が用いられている。

〔発明が解決しようとする問題点〕

上述した保護抵抗に多結晶シリコン層を利用する構成で
は、過大な静電圧印加時のジュール熱発生による溶断や
焼損が発生するおそれがある。即ち、多結晶シリコン層
のレイアウト上、これを真直なパターンに構成できない
場合、その角部や曲折部において電流通路が最短となる
内側縁に電界が集中してここに高電界が生じることが多
く、この高電界によって局部的にジュール熱が発生し易
くなる。

本発明者の実験によれば、直角乃至鋭角で曲折した部分
を有する多結晶シリコン層で保護抵抗を構成した場合、
層厚を０．６μｍ、幅１５μｍのとき±１５００　Ｖの
静電圧印加により、曲折部の内側縁部において、焼損や
亀裂が生じ、下地の半導体基板との間に数百μＡのリー
ク電流が認られた。

これを防止するためには、電流路である多結晶シリコン
層の幅や厚さを大きくしてその断面積を増大することに
より電流密度を低減する方法や、多結晶シリコン層を真
直なパターン形状にして角部や曲折部を形成しないよう
にして電界の偏りを防止する方法等が考えられる。

しかしながら、近年の半導体装置の集積度の向上により
、レイアウトの制約が益々厳しくなっている現状では、
保護抵抗の厚さや幅を大きくしたり、これを直線的にレ
イアウトすることは実際には困難であり、これを優先し
てレイアウトを行うことは集積度を犠牲にし、素子サイ
ズの増大や素子製造コストの増大に結つくことになる。

〔問題点を解決するための手段〕

本発明の入力保護回路は、多結晶シリコン層からなる保
護抵抗の電界の偏りを有効に防止するために、多結晶シ
リコン層の角部や曲折部の内側縁部の層抵抗を、他の部
分に比較して相対的に高くなるように構成している。

又、本発明の入力保護回路の製造方法は、保護抵抗とし
ての多結晶シリコン層の角部や曲折部を部分的にマスク
した状態で不純物を導入して多結晶シリコン層の低抵抗
化を図るようにしたもので、特に多結晶シリコンを負荷
抵抗とするメモリセルの形成時に用いるマスクを前記マ
スクに利用した方法である。

〔実施例〕

次に本発明を図面を参照して説明する。

第１図（ａ）、　　（ｂ）は本発明の入力保護回路の平
面構成及びそのＡＡ線断面構造を示す図であり、半導体
基板１の絶縁膜２上に多結晶シリコン層３を形成してこ
れを保護抵抗として構成している。この多結晶シリコン
層３は、略Ｓ字状の平面レイアウト形状とし、その一端
のコンタクト７には眉間絶縁膜４上に形成したアルミニ
ウム製のポンディングパッド５を接続し、又他端のコン
タクト８には図示を省略する内部回路のアルミニウム配
線６に接続している。そして、前記多結晶シリコン層３
の曲折部、特にその内側縁には、他の部分よりも抵抗の
高い部分３ａを形成している。本例では、この高抵抗部
分３ａをイントリンシックな多結晶シリコンで構成し、
他の部分３ｂには不純物を導入して導電性を持たせた多
結晶シリコンで構成している。また、この低抵抗部分３
ｂにおける高抵抗部分３ａとの界面部では、導入した不
純物濃度が緩やかに変化されるように構成している。

ここで、本例では多結晶シリコン層３の膜厚を０．３ｕ
ｍ、幅を２０μｍ、長さを３５０ｃｒｍとしている。ま
た、高抵抗な部分３ａの中心部の層抵抗を１×１０ｂΩ
／口とし、低抵抗な部分３ｂの中心部の層抵抗を１４０
Ω／口にしている。更に、ポンディングパッド５のアル
ミニウム厚さを１．２μｍにしている。図中９はパンシ
ベーション膜である。

以上の構成によれば、ポンディングパッド５がら高静電
圧が印加されたとき、電流は保護抵抗としての多結晶シ
リコン層３内を通流するが、曲折された多結晶シリコン
層３内における最短経路の内側縁部では高抵抗部分３ａ
が構成されているために、電流は外側の低抵抗部分３ｂ
を通流するようになり、内側縁部での電界の集中が防止
される。

又、低抵抗部分３ｂの界面における不純物濃度、換言す
れば層抵抗は緩やかな勾配になっているため、電界の偏
りも緩和され、電界集中による局部的なジュール熱の発
生を防止し、多結晶シリコン層３の焼損を防止できる。

次に、上記入力保護回路を抵抗負荷型のスタチックメモ
リに適用した場合の製造方法を第２図（ａ）〜（ｄ）を
用いて説明する。

先ず、同図（ａ）のように、半導体基板１１には素子分
離領域１２で区画された領域内に、ゲート絶縁膜１３、
ゲート電極１４及びソース・ドレイン領域１５．１６か
らなるＭＯ３型電界効果トランジスタ１７が常法によっ
て形成されているものとする。そして、この上に二酸化
シリコン等の眉間絶縁膜１８を形成した後に、ドレイン
領域１６を露呈するコンタクト孔１９を開設する。

次いで、同図（ｂ）のように、層間絶縁膜１８の全面に
気相成長法によって多結晶シリコン層を約０．３μｍの
厚さに堆積し、これをフォトリソグラフィ技術や反応性
イオンエツチング法によって所定形状にパターニングし
て第２多結晶シリコン層１９．２０を形成する。

次に、前記多結晶シリコン層１９．２０のうち、高抵抗
状態を維持させておきたい部分、即ち負荷抵抗部と、保
護抵抗の角部や曲折部の内側縁とを、同図（Ｃ）のよう
にフォトレジスト２１で選択的にマスクする。しかる上
で、全面にひ素等の不純物を導入し、マスクされていな
い部分の第２多結晶シリコン層１９．２０の層抵抗を低
下させる。

例えば、ひ素はエネルギ１００　Ｋ　ｅＶ、　　ドーズ
量５×ＩＱ目ｃｍ−”でイオン注入する。これにより、
第２多結晶シリコン層１９ではその一部に不純物が導入
されないイントリンシック状態の高抵抗の負荷抵抗２２
が形成でき、前記ＭＯ３型電界効果トランジスタ１７と
でスタチックメモリセルを構成する。また、第２多結晶
シリコン層２０では、第１図のように曲折部の内側縁に
イントリンシックな高抵抗３ａとその他の低抵抗３ｂと
が併存される構成の保護抵抗３が形成される。

以下、同図（ｄ）のように、低濃度リンガラス等により
層間絶縁膜２３を形成し、コンタクト孔を開設した後ア
ルミニウム配線２４のためのスパッタリング、パターニ
ングを行い、最後に保護膜２５を形成して工程を完了す
ることになる。

なお、第２多結晶シリコン層１９．２０への不純物導入
を行った後は、導入した不純物の拡散を抑制して高抵抗
部の現象を防止する意味で、極力高温での熱処理を控え
ることが好ましい。

したがって、この製造方法では従来から行われているス
タチックメモリの負荷抵抗を形成する工程をそのまま利
用して保護抵抗の一部に高抵抗部を選択的に形成でき、
本発明を構成する場合にも工程数が増大されることはな
い。

〔発明の効果〕

以上説明したように本発明は、入力保護抵抗を多結晶シ
リコン層で構成するに際し、この多結晶シリコン層の角
部や曲折部の内側縁部の層抵抗を、他の部分に比較して
相対的に高（なるように構成しているので、高静電圧印
加時に角部や曲折部の内側縁部に電界が集中してここが
高電界になることを防止でき、局部的なジュール熱の発
生を抑制して保護抵抗の破損を防止し、かつ一方では保
護抵抗のレイアウトの制約をなくして半導体装置の集積
度の向上を達成できる。

又、本発明の入力保護回路の製造方法は、保護抵抗とし
ての多結晶シリコン層の角部や曲折部の内側縁部を部分
的にマスクした状態で不純物を４人して多結晶シリコン
層の低抵抗化を図るようにしているので、特に多結晶シ
リコンを負荷抵抗とするメモリセルの形成時に用いるマ
スクを前記マスクにそのまま利用することができ、従来
工程数を増加させることなく容易に本発明の保護回路を
形成することができる。

【図面の簡単な説明】

第１図（ａ）、　　（ｂ）は本発明の入力保護回路の平
面図とそのＡＡ線断面図、第２図（ａ）〜（ｄ）は本発
明の製造方法を工程順に説明するための断面図である。 １・・・半導体基板、２・・・絶縁膜、３・・・入力保
護抵抗、３ａ・・・高抵抗部、３ｂ・・・低抵抗部、４
・・・層間絶縁膜、５・・・ポンディングパフド、６・
・・アルミニウム配＆Ｌ　７，８・・・コンタクト、９
・・・バフシベージョン、１１・・・半導体基板、１２
・・・素子分離領域、１３・・・ゲート絶縁膜、１４・
・・ゲート電極、１５・・・ソース領域、１６・・・ド
レイン領域、１７・・・ＭＯ３型電界効果トランジスタ
、１８・・・層間絶縁膜、１９．２０・・・第２多結晶
シリコン層、２１・・・フォトレジスト、２２・・・負
荷抵抗、２３・・・層間絶縁膜、２４・・・アルミニウ
ム配線、２５・・・保護膜。

Claims (1)

1. 【特許請求の範囲】 １、入力保護抵抗を多結晶シリコン層で構成する半導体
   装置の入力保護回路において、前記多結晶シリコン層の
   角部や曲折部の内側縁部の層抵抗を、他の部分に比較し
   て相対的に高くなるように構成したことを特徴とする半
   導体装置の入力保護回路。 ２、入力保護抵抗を多結晶シリコン層で構成する半導体
   装置の製造に際し、前記入力保護抵抗としての多結晶シ
   リコン層の角部や曲折部の内側縁部を部分的にマスクし
   た状態で、この多結晶シリコン層に不純物を導入して多
   結晶シリコン層を低抵抗化する工程を備えることを特徴
   とする半導体装置の入力保護回路の製造方法。 ３、多結晶シリコン層のマスクを、スタチックメモリの
   負荷抵抗の形成時のマスクと同時に形成し、かつこの負
   荷抵抗に繋がる多結晶シリコン配線への不純物の導入と
   同時に前記多結晶シリコン層への不純物導入を行ってな
   る特許請求の範囲第２項記載の半導体装置の入力保護回
   路の製造方法。