JPH1140562A - 半導体集積回路及びその製造方法 - Google Patents
半導体集積回路及びその製造方法Info
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- JPH1140562A JPH1140562A JP19573297A JP19573297A JPH1140562A JP H1140562 A JPH1140562 A JP H1140562A JP 19573297 A JP19573297 A JP 19573297A JP 19573297 A JP19573297 A JP 19573297A JP H1140562 A JPH1140562 A JP H1140562A
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Abstract
(57)【要約】
【課題】フローティングを採用しつつダミーパターンを
発生させても寄生トランジスタが形成されない半導体集
積回路を提供する。 【解決手段】半導体基板４上に形成された第１のダミー
パターン３と、この第１のダミーパターン３の真上に、
第１のダミーパターン３よりも内側になるように、内部
配線層で形成された第２のダミーパターン１ａとを具備
する。
発生させても寄生トランジスタが形成されない半導体集
積回路を提供する。 【解決手段】半導体基板４上に形成された第１のダミー
パターン３と、この第１のダミーパターン３の真上に、
第１のダミーパターン３よりも内側になるように、内部
配線層で形成された第２のダミーパターン１ａとを具備
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路及び
その製造方法に関し、特に、例えば、半導体基板上や内
部配線層に形成されるダミーパターンに関する。
その製造方法に関し、特に、例えば、半導体基板上や内
部配線層に形成されるダミーパターンに関する。
【０００２】
【従来の技術】半導体装置のプロセス技術はディープサ
ブミクロン時代に移行している。これに伴い、リソグラ
フィの限界に近いパターンを作成するにあたって、その
下の層の平坦化が重要になってくる。
ブミクロン時代に移行している。これに伴い、リソグラ
フィの限界に近いパターンを作成するにあたって、その
下の層の平坦化が重要になってくる。
【０００３】すなわち、層に段差がある場合は、リソグ
ラフィにおいて大きな焦点深度が要求される。また、段
差のある層のパターン形成は容易ではなく膜厚不足の原
因にもなる。
ラフィにおいて大きな焦点深度が要求される。また、段
差のある層のパターン形成は容易ではなく膜厚不足の原
因にもなる。
【０００４】そこで、このような問題を解決するため
に、現在のプロセス工程においては、ＣＭＰ(Chemical
Mechanical Processing) と呼ばれる方法によってＳ
ｉ基板及び層間膜等の平坦化が行われている。
に、現在のプロセス工程においては、ＣＭＰ(Chemical
Mechanical Processing) と呼ばれる方法によってＳ
ｉ基板及び層間膜等の平坦化が行われている。
【０００５】ところが、この平坦化プロセスはパターン
の疎密によっていわゆるグローバル段差やディッシング
（Dishing)の問題が発生することが知られている。グロ
ーバル段差とは、半導体チップ内における広範囲に渡る
うねりのような段差のことであり、研磨パッドの変形や
研磨材のパターンの近接効果による特性の変化により生
じる現象である。また、ディッシングとは、複数の材料
を同時に平坦化する場合、その研磨レートの違いから弱
い方のパターンが削れてしまう現象である。例えば、素
子分離工程においてＣＭＰを行なっている場合には、Si
O2膜にディッシングが発生する。
の疎密によっていわゆるグローバル段差やディッシング
（Dishing)の問題が発生することが知られている。グロ
ーバル段差とは、半導体チップ内における広範囲に渡る
うねりのような段差のことであり、研磨パッドの変形や
研磨材のパターンの近接効果による特性の変化により生
じる現象である。また、ディッシングとは、複数の材料
を同時に平坦化する場合、その研磨レートの違いから弱
い方のパターンが削れてしまう現象である。例えば、素
子分離工程においてＣＭＰを行なっている場合には、Si
O2膜にディッシングが発生する。
【０００６】このため、このＣＭＰを用いて平坦化を行
なう場合は、本来必要なパターンに加えて、ダミーパタ
ーンを手または計算機処理によって追加して、パターン
面積の半導体装置全体の面積に対する割合を一定にする
ことが不可欠となっている。
なう場合は、本来必要なパターンに加えて、ダミーパタ
ーンを手または計算機処理によって追加して、パターン
面積の半導体装置全体の面積に対する割合を一定にする
ことが不可欠となっている。
【０００７】図７はセル周辺回路におけるレイアウトパ
ターンの一例を示す図であり、１１、１１’はレイアウ
トパターンであり、１６ａ，１６ａ’、１６ｂ、１６
ｂ’は素子領域である。図７に示すように２つの素子領
域１６ａ（１６ａ’）と１６ｂ（１６ｂ’）とはプロセ
ス上のルールにより所定の距離だけ分離する必要がある
が、分離させた状態で上記したＣＭＰを行なった場合は
グローバル段差やディッシングの問題が発生するので、
Ｓｉ基板上やポリＳｉ電極層にダミーパターンが設けら
れている。３はＳｉ基板上のダミーパターンであり、１
ａはポリＳｉ電極層のダミーパターンである。
ターンの一例を示す図であり、１１、１１’はレイアウ
トパターンであり、１６ａ，１６ａ’、１６ｂ、１６
ｂ’は素子領域である。図７に示すように２つの素子領
域１６ａ（１６ａ’）と１６ｂ（１６ｂ’）とはプロセ
ス上のルールにより所定の距離だけ分離する必要がある
が、分離させた状態で上記したＣＭＰを行なった場合は
グローバル段差やディッシングの問題が発生するので、
Ｓｉ基板上やポリＳｉ電極層にダミーパターンが設けら
れている。３はＳｉ基板上のダミーパターンであり、１
ａはポリＳｉ電極層のダミーパターンである。
【０００８】図８は図７に示すレイアウトパターンの断
面を示す図であり、４はＳｉ基板、５はＳＴＩ領域であ
り、２はゲート酸化膜である。図８に示すように、Ｓｉ
基板４上のダミーパターン３とポリＳｉ電極層のダミー
パターン１ａとが互いに重ならないように発生される。
これは、従来のプロセスではポリＳｉ電極層のダミーパ
ターン１ａは一定の電位に固定させなければならず、電
位を固定した状態でＳｉ基板上のダミーパターン３とポ
リＳｉ電極層のダミーパターン１ａとを重ねて形成する
と、その間の絶縁膜が破壊されてしまうためである。
面を示す図であり、４はＳｉ基板、５はＳＴＩ領域であ
り、２はゲート酸化膜である。図８に示すように、Ｓｉ
基板４上のダミーパターン３とポリＳｉ電極層のダミー
パターン１ａとが互いに重ならないように発生される。
これは、従来のプロセスではポリＳｉ電極層のダミーパ
ターン１ａは一定の電位に固定させなければならず、電
位を固定した状態でＳｉ基板上のダミーパターン３とポ
リＳｉ電極層のダミーパターン１ａとを重ねて形成する
と、その間の絶縁膜が破壊されてしまうためである。
【０００９】
【発明が解決しようとする課題】一方、近年、レイアウ
トパターン設計の容易さから、ポリＳｉ電極層の電位を
固定しない、いわゆるフローティングを採用した設計が
主流になりつつあるが、このフローティングを採用した
設計では、ポリＳｉ電極層のダミーパターンが何Ｖに帯
電しているかを特定することができない。例えばダミー
パターン形成時のエッチングプロセスの工程などにおい
て高電位に帯電した場合は、その下のフィールド領域の
極性が反転することにより、点線７で示されるような寄
生トランジスタが形成されてしまい、これによって半導
体集積回路が誤動作してしまうという問題がある。
トパターン設計の容易さから、ポリＳｉ電極層の電位を
固定しない、いわゆるフローティングを採用した設計が
主流になりつつあるが、このフローティングを採用した
設計では、ポリＳｉ電極層のダミーパターンが何Ｖに帯
電しているかを特定することができない。例えばダミー
パターン形成時のエッチングプロセスの工程などにおい
て高電位に帯電した場合は、その下のフィールド領域の
極性が反転することにより、点線７で示されるような寄
生トランジスタが形成されてしまい、これによって半導
体集積回路が誤動作してしまうという問題がある。
【００１０】本発明はこのような課題に着目してなされ
たものであり、その目的とするところは、フローティン
グを採用しつつダミーパターンを発生させても寄生トラ
ンジスタが形成されず、これによって半導体集積回路の
誤動作をなくすことができる半導体集積回路及びその製
造方法を提供することにある。
たものであり、その目的とするところは、フローティン
グを採用しつつダミーパターンを発生させても寄生トラ
ンジスタが形成されず、これによって半導体集積回路の
誤動作をなくすことができる半導体集積回路及びその製
造方法を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、第１の発明は、半導体基板上の第１のダミーパタ
ーンの真上でかつ、この第１のダミーパターンと同一ス
ケールか又はそれよりも内側に、内部配線層で形成され
る第２のダミーパターンを形成する。
めに、第１の発明は、半導体基板上の第１のダミーパタ
ーンの真上でかつ、この第１のダミーパターンと同一ス
ケールか又はそれよりも内側に、内部配線層で形成され
る第２のダミーパターンを形成する。
【００１２】また、第２の発明は、半導体基板上に形成
された第１のダミーパターンと、この第１のダミーパタ
ーンの真上に、該第１のダミーパターンよりも内側にな
るように、内部配線層で形成された第２のダミーパター
ンとを具備する。
された第１のダミーパターンと、この第１のダミーパタ
ーンの真上に、該第１のダミーパターンよりも内側にな
るように、内部配線層で形成された第２のダミーパター
ンとを具備する。
【００１３】また、第３の発明は、第１または第２の発
明において、前記第１のダミーパターンと前記第２のダ
ミーパターンとは平坦化のために用いられるものであ
り、前記第１のダミーパターンと前記第２のダミーパタ
ーンとの間にはゲート絶縁膜が設けられている。
明において、前記第１のダミーパターンと前記第２のダ
ミーパターンとは平坦化のために用いられるものであ
り、前記第１のダミーパターンと前記第２のダミーパタ
ーンとの間にはゲート絶縁膜が設けられている。
【００１４】また、第４の発明は、第１〜第３の発明の
いずれか１つにおいて、前記第２のダミーパターンは、
その真下の前記半導体基板上の第１のダミーパターンと
同一形状で均等に重なるように形成される。
いずれか１つにおいて、前記第２のダミーパターンは、
その真下の前記半導体基板上の第１のダミーパターンと
同一形状で均等に重なるように形成される。
【００１５】また、第５の発明は、第１〜第３の発明の
いずれか１つにおいて、前記第２のダミーパターンは、
その真下の前記半導体基板上の第１のダミーパターンに
相似な形状で重なるように形成される。
いずれか１つにおいて、前記第２のダミーパターンは、
その真下の前記半導体基板上の第１のダミーパターンに
相似な形状で重なるように形成される。
【００１６】また、第６の発明は、第１〜第５のいずれ
か１つにおいて、前記第２のダミーパターンはゲート電
極である。また、第７の発明は、第１のダミーパターン
を半導体基板上に形成する工程と、前記第１のダミーパ
ターンの真上に、該第１のダミーパターンと同一スケー
ルか又はそれよりも内側になるように、内部配線層で第
２のダミーパターンを形成する工程とを具備する。
か１つにおいて、前記第２のダミーパターンはゲート電
極である。また、第７の発明は、第１のダミーパターン
を半導体基板上に形成する工程と、前記第１のダミーパ
ターンの真上に、該第１のダミーパターンと同一スケー
ルか又はそれよりも内側になるように、内部配線層で第
２のダミーパターンを形成する工程とを具備する。
【００１７】また、第８の発明は、第７の発明におい
て、前記第２のダミーパターンは、その真下の前記半導
体基板上の第１のダミーパターンと同一形状で均等に重
なるように形成される。
て、前記第２のダミーパターンは、その真下の前記半導
体基板上の第１のダミーパターンと同一形状で均等に重
なるように形成される。
【００１８】また、第９の発明は、第７の発明におい
て、前記第２のダミーパターンは、その真下の前記半導
体基板上の第１のダミーパターンに相似な形状で重なる
ように形成される。
て、前記第２のダミーパターンは、その真下の前記半導
体基板上の第１のダミーパターンに相似な形状で重なる
ように形成される。
【００１９】
【発明の実施の形態】以下に、図面を参照して本発明の
実施形態を詳細に説明する。まず、本発明の第１実施形
態を説明する。第１実施形態のポリＳｉ膜は図１の１１
及び１１’で示すようなレイアウトパターンを有してい
る。図１において、１６ａ、１６ａ’、１６ｂ、１６
ｂ’は素子領域を示している。
実施形態を詳細に説明する。まず、本発明の第１実施形
態を説明する。第１実施形態のポリＳｉ膜は図１の１１
及び１１’で示すようなレイアウトパターンを有してい
る。図１において、１６ａ、１６ａ’、１６ｂ、１６
ｂ’は素子領域を示している。
【００２０】このようなレイアウトパターンを考慮し
て、例えば図２に示すような矩形のダミーパターン１ａ
及び３を形成する。この場合第１実施形態ではフローテ
ィングを採用することを考慮して、内部配線層で形成さ
れるポリＳｉ電極層のダミーパターン１ａを、Ｓｉ基板
上のダミーパターン（点線で示す部分）３の真上に形成
するようにする。また、図２ではわかりやすいようにＳ
ｉ基板上のダミーパターン（点線で示す部分）３をポリ
Ｓｉ電極層のダミーパターン１ａよりも大きく図示して
いるが、第１実施形態ではこれら２つのダミーパターン
の形状及びスケールは同一である。
て、例えば図２に示すような矩形のダミーパターン１ａ
及び３を形成する。この場合第１実施形態ではフローテ
ィングを採用することを考慮して、内部配線層で形成さ
れるポリＳｉ電極層のダミーパターン１ａを、Ｓｉ基板
上のダミーパターン（点線で示す部分）３の真上に形成
するようにする。また、図２ではわかりやすいようにＳ
ｉ基板上のダミーパターン（点線で示す部分）３をポリ
Ｓｉ電極層のダミーパターン１ａよりも大きく図示して
いるが、第１実施形態ではこれら２つのダミーパターン
の形状及びスケールは同一である。
【００２１】図３はＳｉ基板及びポリＳｉ電極層にダミ
ーパターン３、１ａを第１実施形態の方法にしたがって
それぞれ配置したときの断面図を示している。図３にお
いて、２はゲート酸化膜であり、４はＳｉ基板、５はＳ
ＴＩ領域である。
ーパターン３、１ａを第１実施形態の方法にしたがって
それぞれ配置したときの断面図を示している。図３にお
いて、２はゲート酸化膜であり、４はＳｉ基板、５はＳ
ＴＩ領域である。
【００２２】このように、Ｓｉ基板４上のダミーパター
ン３の真上にポリＳｉ電極層のダミーパターン１ａを形
成することで、従来のような寄生トランジスタは形成さ
れなくなり、これによって、半導体集積回路の誤動作を
防止することができる。また、このとき、２つのダミー
パターン３，１ａを同一形状、同一スケールで形成する
ようにすれば、一方のレイヤー上で作成したパターンを
他方の層にそのまま反映させることができるので、設計
ＴＡＴの向上にもなる。
ン３の真上にポリＳｉ電極層のダミーパターン１ａを形
成することで、従来のような寄生トランジスタは形成さ
れなくなり、これによって、半導体集積回路の誤動作を
防止することができる。また、このとき、２つのダミー
パターン３，１ａを同一形状、同一スケールで形成する
ようにすれば、一方のレイヤー上で作成したパターンを
他方の層にそのまま反映させることができるので、設計
ＴＡＴの向上にもなる。
【００２３】次に、本発明の第２実施形態を説明する。
第２実施形態においても上記した第１実施形態と同様な
ダミーパターンを用いるが、ここでは他のＣＡＤ処理に
よってレイアウトパターンを形成する。
第２実施形態においても上記した第１実施形態と同様な
ダミーパターンを用いるが、ここでは他のＣＡＤ処理に
よってレイアウトパターンを形成する。
【００２４】すなわち、上記した第１実施形態では図２
に示すように、ポリＳｉ電極層のダミーパターン１ａを
Ｓｉ基板４上のダミーパターン３の真上に全く重なるよ
うに形成したが、第２実施形態では図４に示すように、
Ｓｉ基板４上のダミーパターン３をポリＳｉ電極層上の
ダミーパターン１ａよりもΔＴだけ大きくして、かつ相
似な形状でポリＳｉ電極層上のダミーパターン１ａを囲
むように形成する。
に示すように、ポリＳｉ電極層のダミーパターン１ａを
Ｓｉ基板４上のダミーパターン３の真上に全く重なるよ
うに形成したが、第２実施形態では図４に示すように、
Ｓｉ基板４上のダミーパターン３をポリＳｉ電極層上の
ダミーパターン１ａよりもΔＴだけ大きくして、かつ相
似な形状でポリＳｉ電極層上のダミーパターン１ａを囲
むように形成する。
【００２５】図５はＳｉ基板及びポリＳｉ電極層にダミ
ーパターン３、１ａを上記した第２実施形態の方法にし
たがってそれぞれ配置したときの断面図を示している。
ここで、Ｓｉ基板４上のダミーパターン３は、ポリＳｉ
電極層上のダミーパターン１ａの径が１であれば、ΔＴ
だけ大きくすることを考えると、１＋２×ΔＴにより計
算される大きさの径に設定される。したがって、Ｓｉ基
板４上のダミーパターン３は、ポリＳｉ電極層１ａのダ
ミーパターン１ａに基づいて配置させるようにすれば、
レイアウトＣＡＤまたはマスク上で発生させることがで
きる。
ーパターン３、１ａを上記した第２実施形態の方法にし
たがってそれぞれ配置したときの断面図を示している。
ここで、Ｓｉ基板４上のダミーパターン３は、ポリＳｉ
電極層上のダミーパターン１ａの径が１であれば、ΔＴ
だけ大きくすることを考えると、１＋２×ΔＴにより計
算される大きさの径に設定される。したがって、Ｓｉ基
板４上のダミーパターン３は、ポリＳｉ電極層１ａのダ
ミーパターン１ａに基づいて配置させるようにすれば、
レイアウトＣＡＤまたはマスク上で発生させることがで
きる。
【００２６】上記したように、第２実施形態の方法は、
第１実施形態と比較してＣＡＤ処理方法が異なっている
点を除いて、第１実施形態と同様の効果を有する。な
お、Ｓｉ基板４上のダミーパターン３とポリＳｉ電極層
のダミーパターン１ａとは必ずしも同一の形状である必
要はない。例えば図６に示すように、Ｓｉ基板４上のダ
ミーパターン３が短冊状であり、ポリＳｉ電極層のダミ
ーパターン１ａが四角形状である場合でも、ポリＳｉ電
極層のダミーパターン１ａをＳｉ基板４上のダミーパタ
ーン３の真上に配置することで、前記した第２実施形態
と同様の効果を得ることができる。
第１実施形態と比較してＣＡＤ処理方法が異なっている
点を除いて、第１実施形態と同様の効果を有する。な
お、Ｓｉ基板４上のダミーパターン３とポリＳｉ電極層
のダミーパターン１ａとは必ずしも同一の形状である必
要はない。例えば図６に示すように、Ｓｉ基板４上のダ
ミーパターン３が短冊状であり、ポリＳｉ電極層のダミ
ーパターン１ａが四角形状である場合でも、ポリＳｉ電
極層のダミーパターン１ａをＳｉ基板４上のダミーパタ
ーン３の真上に配置することで、前記した第２実施形態
と同様の効果を得ることができる。
【００２７】上記した第１、第２実施形態からわかるよ
うに、本実施形態では、ポリＳｉ電極層上のダミーパタ
ーン１ａは、Ｓｉ基板４上のダミーパターン３の真上
で、かつ、Ｓｉ基板４上のダミーパターン３と同一スケ
ールか又はそれよりも内側に形成される。なお、上記し
た実施形態では矩形のダミーパターンを示したが、ダミ
ーパターンは任意の形状のものを用いることができる。
うに、本実施形態では、ポリＳｉ電極層上のダミーパタ
ーン１ａは、Ｓｉ基板４上のダミーパターン３の真上
で、かつ、Ｓｉ基板４上のダミーパターン３と同一スケ
ールか又はそれよりも内側に形成される。なお、上記し
た実施形態では矩形のダミーパターンを示したが、ダミ
ーパターンは任意の形状のものを用いることができる。
【００２８】
【発明の効果】本発明によれば、フローティングを採用
しつつダミーパターンを発生させても寄生トランジスタ
が形成されず、これによって、半導体集積回路の誤動作
をなくすことができるようになる。
しつつダミーパターンを発生させても寄生トランジスタ
が形成されず、これによって、半導体集積回路の誤動作
をなくすことができるようになる。
【図１】本発明の第１実施形態に係るポリＳｉ膜のレイ
アウトパターンを示す図である。
アウトパターンを示す図である。
【図２】図１に示すレイアウトパターンを考慮して、本
発明の第１実施形態による方法でＳｉ基板及びポリＳｉ
電極層にダミーパターンを配置したようすを示す図であ
る。
発明の第１実施形態による方法でＳｉ基板及びポリＳｉ
電極層にダミーパターンを配置したようすを示す図であ
る。
【図３】Ｓｉ基板及びポリＳｉ電極層にダミーパターン
を第１実施形態の方法にしたがってそれぞれ配置したと
きの断面図である。
を第１実施形態の方法にしたがってそれぞれ配置したと
きの断面図である。
【図４】図１に示すレイアウトパターンを考慮して、本
発明の第２実施形態による方法でＳｉ基板及びポリＳｉ
電極層にダミーパターンを配置したようすを示す図であ
る。
発明の第２実施形態による方法でＳｉ基板及びポリＳｉ
電極層にダミーパターンを配置したようすを示す図であ
る。
【図５】Ｓｉ基板及びポリＳｉ電極層にダミーパターン
を第２実施形態の方法にしたがってそれぞれ配置したと
きの断面図である。
を第２実施形態の方法にしたがってそれぞれ配置したと
きの断面図である。
【図６】本発明の第２実施形態によるダミーパターン配
置方法の変形例を示す図である。
置方法の変形例を示す図である。
【図７】従来の方法によってＳｉ基板及びポリＳｉ電極
層にダミーパターンを配置したようすを示す図である。
層にダミーパターンを配置したようすを示す図である。
【図８】Ｓｉ基板及びポリＳｉ電極層にダミーパターン
を従来の方法にしたがってそれぞれ配置したときの断面
図である。
を従来の方法にしたがってそれぞれ配置したときの断面
図である。
１ａ…ポリＳｉ電極層のダミーパターン、 ２…ゲート酸化膜、 ３…Ｓｉ基板上のダミーパターン、 ４…Ｓｉ基板、 ５…ＳＴＩ領域、 ７…寄生トランジスタ、 １１、１１’…レイアウトパターン、 １６ａ、１６ａ’、１６ｂ、１６ｂ’…素子領域。
Claims (9)
- 【請求項１】 半導体基板上の第１のダミーパターンの
真上でかつ、この第１のダミーパターンと同一スケール
か又はそれよりも内側に、内部配線層で形成される第２
のダミーパターンを形成したことを特徴とする半導体集
積回路。 - 【請求項２】 半導体基板上に形成された第１のダミー
パターンと、 この第１のダミーパターンの真上に、該第１のダミーパ
ターンと同一スケールか又はそれよりも内側になるよう
に、内部配線層で形成された第２のダミーパターンと、
を具備することを特徴とする半導体集積回路。 - 【請求項３】 前記第１のダミーパターンと前記第２の
ダミーパターンとは平坦化のために用いられるものであ
り、前記第１のダミーパターンと前記第２のダミーパタ
ーンとの間にはゲート絶縁膜が設けられていることを特
徴とする請求項１または２記載の半導体集積回路。 - 【請求項４】 前記第２のダミーパターンは、その真下
の前記半導体基板上の第１のダミーパターンと同一形状
で均等に重なるように形成されることを特徴とする請求
項１〜３のいずれか１つに記載の半導体集積回路。 - 【請求項５】 前記第２のダミーパターンは、その真下
の前記半導体基板上の第１のダミーパターンに相似な形
状で重なるように形成されることを特徴とする請求項１
〜３のいずれか１つに記載の半導体集積回路。 - 【請求項６】 前記第２のダミーパターンはゲート電極
であることを特徴とする請求項１乃至５のいずれか１つ
に記載の半導体集積回路。 - 【請求項７】 第１のダミーパターンを半導体基板上に
形成する工程と、 前記第１のダミーパターンの真上に、該第１のダミーパ
ターンと同一スケールか又はそれよりも内側になるよう
に、内部配線層で第２のダミーパターンを形成する工程
と、を具備することを特徴とする半導体集積回路の製造
方法。 - 【請求項８】 前記第２のダミーパターンは、その真下
の前記半導体基板上の第１のダミーパターンと同一形状
で均等に重なるように形成されることを特徴とする請求
項７記載の半導体集積回路の製造方法。 - 【請求項９】 前記第２のダミーパターンは、その真下
の前記半導体基板上の第１のダミーパターンに相似な形
状で重なるように形成されることを特徴とする請求項７
記載の半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19573297A JPH1140562A (ja) | 1997-07-22 | 1997-07-22 | 半導体集積回路及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19573297A JPH1140562A (ja) | 1997-07-22 | 1997-07-22 | 半導体集積回路及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1140562A true JPH1140562A (ja) | 1999-02-12 |
Family
ID=16346048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19573297A Pending JPH1140562A (ja) | 1997-07-22 | 1997-07-22 | 半導体集積回路及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1140562A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6835985B2 (en) * | 2000-12-07 | 2004-12-28 | Chartered Semiconductor Manufacturing Ltd. | ESD protection structure |
| US9984192B2 (en) | 2013-03-08 | 2018-05-29 | Taiwan Semiconductor Manufacturing Company | Cell having shifted boundary and boundary-shift scheme |
-
1997
- 1997-07-22 JP JP19573297A patent/JPH1140562A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6835985B2 (en) * | 2000-12-07 | 2004-12-28 | Chartered Semiconductor Manufacturing Ltd. | ESD protection structure |
| US9984192B2 (en) | 2013-03-08 | 2018-05-29 | Taiwan Semiconductor Manufacturing Company | Cell having shifted boundary and boundary-shift scheme |
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