JP2001144171A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP2001144171A JP2001144171A JP32710399A JP32710399A JP2001144171A JP 2001144171 A JP2001144171 A JP 2001144171A JP 32710399 A JP32710399 A JP 32710399A JP 32710399 A JP32710399 A JP 32710399A JP 2001144171 A JP2001144171 A JP 2001144171A
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Abstract
(57)【要約】
【課題】 ダミーパターンが大きい場合は、平坦化が困
難であり、ダミーパターンが小さい場合は、データ量が
多くなって時間がかかるという問題を同時に解決する。 【解決手段】 シャロートレンチアイソレーションを採
用するプロセスで、Ｐウェル３とＮウェル４の内側には
ダミーパターン小２を形成し、Ｐウェル３とＮウェル４
の外側には大きなダミーパターン大１を形成する。
難であり、ダミーパターンが小さい場合は、データ量が
多くなって時間がかかるという問題を同時に解決する。 【解決手段】 シャロートレンチアイソレーションを採
用するプロセスで、Ｐウェル３とＮウェル４の内側には
ダミーパターン小２を形成し、Ｐウェル３とＮウェル４
の外側には大きなダミーパターン大１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体基板のトレ
ンチに埋め込まれた素子分離層の平坦化を改善する半導
体装置およびその製造方法に関する。
ンチに埋め込まれた素子分離層の平坦化を改善する半導
体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体素子の高集積化によりパターン密
度が高くなり、素子の間隔も縮まっている。これによ
り、従来の素子分離方法であるＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）のよう
な方法では、バーズビークの発生により素子間分離領域
の寸法が制限され、また、熱酸化により歪みが発生して
リーク電流が増え、素子間の分離を十分に達成できな
い。
度が高くなり、素子の間隔も縮まっている。これによ
り、従来の素子分離方法であるＬＯＣＯＳ（Ｌｏｃａｌ
Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）のよう
な方法では、バーズビークの発生により素子間分離領域
の寸法が制限され、また、熱酸化により歪みが発生して
リーク電流が増え、素子間の分離を十分に達成できな
い。
【０００３】このような問題を解決するための方法とし
て、半導体基板にトレンチを形成し、ここに酸化物のよ
うな絶縁物質を埋め込んでＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により研
磨するＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法が注目されている。このＳＴＩ方法
は、素子分離膜の形成においてバーズビークが発生せ
ず、ＬＯＣＯＳのように熱酸化を行わないので、ＬＯＣ
ＯＳにおける欠点を改善することができる。
て、半導体基板にトレンチを形成し、ここに酸化物のよ
うな絶縁物質を埋め込んでＣＭＰ（Ｃｈｅｍｉｃａｌ
Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により研
磨するＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏ
ｌａｔｉｏｎ）法が注目されている。このＳＴＩ方法
は、素子分離膜の形成においてバーズビークが発生せ
ず、ＬＯＣＯＳのように熱酸化を行わないので、ＬＯＣ
ＯＳにおける欠点を改善することができる。
【０００４】このＳＴＩ法により絶縁分離領域を形成す
る際に、絶縁分離領域（ＳｉＯ2 ）と、デバイス領域
（Ｓｉ基板）との占有比率が大きく異なると、トレンチ
上にＳｉＯ2 膜を被覆して全体をＣＭＰ法により研磨す
るときに、半導体基板が場所により削られ過ぎるという
問題があり、その結果、半導体基板表面の高低差が大き
いと、後の露光工程でゲート寸法ばらつきが大きくな
る。そこで、絶縁分離領域とデバイス領域の比率が同等
となるように絶縁分離領域中にデバイス領域のダミーパ
ターンを形成することが行われている。
る際に、絶縁分離領域（ＳｉＯ2 ）と、デバイス領域
（Ｓｉ基板）との占有比率が大きく異なると、トレンチ
上にＳｉＯ2 膜を被覆して全体をＣＭＰ法により研磨す
るときに、半導体基板が場所により削られ過ぎるという
問題があり、その結果、半導体基板表面の高低差が大き
いと、後の露光工程でゲート寸法ばらつきが大きくな
る。そこで、絶縁分離領域とデバイス領域の比率が同等
となるように絶縁分離領域中にデバイス領域のダミーパ
ターンを形成することが行われている。
【０００５】図５および図６は、従来のダミーパターン
を配置した状態を示す図であり、ＰウェルとＮ+ 拡散層
とＰ+ 拡散層とポリシリコンからできているＣＭＯＳ回
路のレイアウトを示している。基本的にダミーパターン
の入り方は同じため、Ｎウェルの場合を省略し、Ｐウェ
ルの場合を示している。図５は、ウェルの内側と外側に
大きなダミーパターンを用いた場合であり、図６は、ウ
ェルの内側と外側に小さなダミーパターンを用いた場合
である。
を配置した状態を示す図であり、ＰウェルとＮ+ 拡散層
とＰ+ 拡散層とポリシリコンからできているＣＭＯＳ回
路のレイアウトを示している。基本的にダミーパターン
の入り方は同じため、Ｎウェルの場合を省略し、Ｐウェ
ルの場合を示している。図５は、ウェルの内側と外側に
大きなダミーパターンを用いた場合であり、図６は、ウ
ェルの内側と外側に小さなダミーパターンを用いた場合
である。
【０００６】
【発明が解決しようとする課題】図５に示すようにウェ
ルの内と外に大きいダミーパターンを用いた場合には、
ダミーパターンが大きいために、また、ウェル内外が導
通する問題からウェル境界上にはダミーパターンを配置
できないこともあり、ウェルの内側にダミーパターンを
生成することが難しく、ＣＭＰによる研磨で削られ過ぎ
て、平坦化が困難であるという問題がある。
ルの内と外に大きいダミーパターンを用いた場合には、
ダミーパターンが大きいために、また、ウェル内外が導
通する問題からウェル境界上にはダミーパターンを配置
できないこともあり、ウェルの内側にダミーパターンを
生成することが難しく、ＣＭＰによる研磨で削られ過ぎ
て、平坦化が困難であるという問題がある。
【０００７】また、図６に示すように小さいダミーパタ
ーンを用いた場合には、Ｓｉ基板が場所により削られ過
ぎるということだけを問題にするのであれば、ダミーパ
ターンが小さい方がより平坦化が可能であが、ダミーパ
ターンが小さいと、ＳＴＩ用溝形成のパターンデータ量
が多くなり、マスクパターンデータの作成に時間がかか
ってしまうという問題がある。また、マスクを作るため
の電子ビーム（ＥＢ）露光も時間がかかってしまうとい
う問題がある。
ーンを用いた場合には、Ｓｉ基板が場所により削られ過
ぎるということだけを問題にするのであれば、ダミーパ
ターンが小さい方がより平坦化が可能であが、ダミーパ
ターンが小さいと、ＳＴＩ用溝形成のパターンデータ量
が多くなり、マスクパターンデータの作成に時間がかか
ってしまうという問題がある。また、マスクを作るため
の電子ビーム（ＥＢ）露光も時間がかかってしまうとい
う問題がある。
【０００８】本発明の目的は、ダミーパターンが大きい
場合は、平坦化が困難であり、ダミーパターンが小さい
場合は、データ量が多くなって時間がかかるという矛盾
した問題を同時に解決する半導体装置およびその製造方
法を提供することにある。
場合は、平坦化が困難であり、ダミーパターンが小さい
場合は、データ量が多くなって時間がかかるという矛盾
した問題を同時に解決する半導体装置およびその製造方
法を提供することにある。
【０００９】
【課題を解決するための手段】本発明は、シャロートレ
ンチアイソレーションを採用するプロセスで、フィール
ドのダミーパターンを配置する場合に、ウェルの内側に
は小さいダミーパターンを配置し、ウェルの外側には大
きいダミーパターンを配置することを特徴とする。
ンチアイソレーションを採用するプロセスで、フィール
ドのダミーパターンを配置する場合に、ウェルの内側に
は小さいダミーパターンを配置し、ウェルの外側には大
きいダミーパターンを配置することを特徴とする。
【００１０】また、本発明は、前記ウェルの境界上に前
記小さいダミーパターンおよび大きいダミーパターンを
配置しないことを特徴とする。
記小さいダミーパターンおよび大きいダミーパターンを
配置しないことを特徴とする。
【００１１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１２】図１は、本発明の半導体装置の実施の形態
を示すレイアウト図であり、ＰウェルとＮウェルとＮ+
拡散層とＰ+ 拡散層とポリシリコンからできているＣＭ
ＯＳ回路のレイアウトを示している。図１を参照する
と、Ｐウェル３には、Ｐ+ 拡散層５とＮ+ 拡散層７とポ
リシリコン９が形成されており、Ｎウェル４には、Ｎ+
拡散層６とＰ+ 拡散層８とポリシリコン１０が形成され
ており、さらに、Ｐウェル３とＮウェル４の内側にはダ
ミーパターン小２が形成されており、Ｐウェル３とＮウ
ェル４の外側には大きなダミーパターン大１が形成され
ている。
を示すレイアウト図であり、ＰウェルとＮウェルとＮ+
拡散層とＰ+ 拡散層とポリシリコンからできているＣＭ
ＯＳ回路のレイアウトを示している。図１を参照する
と、Ｐウェル３には、Ｐ+ 拡散層５とＮ+ 拡散層７とポ
リシリコン９が形成されており、Ｎウェル４には、Ｎ+
拡散層６とＰ+ 拡散層８とポリシリコン１０が形成され
ており、さらに、Ｐウェル３とＮウェル４の内側にはダ
ミーパターン小２が形成されており、Ｐウェル３とＮウ
ェル４の外側には大きなダミーパターン大１が形成され
ている。
【００１３】このように、ウェルの外側にダミーパター
ン大を形成することにより、ウェルの内と外にダミーパ
ターン小を形成したときに比べ、パターンデータ量が少
なくし、マスクデータを作るための処理時間を短縮する
ことができる。また、マスクを作成する時の電子ビーム
露光時間を短縮することができる。
ン大を形成することにより、ウェルの内と外にダミーパ
ターン小を形成したときに比べ、パターンデータ量が少
なくし、マスクデータを作るための処理時間を短縮する
ことができる。また、マスクを作成する時の電子ビーム
露光時間を短縮することができる。
【００１４】また、ウェルの内側に小さいダミーパター
ンを配置することにより、実際にトランジスタになると
ころの周りに、ダミーパターンが入ることにより、より
よい平坦化が実現でき、段差を小さくすることができ
る。
ンを配置することにより、実際にトランジスタになると
ころの周りに、ダミーパターンが入ることにより、より
よい平坦化が実現でき、段差を小さくすることができ
る。
【００１５】次に、本発明の半導体装置の製造方法につ
いて説明する。なお、ウェルといった場合は、Ｎウェル
とＰウェルの両方を指すものとする。同様に、拡散層と
いった場合は、Ｎ+ 拡散層とＰ+ 拡散層の両方を指すも
のとする。
いて説明する。なお、ウェルといった場合は、Ｎウェル
とＰウェルの両方を指すものとする。同様に、拡散層と
いった場合は、Ｎ+ 拡散層とＰ+ 拡散層の両方を指すも
のとする。
【００１６】この説明では、ダミーパターンデータは、
マスクデータを作る段階で入れる場合について述べる。 （１）初めにチップ全面にダミーパターンの大と小を重
ねて配置しておく。 （２）ダミーパターンは、ウェルの内側または外側に存
在しても良いが、跨いではいけない。ウェルの境界を跨
ぐようなダミーパターンでは、後の工程でシリサイド化
が行われると、ウェル内外が導通して問題となるからで
ある。また、ウェルの境界から一定の距離を離しておか
なければならない。同様に、ダミーパターンは、拡散層
と重なってはいけない。また、拡散層から一定の距離を
離しておかなければならない。ポリシリコンは、容量を
少なくするためにダミーパターンと重なってはいけな
い。また、拡散層から一定の距離を離しておかなければ
ならない。 （３）（２）で述べた条件を満足するようにマスクデー
タを作る。初めに、ウェルを太らせ処理したデータをダ
ミーパターン大のデータから図形的に差し引くことによ
ってウェルの内側に存在するダミーパターン大を消去す
る。ただし、単に差し引いた場合では、微小なパターン
が残る可能性がある。微小なパターンが残ると、取り扱
いが煩雑になるので、残ったダミーパターン大を一端細
らせ、ある基準以下ものを消去した後、ダミーパターン
大を元の大きさに戻すことによって、微小なパターンが
残らないようにする。 （４）次に、ウェルを細らせ処理したデータとダミーパ
ターン小のデータと図形的に積をとって重なっていると
ころ、すなわちウェルの内側のダミーパターン小を残
す。さらに、拡散層とポリシリコンを太らせ処理したデ
ータを残ったダミーパターン小から更に差し引いて消去
することによって、ウェル内でダミーパターン小が拡散
層やポリシリコンの領域と重ならないようにする。
マスクデータを作る段階で入れる場合について述べる。 （１）初めにチップ全面にダミーパターンの大と小を重
ねて配置しておく。 （２）ダミーパターンは、ウェルの内側または外側に存
在しても良いが、跨いではいけない。ウェルの境界を跨
ぐようなダミーパターンでは、後の工程でシリサイド化
が行われると、ウェル内外が導通して問題となるからで
ある。また、ウェルの境界から一定の距離を離しておか
なければならない。同様に、ダミーパターンは、拡散層
と重なってはいけない。また、拡散層から一定の距離を
離しておかなければならない。ポリシリコンは、容量を
少なくするためにダミーパターンと重なってはいけな
い。また、拡散層から一定の距離を離しておかなければ
ならない。 （３）（２）で述べた条件を満足するようにマスクデー
タを作る。初めに、ウェルを太らせ処理したデータをダ
ミーパターン大のデータから図形的に差し引くことによ
ってウェルの内側に存在するダミーパターン大を消去す
る。ただし、単に差し引いた場合では、微小なパターン
が残る可能性がある。微小なパターンが残ると、取り扱
いが煩雑になるので、残ったダミーパターン大を一端細
らせ、ある基準以下ものを消去した後、ダミーパターン
大を元の大きさに戻すことによって、微小なパターンが
残らないようにする。 （４）次に、ウェルを細らせ処理したデータとダミーパ
ターン小のデータと図形的に積をとって重なっていると
ころ、すなわちウェルの内側のダミーパターン小を残
す。さらに、拡散層とポリシリコンを太らせ処理したデ
ータを残ったダミーパターン小から更に差し引いて消去
することによって、ウェル内でダミーパターン小が拡散
層やポリシリコンの領域と重ならないようにする。
【００１７】以上の処理を行うことにより、ウェルの外
側にダミーパターン大が入り、ウェルの内側にダミーパ
ターン小が入ったデータができる。
側にダミーパターン大が入り、ウェルの内側にダミーパ
ターン小が入ったデータができる。
【００１８】図２は、実際に用いられるダミーパターン
の大きさとダミーパターン間の間隔を示す図である。ウ
ェルの外側に形成するダミーパターン大は、１辺が３μ
ｍの正方形とし、パターン間を１．２μｍとした。ウェ
ルの内側に形成するダミーパターン小は、１辺が０．８
μｍの正方形とし、パターン間を０．４μｍとした。
の大きさとダミーパターン間の間隔を示す図である。ウ
ェルの外側に形成するダミーパターン大は、１辺が３μ
ｍの正方形とし、パターン間を１．２μｍとした。ウェ
ルの内側に形成するダミーパターン小は、１辺が０．８
μｍの正方形とし、パターン間を０．４μｍとした。
【００１９】なお、本発明は、ダミーパターンの大きさ
を図２に示す値に限定するものではなく、ダミーパタン
大は、１辺が２〜４μｍのものを用いることができるも
のであり、ダミーパターン小は、１辺が０．４〜１．５
μｍのものを用いることができるものである。ダミーパ
ターン大の寸法がこの範囲より大きいとダミーパターン
としての効果が得られず、この範囲より小さいとデータ
量が多くなってデータ量削減の効果が得られない。一
方、ダミーパターン小の寸法がこの範囲より大きいとウ
ェル内にダミーパターンを配置することが困難であり、
この範囲より小さいとデータ量が多くなり過ぎるという
問題がある。また、ダミーパターンの形は正方形に限る
ものではない。
を図２に示す値に限定するものではなく、ダミーパタン
大は、１辺が２〜４μｍのものを用いることができるも
のであり、ダミーパターン小は、１辺が０．４〜１．５
μｍのものを用いることができるものである。ダミーパ
ターン大の寸法がこの範囲より大きいとダミーパターン
としての効果が得られず、この範囲より小さいとデータ
量が多くなってデータ量削減の効果が得られない。一
方、ダミーパターン小の寸法がこの範囲より大きいとウ
ェル内にダミーパターンを配置することが困難であり、
この範囲より小さいとデータ量が多くなり過ぎるという
問題がある。また、ダミーパターンの形は正方形に限る
ものではない。
【００２０】図３（ａ）は、窒化膜をＳｉ基板上に形成
し、デバイス領域およびダミーパターン部分には窒化膜
を残し、その他の領域は、窒化膜を除去後、エッチング
して溝を形成し、その後、全体にトレンチ酸化膜を形成
した後における、周りにダミーパターンがない部分のト
レンチ酸化膜ＣＭＰ後の断面図であり、窒化膜とＳｉ基
板との界面からのＳｉＯ2 の残り量が６００Åであるこ
とを示している。図３（ｂ）は、ダミーパターン大が形
成されている部分のトレンチ酸化膜ＣＭＰ後の断面図で
あり、窒化膜とＳｉ基板との界面からのＳｉＯ2 の残り
量が８００Åであることを示している。ばらつき量は２
００Åである。
し、デバイス領域およびダミーパターン部分には窒化膜
を残し、その他の領域は、窒化膜を除去後、エッチング
して溝を形成し、その後、全体にトレンチ酸化膜を形成
した後における、周りにダミーパターンがない部分のト
レンチ酸化膜ＣＭＰ後の断面図であり、窒化膜とＳｉ基
板との界面からのＳｉＯ2 の残り量が６００Åであるこ
とを示している。図３（ｂ）は、ダミーパターン大が形
成されている部分のトレンチ酸化膜ＣＭＰ後の断面図で
あり、窒化膜とＳｉ基板との界面からのＳｉＯ2 の残り
量が８００Åであることを示している。ばらつき量は２
００Åである。
【００２１】図４（ａ）は、ウェル内側のダミーパター
ン小が形成されている部分のトレンチ酸化膜ＣＭＰ後の
断面図であり、窒化膜とＳｉ基板との界面からのＳｉＯ
2 の残り量が８００Åであることを示している。図４
（ｂ）は、ウェル外側のダミーパターン大が形成されて
いる部分のトレンチ酸化膜ＣＭＰ後の断面図であり、窒
化膜とＳｉ基板との界面からのＳｉＯ2 の残り量が７６
０Åであることを示している。ばらつき量は４０Åであ
る。
ン小が形成されている部分のトレンチ酸化膜ＣＭＰ後の
断面図であり、窒化膜とＳｉ基板との界面からのＳｉＯ
2 の残り量が８００Åであることを示している。図４
（ｂ）は、ウェル外側のダミーパターン大が形成されて
いる部分のトレンチ酸化膜ＣＭＰ後の断面図であり、窒
化膜とＳｉ基板との界面からのＳｉＯ2 の残り量が７６
０Åであることを示している。ばらつき量は４０Åであ
る。
【００２２】トレンチ酸化膜ＣＭＰ後のＳｉＯ2 の残り
量のばらつき量は、ダミーパターンがない部分とダミー
パターン大が形成されている部分が混在する場合と、ウ
ェル内側にダミーパターン小が形成された部分とダミー
パターン大が形成されている部分が混在する場合を比較
すると、２００Åであったものが４０Åに低減した。
量のばらつき量は、ダミーパターンがない部分とダミー
パターン大が形成されている部分が混在する場合と、ウ
ェル内側にダミーパターン小が形成された部分とダミー
パターン大が形成されている部分が混在する場合を比較
すると、２００Åであったものが４０Åに低減した。
【００２３】なお、ここでは、ダミーパターンデータ
は、マスクデータを作る段階で入れる場合について説明
したが、ＳＴＩ用の露光の段階でダミーパターンなしの
露光と、ダミーパターンのみの露光を行ってもよい。ま
た、以上の説明では、トレンチ酸化膜のＣＭＰを行うと
きに、ＳｉＯ2 を埋め込んだ溝部分が、溝部分以外より
も削られ易い構造を例にとって説明したが、これに限ら
れるものではなく、溝部分以外の方が削られ易い構造で
あってもよい。
は、マスクデータを作る段階で入れる場合について説明
したが、ＳＴＩ用の露光の段階でダミーパターンなしの
露光と、ダミーパターンのみの露光を行ってもよい。ま
た、以上の説明では、トレンチ酸化膜のＣＭＰを行うと
きに、ＳｉＯ2 を埋め込んだ溝部分が、溝部分以外より
も削られ易い構造を例にとって説明したが、これに限ら
れるものではなく、溝部分以外の方が削られ易い構造で
あってもよい。
【００２４】
【発明の効果】以上説明したように、本発明は、ウェル
の外側に大きなダミーパターンを配置することにより、
データ量が少なくなり、マスクデータを作るための処理
時間を短縮することができる。また、マスクを作成する
時のＥＢ露光時間を短縮することができる。
の外側に大きなダミーパターンを配置することにより、
データ量が少なくなり、マスクデータを作るための処理
時間を短縮することができる。また、マスクを作成する
時のＥＢ露光時間を短縮することができる。
【００２５】また、ウェルの内側に小さいダミーパター
ンを配置することにより、実際にトランジスタになると
ころの周りに、ダミーパターンが入ることにより、より
よい平坦化が実現でき、段差を小さくすることができ
る。
ンを配置することにより、実際にトランジスタになると
ころの周りに、ダミーパターンが入ることにより、より
よい平坦化が実現でき、段差を小さくすることができ
る。
【図１】本発明の半導体装置の実施の形態を示すレイア
ウト図である。
ウト図である。
【図２】実際に用いられるダミーパターンの大きさとダ
ミーパターン間の間隔を示す図である。
ミーパターン間の間隔を示す図である。
【図３】周りにダミーパターンがない部分と、ダミーパ
ターン大が形成されている部分のトレンチ酸化膜ＣＭＰ
後の断面図である。
ターン大が形成されている部分のトレンチ酸化膜ＣＭＰ
後の断面図である。
【図４】ウェル内側のダミーパターン小が形成されてい
る部分と、ウェル外側のダミーパターン大が形成されて
いる部分のトレンチ酸化膜ＣＭＰ後の断面図である。
る部分と、ウェル外側のダミーパターン大が形成されて
いる部分のトレンチ酸化膜ＣＭＰ後の断面図である。
【図５】従来の大きいダミーパターンを配置した状態を
示す図である。
示す図である。
【図６】従来の小さいダミーパターンを配置した状態を
示す図である。
示す図である。
１ ダミーパターン大 ２ ダミーパターン小 ３ Ｐウェル ４ Ｎウェル ５，８ Ｐ＋ 拡散層 ６，７ Ｎ＋ 拡散層 ９，１０ ポリシリコン
Claims (7)
- 【請求項１】シャロートレンチアイソレーションを採用
するプロセスで、フィールドのダミーパターンを配置す
る場合に、ウェルの内側には小さいダミーパターンを配
置し、ウェルの外側には大きいダミーパターンを配置す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】前記ウェルの境界上に前記小さいダミーパ
ターンおよび大きいダミーパターンを配置しないことを
特徴とする請求項１に記載の半導体装置の製造方法。 - 【請求項３】前記ウェルおよびパターンのリサイズによ
り重なる部分のパターンを残しあるいは消去することに
よりウェルの境界上に前記大きいダミーパターンおよび
小さいダミーパターンを配置しないことを特徴とする請
求項１に記載の半導体装置の製造方法。 - 【請求項４】前記大きいダミーパターンは、１辺が２〜
４μｍの正方形であり、小さいダミーパターンは、１辺
が０．４〜１．５μｍの正方形であることを特徴とする
請求項１〜３のいずれかに記載の半導体装置の製造方
法。 - 【請求項５】ウェルを基準に、ウェルの内側には小さい
ダミーパターンが形成され、ウェルの外側には大きいダ
ミーパターンが形成されていることを特徴とする半導体
装置。 - 【請求項６】前記ウェルの境界上にダミーパターンを形
成されていないことを特徴とする請求項５に記載の半導
体装置。 - 【請求項７】前記大きいダミーパターンは、１辺が２〜
４μｍの正方形であり、小さいダミーパターンは、１辺
が０．４〜１．５μｍの正方形であることを特徴とする
請求項５または６に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32710399A JP3555074B2 (ja) | 1999-11-17 | 1999-11-17 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32710399A JP3555074B2 (ja) | 1999-11-17 | 1999-11-17 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144171A true JP2001144171A (ja) | 2001-05-25 |
| JP3555074B2 JP3555074B2 (ja) | 2004-08-18 |
Family
ID=18195334
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32710399A Expired - Fee Related JP3555074B2 (ja) | 1999-11-17 | 1999-11-17 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3555074B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001176959A (ja) * | 1999-12-15 | 2001-06-29 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2002009161A (ja) * | 2000-04-19 | 2002-01-11 | Mitsubishi Electric Corp | 半導体装置およびダミーパターンの配置方法 |
| WO2002058133A2 (en) * | 2001-01-17 | 2002-07-25 | Motorola, Inc., A Corporation Of The State Of Delaware | Semiconductor tiling structure and method of formation |
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