JPH04299564A - 半導体装置の製造方法及び半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭＯＳトランジスタとキ
ャパシタを同一チップ上に備えた半導体装置の製造方法
と、キャパシタの構造に特徴をもつ半導体装置に関する
ものである。

【０００２】

【従来の技術】ＭＯＳトランジスタとキャパシタは一連
のウエハプロセスで同時に形成される。図５にＭＯＳト
ランジスタとキャパシタを形成する従来の製造方法を示
す。 （Ａ）シリコン基板２に素子分離用のフィールド酸化膜
４を形成し、ゲート酸化膜６を形成した後、ポリシリコ
ン膜８を堆積し、低抵抗化を図るために熱拡散法又はイ
オン注入法によりリンなどの不純物をポリシリコン膜８
に高濃度に導入する。ポリシリコン膜８でＭＯＳトラン
ジスタのゲート電極とキャパシタの下部電極を形成する
ために、写真製版でレジストパターン１０を形成し、そ
のレジストパターン１０をマスクにしてドライエッチン
グ法によりポリシリコン膜８をパターン化する。

【０００３】（Ｂ）１２は形成された下部電極、１４は
ゲート電極である。レジストパターン１０を除去した後
、熱酸化により又はＣＶＤ法により誘電体膜となる絶縁
膜１６を形成する。 （Ｃ）全面に２層目ポリシリコン膜１８をＣＶＤ法で堆
積し、キャパシタの上部電極を形成するためのレジスト
パターン２０を写真製版で形成する。レジストパターン
２０をマスクとしてドライエッチング法によりポリシリ
コン膜１８をパターン化する。 （Ｄ）これにより、絶縁膜１６を誘電体膜とし、ポリシ
リコン膜１２を下部電極、ポリシリコン膜２２を上部電
極とするキャパシタが形成される。その後、層間絶縁膜
を形成し、層間絶縁膜に上部電極２２上のコンタクトホ
ールを形成し、そのコンタクトホールを介して上部電極
２２に接続されるメタル配を形成する。

【０００４】

【発明が解決しようとする課題】同一基板上にＭＯＳト
ランジスタ、キャパシタのほかにさらに高抵抗素子を形
成することがある。そのような半導体装置は、例えばリ
ファレンス回路やスイッチド・キャパシタ・フィルタな
どに用いられる。１層目ポリシリコン膜で高抵抗素子を
形成する際には、１層目ポリシリコン膜に高抵抗値を制
御するためのリン注入が行なわれる。ポリシリコン膜で
キャパシタの下部電極及び上部電極、ＭＯＳトランジス
タのゲート電極を形成する際は、ポリシリコン膜の抵抗
値を下げる必要があるので１層目ポリシリコン膜におい
ても２層目ポリシリコン膜においても低抵抗化する領域
にはリンなどの不純物が高濃度に注入される。また、ポ
リシリコン膜に注入された不純物を活性化するために熱
処理が施されるので、１層目ポリシリコン膜で高抵抗素
子を形成するときは、その１層目ポリシリコン膜に対し
ては２回の熱処理が加わることになる。ポリシリコン膜
の抵抗値は熱処理温度や時間に大きく依存することが知
られている（Ｊ．Ｅｌｅｃｔｒｏ．Ｃｈｅｍ．Ｓｏｃ．
，ｐｐ．２００９−２０１４，（Ｓｅｐ．１９８９）な
どを参照）。しかし、２回の熱処理が加わると高抵抗値
のばらつきの制御が困難になる。そこで、本発明の１つ
の目的は抵抗値の精度のよい高抵抗素子を備えた半導体
装置を製造する方法を提供することである。

【０００５】ＭＯＳトランジスタと同じ一連の工程で作
り込まれるキャパシタは、図５に示されるように下部電
極のポリシリコン膜と上部電極のポリシリコン膜がそれ
ぞれ別のエッチング工程で加工されているため、工程数
が多く生産性が悪くなっている。そこで、本発明の第２
の目的はキャパシタを形成する工程数を減らして生産性
を向上させることである。

【０００６】キャパシタの誘電体膜となる絶縁膜として
は膜質の優れた熱酸化膜を用いるのがよいため、一般に
は下部電極となる１層目ポリシリコン膜の熱酸化膜が利
用されている。しかし、下部電極となるポリシリコン膜
には抵抗値を下げて適正なシート抵抗を得るために、例
えば１０２０／ｃｍ３以上というような高濃度の不純物
が導入されている。シリコンの熱酸化においては酸化速
度は基板濃度に依存する。酸化温度におけるシリコンの
真性キャリア密度よりも基板のキャリア密度（言い換え
れば不純物濃度）の方が高い場合、すなわち酸化される
ポリシリコン膜がその酸化温度において外因性であれば
増速酸化の効果を生じる。キャパシタは誘電体膜の膜厚
により容量値が決定されるので、熱酸化により誘電体膜
を形成する際に増速酸化効果を生じると容量値の制御性
が悪化する。これはポリシリコン膜中の不純物濃度のぱ
らつきによるのである。

【０００７】また、キャパシタの誘電体膜形成のための
熱処理がＭＯＳトランジスタなど他の素子の不純物分布
に影響を及ぼさないようにするにはこの酸化膜形成の熱
酸化温度を低温化することが必要であるが、酸化温度を
下げると増速酸化効果はさらに顕著となる。そこで、本
発明の第３の目的はキャパシタの容量値のばらつきを抑
えることにある。

【０００８】キャパシタの上部電極に配線を接続すると
き、上部電極上の層間絶縁膜にコンタクトホールを設け
るためのドライエッチングの際、ポリシリコン膜の上部
電極と下部電極の間の誘電体膜が損傷を受けて電極間リ
ークを起こすことがある。そこで、本発明の第４の目的
はキャパシタのコンタクトホール形成のためのドライエ
ッチング工程における誘電体膜への損傷を低減してキャ
パシタの電極間リークを抑えることにある。

【０００９】

【課題を解決するための手段】抵抗値の精度のよい高抵
抗素子を形成するという第１の目的を達成するために、
本発明では基板上に形成された低抵抗のポリシリコン膜
をパターン化してキャパシタの下部電極を形成し、その
上にキャパシタの誘電体膜を形成した後、所望の高抵抗
値をもつ２層目のポリシリコン膜を形成し、熱処理を施
した後、高抵抗素子形成領域をマスクした状態で露出し
ている前記２層目ポリシリコン膜に不純物を導入して低
抵抗化し、その２層目ポリシリコン膜をパターン化して
高抵抗素子とキャパシタ上部電極を形成する。

【００１０】第２の目的であるキャパシタ形成の工程数
を減らすという第２の目的を達成するために、本発明で
は基板上に１層目のポリシリコン膜を形成し、その上に
キャパシタの誘電体膜を形成してその誘電体膜をパター
ン化し、その上から全面に２層目のポリシリコン膜を形
成した後、その２層目ポリシリコン膜上にキャパシタ上
部電極用のレジストパターンを形成し、そのレジストパ
ターンと前記誘電体膜とをマスクとして２層目ポリシリ
コン膜と１層目ポリシリコン膜を一度のポリシリコンエ
ッチング工程でパターン化してキャパシタを形成する。

【００１１】キャパシタの容量値のばらつきを抑えると
いう第３の目的を達成するために、本発明では基板上に
不純物を含有して低抵抗化されたポリシリコン膜を形成
し、その上に不純物を含まないポリシリコン膜を積層形
成してこの２層のポリシリコン膜を下部電極とし、その
上に熱酸化による酸化膜を形成して誘電体膜とし、さら
にその上に低抵抗化されたポリシリコン膜を上部電極と
して形成した後、前記上層ポリシリコン膜、酸化膜及び
下層ポリシリコン層をパターン化してキャパシタを形成
する。

【００１２】第４の目的はキャパシタのコンタクトホー
ル形成のためのドライエッチング工程における誘電体膜
への損傷を低減するという第４の目的を達成するために
、本発明では下層ポリシリコン膜電極、その上の誘電体
膜及びさらにその上の上層ポリシリコン膜電極を備えた
キャパシタの前記誘電体膜と上層ポリシリコン膜電極と
の間に高融点金属膜を形成する。

【００１３】

【実施例】図１は抵抗値のばらつきを抑えた高抵抗素子
をＭＯＳトランジスタなどと同時に作り込む製造方法の
一実施例を示している。 （Ａ）シリコン基板２に素子分離のためのフィールド酸
化膜４を形成し、ＭＯＳトランジスタ形成領域にはゲー
ト酸化膜６を形成する。 （Ｂ）全面に１層目ポリシリコン膜をＣＶＤ法により堆
積し、その上にリンガラスを堆積してリンをそのポリシ
リコン膜に拡散させて低抵抗化させた後、リンガラスを
除去する。そして写真製版とエッチングによりその１層
目ポリシリコン膜をパターン化してキャパシタの下部電
極１２とＭＯＳトランジスタのゲート電極１４を形成す
る。 次に、熱処理を施す。このとき下部電極１２上には膜厚
が約４００Åの誘電体膜となる酸化膜１６が形成される
。

【００１４】（Ｃ）次に、全面に２層目ポリシリコン膜
１８を堆積する。ポリシリコン膜１８には抵抗値が高抵
抗素子の抵抗値となるようにリンをイオン注入法で導入
する。そして熱処理を施し、注入されたリンを活性化す
るとともに、約１０００Åの厚さの酸化膜を形成する。 次に、写真製版とエッチングにより高抵抗素子のパター
ンにパターン化された高抵抗素子領域マスク用のキャッ
プ酸化膜３０を形成する。その後、全面にリン導入のた
めのリンガラスを堆積して露出しているポリシリコン膜
１８にリンを高濃度に導入して低抵抗化する。これによ
りキャップ酸化膜３０で被われた領域のポリシリコン膜
１８は高抵抗となり、その他の部分のポリシリコン膜１
８が低抵抗となる。 （Ｄ）キャップ酸化膜３０をエッチング除去した後、写
真製版とエッチングによりポリシリコン膜１８をパター
ン化することによって、キャパシタ上部電極２２と高抵
抗素子３２を形成する。

【００１５】図２はキャパシタの形成に当たってキャパ
シタの誘電体膜とポリシリコン膜のエッチング速度の差
を利用して少ない工程数でキャパシタを形成する本発明
の一実施例を表わしている。 （Ａ）シリコン基板２上にフィールド酸化膜４及びゲー
ト酸化膜６を形成した後、１層目ポリシリコン膜８をＣ
ＶＤ法で堆積し、低抵抗化を図るために熱拡散法又はイ
オン注入法によりリンをポリシリコン膜８に高濃度に導
入する。次に、誘電体膜となる絶縁膜１６を熱酸化法又
はＣＶＤ法で形成し、その上にキャパシタの下部電極用
のレジストパターン３４を写真製版により形成し、その
レジストパターン３４をマスクにして下部電極領域以外
の絶縁膜をエッチングにより除去する。

【００１６】（Ｂ）レジストパターン３４を除去した後
、２層目ポリシリコン膜１８をＣＶＤ法で堆積し、その
２層目ポリシリコン膜１８にも低抵抗化のために熱拡散
法又はイオン注入法によりリンを導入する。２層目ポリ
シリコン膜１８上にキャパシタの上部電極用のレジスト
パターン２０を写真製版により形成する。次に、ポリシ
リコンエッチングのためのドライエッチングを行なう。 このエッチングにより２層目ポリシリコン膜１８はレジ
ストパターン２０をマスクとしてエッチングされ、１層
目ポリシリコン膜８は誘電体膜１６をマスクにしてエッ
チングされる。ポリシリコンのエッチング速度は誘電体
膜のシリコン酸化膜のエッチング速度よりも大きいため
、誘電体膜１６が１層目ポリシリコン膜８のエッチング
のマスクとして作用する。 （Ｃ）レジストパターン２０を除去するとキャパシタが
形成される。なお、ＭＯＳトランジスタ領域においても
絶縁膜１６によりゲート電極用のパターン１６ａを形成
しておくことにより、ポリシリコン膜のエッチングでゲ
ート電極１４が同時に形成される。

【００１７】図３は容量のばらつきを抑えたキャパシタ
を形成する本発明の方法の一実施例を示している。 （Ａ）キャパシタの下部電極及び上部電極となるポリシ
リコン膜は適当な抵抗値を得るため、またＭＯＳトラン
ジスタなど他の素子のゲート電極などと共通化するため
に、通常４０００Å程度の膜厚が必要となる。そこで、
この実施例ではフィールド酸化膜４上にまずｉｎ−ｓｉ
ｔｕリンドープされたポリシリコン膜３６ａを約３５０
０Åの厚さにＣＶＤ法により堆積する。

【００１８】（Ｂ）その上に不純物を含んでいないポリ
シリコン膜３６ｂを約５００Åの厚さにＣＶＤ法により
堆積する。 （Ｃ）次に、キャパシタの誘電体膜となる酸化膜を形成
するために熱酸化を施す。この熱酸化工程はプロセスの
低温化の要請から例えば１０００℃でドライ酸化する。 これにより約３００Åの厚さの熱酸化膜１６が形成され
る。この熱酸化工程ではポリシリコン膜３６と酸化膜１
６の境界でのポリシリコン表面不純物濃度はその酸化膜
成長中、増速酸化効果を引き起こす不純物濃度とされて
いる約５×１０１８／ｃｍ３以下であるので、増速酸化
を生ずることなく、酸化膜１６をポリシリコン膜３６の
熱酸化により形成することができる。

【００１９】（Ｄ）その後は一般的な工程に従い、２層
目ポリシリコン膜１８を約４０００Åの厚さにＣＶＤ法
で堆積し、不純物を導入して低抵抗化する。 （Ｅ）写真製版とエッチングによりポリシリコン膜３６
、酸化膜１６及びポリシリコン膜３６をパターン化して
、上部電極２２、誘電体膜１６及び下部電極１２ａから
なるキャパシタを形成する。

【００２０】図４は誘電体膜の損傷を抑えてリーク電流
の発生を防いだ本発明のキャパシタの一実施例を示して
いる。シリコン基板２上のフィールド酸化膜４上にポリ
シリコン膜による下部電極１２が形成され、その上にシ
リコン酸化膜１６が形成され、そのシリコン酸化膜１６
上に高融点金属膜３８が形成されている。高融点金属膜
３８としては、例えばＭｏ，Ｗ，Ｔａなどの金属膜をス
パッタリング法で形成したものである。高融点金属膜３
８上に２層目ポリシリコン膜からなる上部電極２２が形
成されている。上部電極２２上には層間絶縁膜４０が形
成され、層間絶縁膜４０のコンタクトホールを介してメ
タル配線４２が上部電極２２接続されている。本発明は
実施例に示された具体的なものに限定されず、種々に変
形することができる。

【００２１】

【発明の効果】本発明により２層目ポリシリコン膜を用
いて高抵抗素子を形成すれば、高抵抗素子のための不純
物導入後の熱処理が１回だけですむため、熱処理による
高抵抗ポリシリコンの抵抗値のばらつきを抑えて精度の
よい高抵抗素子を形成することができる。本発明により
ポリシリコン膜と誘電体膜の絶縁膜とのエッチング速度
の差を利用してキャパシタの上部電極と下部電極を１回
のドライエッチング工程でパターン化することにより、
キャパシタのポリシリコン膜加工のためのドライエッチ
ング工程を１回ですますことができ、従来と比べて製造
工程が削減されて生産性が向上する。本発明によりキャ
パシタの下部電極を不純物濃度の高い下層ポリシリコン
膜と不純物を含まない上層ポリシリコン膜の２層構造と
することにより、誘電体膜を形成するための下部電極用
ポリシリコン膜の熱酸化においては増速酸化を防いで膜
厚のばらつきを抑えることができ、容量値のばらつきの
少ないポリシリコンキャパシタを形成することができる
。本発明によりポリシリコンキャパシタの誘電体膜上に
高融点金属膜を堆積すれば、キャパシタの配線を形成す
るためのコンタクトホール形成用のドライエッチング工
程において誘電体膜が損傷を受けるのを防ぐことができ
、リーク電流の発生を抑えたキャパシタを実現すること
ができる。

【図面の簡単な説明】

【図１】一実施例で高抵抗素子を同時に形成する製造方
法を示す工程断面図である。

【図２】他の実施例で工程数を減らしたキャパシタの製
造方法を示す工程断面図である。

【図３】さらに他の実施例で容量値のばらつきの少ない
キャパシタの製造方法を示す工程断面図である。

【図４】さらに他の実施例で誘電体膜の損傷を抑えたキ
ャパシタを示す断面図である。

【図５】従来のキャパシタを含む半導体装置の製造方法
を示す工程断面図である。

【符号の説明】

２　　　　シリコン基板 ４　　　　フィールド酸化膜 ８　　　　１層目ポリシリコン膜 １２，１２ａ　　キャパシタの下部電極１６　　　　キ
ャパシタの誘電体膜 １８　　　　２層目ポリシリコン膜 ２２　　　　キャパシタの上部電極 ３２　　　　高抵抗ポリシリコン膜 ３６ａ　　リンドープされたポリシリコン膜３６ｂ　　
不純物を含まないポリシリコン膜３８　　　　高融点金
属膜 ４０　　　　層間絶縁膜 ４２　　　　メタル配線

Claims (4)

【特許請求の範囲】
1. 【請求項１】　　基板上に形成された低抵抗のポリシリ
   コン膜をパターン化してキャパシタの下部電極を形成し
   、その上にキャパシタの誘電体膜を形成した後、所望の
   高抵抗値をもつ２層目のポリシリコン膜を形成し、熱処
   理を施した後、高抵抗素子形成領域をマスクした状態で
   露出している前記２層目ポリシリコン膜に不純物を導入
   して低抵抗化し、その２層目ポリシリコン膜をパターン
   化して高抵抗素子とキャパシタ上部電極を形成する半導
   体装置の製造方法。
2. 【請求項２】　　基板上に１層目のポリシリコン膜を形
   成し、その上にキャパシタの誘電体膜を形成してその誘
   電体膜をパターン化し、その上から全面に２層目のポリ
   シリコン膜を形成した後、その２層目ポリシリコン膜上
   にキャパシタ上部電極用のレジストパターンを形成し、
   そのレジストパターンと前記誘電体膜とをマスクとして
   ２層目ポリシリコン膜と１層目ポリシリコン膜を一度の
   ポリシリコンエッチング工程でパターン化してキャパシ
   タを形成する半導体装置の製造方法。
3. 【請求項３】　　基板上に不純物を含有して低抵抗化さ
   れたポリシリコン膜を形成し、その上に不純物を含まな
   いポリシリコン膜を積層形成してこの２層のポリシリコ
   ン膜を下部電極とし、その上に熱酸化による酸化膜を形
   成して誘電体膜とし、さらにその上に低抵抗化されたポ
   リシリコン膜を上部電極として形成した後、前記上層ポ
   リシリコン膜、酸化膜及び下層ポリシリコン層をパター
   ン化してキャパシタを形成する半導体装置の製造方法。
4. 【請求項４】　　下層ポリシリコン膜電極、その上の誘
   電体膜及びさらにその上の上層ポリシリコン膜電極を備
   えたキャパシタを含む半導体装置において、前記誘電体
   膜と上層ポリシリコン膜電極との間に高融点金属膜を形
   成したことを特徴とする半導体装置。