JPH0212965A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0212965A JPH0212965A JP63163824A JP16382488A JPH0212965A JP H0212965 A JPH0212965 A JP H0212965A JP 63163824 A JP63163824 A JP 63163824A JP 16382488 A JP16382488 A JP 16382488A JP H0212965 A JPH0212965 A JP H0212965A
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- Japan
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体装置、特に、高集積化が可能で、かつ、
信頼度の高い微細構造の半導体装置に関するものである
。
信頼度の高い微細構造の半導体装置に関するものである
。
（従来の技術）
大規模集積回路（ＬＳＩ）の高集積化が進むにつれて、
ＬＳＩに用いられる素子は微細化の一途をたどっている
。従来、ＡＳＩＣ（特定用途向けＩ、Ｓｌ）の分野にお
いては、基板上に高さと幅が同じセルを規則的に整列し
、設計、即ち、論理回路図に従いセル間を配線すること
により、所望の論理機能を実現できるようにしたゲート
アレイ方式（マスク・スライス方式とも称す）のＬＳＩ
と、高さの揃った論理セルを列状に並置して配線領域を
設けるようにしたスタンダードセル方式のＬＳＩとが製
造されている。
ＬＳＩに用いられる素子は微細化の一途をたどっている
。従来、ＡＳＩＣ（特定用途向けＩ、Ｓｌ）の分野にお
いては、基板上に高さと幅が同じセルを規則的に整列し
、設計、即ち、論理回路図に従いセル間を配線すること
により、所望の論理機能を実現できるようにしたゲート
アレイ方式（マスク・スライス方式とも称す）のＬＳＩ
と、高さの揃った論理セルを列状に並置して配線領域を
設けるようにしたスタンダードセル方式のＬＳＩとが製
造されている。
（発明が解決しようとする課題）
これらゲートアレイ方式のＬＳＩと スタンダードセル
方式のＬＳＩとはそれぞれ相対する特徴を有している。
方式のＬＳＩとはそれぞれ相対する特徴を有している。
例えば、ゲートアレイ方式のＬＳＩは既に′アルミニウ
ム金属化層形成前の工程まで完成しているので製造ＴＡ
Ｔ（ターン・アラウンド・タイム）が短いが、スタンダ
ードセル方式のＬＳＩは設計の仕様に応じて前工程から
製造し始めるので製造ＴＡＴが長くなる。しかし、一方
ではスタンダードセル方式のＬＳＩは設計に応じて最適
レイアウトを決めることができるので高性能のトランジ
スタを高集積化することができるが、ゲートアレイ方式
のＬＳＩはレイアウトの自由度が低いので比較的性能が
悪く、集積化に限界がある。
ム金属化層形成前の工程まで完成しているので製造ＴＡ
Ｔ（ターン・アラウンド・タイム）が短いが、スタンダ
ードセル方式のＬＳＩは設計の仕様に応じて前工程から
製造し始めるので製造ＴＡＴが長くなる。しかし、一方
ではスタンダードセル方式のＬＳＩは設計に応じて最適
レイアウトを決めることができるので高性能のトランジ
スタを高集積化することができるが、ゲートアレイ方式
のＬＳＩはレイアウトの自由度が低いので比較的性能が
悪く、集積化に限界がある。
本発明の目的は旧述したゲートアレイ方式のＬＳＩとス
タンダードセル方式のＬＳＩとの夫々の特徴を有効に生
かすようにした上述した種類の半導体装置を提供せんと
するにある。
タンダードセル方式のＬＳＩとの夫々の特徴を有効に生
かすようにした上述した種類の半導体装置を提供せんと
するにある。
（課題を解決するための手段）
本発明によれば、第１図及び第２図に示すように、ゲー
トアレイ方式の半導体集積回路を製造する際に、電気的
分離機能を有する支持体１上に、あらかじめ任意の素子
領域２を画成した半導体基板複数個をアレイ状に配列し
、これら素子領域２に設計の仕様に応じて各種トランジ
スタ、抵抗、容量を通常の製造工程により形成し、最後
に所望の配線を施すようにする。
トアレイ方式の半導体集積回路を製造する際に、電気的
分離機能を有する支持体１上に、あらかじめ任意の素子
領域２を画成した半導体基板複数個をアレイ状に配列し
、これら素子領域２に設計の仕様に応じて各種トランジ
スタ、抵抗、容量を通常の製造工程により形成し、最後
に所望の配線を施すようにする。
この支持体１はサファイアのような絶縁支持板としても
良く、又、通常のようにｐｎ接合による分離で形成され
たウェルを有する半導体基板としても良い。
良く、又、通常のようにｐｎ接合による分離で形成され
たウェルを有する半導体基板としても良い。
（作用）
かように、本発明によるゲートアレイは、バーツナライ
ズ前の基板、又は、絶縁支持体１」−に、第１図及び第
２図に示すようにＮチャネル、Ｐチャネルの区別がなさ
れていない素子領域２の複数個をアレイに構成するよう
にしている。従って、設計仕様に応じて性能の異なる（
例えばＬがソ４なる）ＮチャネルＣＭＯＳ ｌ−ランジ
スタ又はＰチャネルＣＭＯＳトランジスタや大きさの異
なる抵抗、容量等を任意の箇所に配置することが可能で
ある。即ち、本発明によるゲートアレイはスタンダード
セルと同様に任意の配置ができることに加え、基板は既
に素子分離までできているため、製造ＴＡＴも短いと言
う従来の利点も残している。
ズ前の基板、又は、絶縁支持体１」−に、第１図及び第
２図に示すようにＮチャネル、Ｐチャネルの区別がなさ
れていない素子領域２の複数個をアレイに構成するよう
にしている。従って、設計仕様に応じて性能の異なる（
例えばＬがソ４なる）ＮチャネルＣＭＯＳ ｌ−ランジ
スタ又はＰチャネルＣＭＯＳトランジスタや大きさの異
なる抵抗、容量等を任意の箇所に配置することが可能で
ある。即ち、本発明によるゲートアレイはスタンダード
セルと同様に任意の配置ができることに加え、基板は既
に素子分離までできているため、製造ＴＡＴも短いと言
う従来の利点も残している。
（実施例）
本発明によれば、第１図及び第２図に示すような素子領
域２に、ＮチャネルＭＯＳトランジスタＮＭＯ８及び／
又はＰチャネルＭＯＳトランジスタＰＭＯ８を、設計の
仕様に従って慣例の製造工程により、第３図（ａ）及び
第３図（ｂ）に示すように形成し、最後にへｌ配線層を
マトリックス状に形成し、所望の箇所を接続して、例え
ば、１個のＰチャネルＣＭＯＳ ）ランジスタ及び３個
のＮチャネルＣＭＯＳトランジスタ、即ち、４個のＣＭ
ＯＳ ）ランジスタよりなるＳＲＡＭセルを構成する。
域２に、ＮチャネルＭＯＳトランジスタＮＭＯ８及び／
又はＰチャネルＭＯＳトランジスタＰＭＯ８を、設計の
仕様に従って慣例の製造工程により、第３図（ａ）及び
第３図（ｂ）に示すように形成し、最後にへｌ配線層を
マトリックス状に形成し、所望の箇所を接続して、例え
ば、１個のＰチャネルＣＭＯＳ ）ランジスタ及び３個
のＮチャネルＣＭＯＳトランジスタ、即ち、４個のＣＭ
ＯＳ ）ランジスタよりなるＳＲＡＭセルを構成する。
第３図（ｂ）から明らかなように、本発明では上述した
ようにＮチャネルＣＭＯＳトランジスタ及びＰチャネル
ＣＭＯ８）ランジスタを所望の論理回路が得られるよう
に設計の仕様に応じて形成するため、少数の回路素子で
従来の論理回路と同様の論理回路を得ることができる。
ようにＮチャネルＣＭＯＳトランジスタ及びＰチャネル
ＣＭＯ８）ランジスタを所望の論理回路が得られるよう
に設計の仕様に応じて形成するため、少数の回路素子で
従来の論理回路と同様の論理回路を得ることができる。
例えば、第６図に示すようにＮチャネルＣＭＯＳトラン
ジスタとＰチャネルＣＭＯＳ）ランジスタとで列を形成
する従来のゲートアレイの論理回路の場合には、３個の
ＮチャネルＣＭＯＳトランジスタ及び３個のＰチャネル
ＣＭＯＳ ）ランジスタ、即ち、６個のＣＭＯＳトラン
ジスタによって第３図（ｂ）に示すＳＲＡＭセルと同一
のＳＲＡＭセルを構成することができる。
ジスタとＰチャネルＣＭＯＳ）ランジスタとで列を形成
する従来のゲートアレイの論理回路の場合には、３個の
ＮチャネルＣＭＯＳトランジスタ及び３個のＰチャネル
ＣＭＯＳ ）ランジスタ、即ち、６個のＣＭＯＳトラン
ジスタによって第３図（ｂ）に示すＳＲＡＭセルと同一
のＳＲＡＭセルを構成することができる。
換言すれば、同一のＳＲＡＭセルを形成するために、従
来のゲートアレイでは上述したように６個のＣＭＯＳト
ランジスタを必要とするが、ＮチャネルＣＭＯＳトラン
ジスタの列内に所望に応じＰチャネルＣＭＯＳトランジ
スタを形成するか、或は、その逆とすることによって、
本発明では４個のＣＭＯＳ ）ランジスタを必要とする
だけである。これがため本発明によれば同一のＳＲＡＭ
セルを形成するのに従来の場合に比べて面積を１７３に
縮小することができる。
来のゲートアレイでは上述したように６個のＣＭＯＳト
ランジスタを必要とするが、ＮチャネルＣＭＯＳトラン
ジスタの列内に所望に応じＰチャネルＣＭＯＳトランジ
スタを形成するか、或は、その逆とすることによって、
本発明では４個のＣＭＯＳ ）ランジスタを必要とする
だけである。これがため本発明によれば同一のＳＲＡＭ
セルを形成するのに従来の場合に比べて面積を１７３に
縮小することができる。
次に、第１図及び第２図に示す半導体アレイにＣＭＯＳ
）ランジスタを形成する工程を第４図につき説明する
。
）ランジスタを形成する工程を第４図につき説明する
。
第４図（ａ）（第２図）に示すように、電気的分離機能
を有する支持体１（本例ではサファイヤのような絶縁基
板）上に、厚さが約０．４μｍの不純物が含まれないシ
リコン島の多数の素子領域２を整列して設け、これら素
子領域２の内の２個を１対にして１個のＣＭＯＳ ）ラ
ンジスタを形成し得るようにする。
を有する支持体１（本例ではサファイヤのような絶縁基
板）上に、厚さが約０．４μｍの不純物が含まれないシ
リコン島の多数の素子領域２を整列して設け、これら素
子領域２の内の２個を１対にして１個のＣＭＯＳ ）ラ
ンジスタを形成し得るようにする。
次に、ある設計の仕様に従ってこれをＳＲＡＭセルが得
られるようにバーツナライズするために次の手順で製造
工程を実施する。例えば、第３図（ｂ）に示すような構
成のＳＲＡＭセルが得られるような設計仕様に応じて適
切なＮチャネルＣＭＯＳトランジスタ及びＰチャネルＣ
ＭＯＳ ）ランジスタの位置を決め、そのシリコン島２
に夫々Ｐ型及びＮ型の不純物を注入して第４図（ｂ）に
示すようにＰ型シリコン島３及びＮ型シリコン島４を形
成する。次いで、第４図（Ｃ）に示すように、熱酸化処
理を行ってＰ型シリコン島３及びＮ型シリコン島４双方
の全体を夫々囲む、厚さが約４００人のゲート酸化（絶
縁）膜５を形成し、その上の夫々チャネル領域が形成さ
れる区域の上側に厚さ４０００人に亘りポリシリコンの
ゲート電極６を設ける。次に、これらゲート電極６をマ
スクとして用いてＰ型シリコン島３に対してはＢＰ、を
ＩＸＩＯ１５ｃｍ−”の濃度、６０ ｋｅＶでイオン注
入し、かつ、Ｎ型シリコン島４に対しては砒素（Ａｓ）
を５ＸｌＯ”ｃｍ−″の濃度、１００ ｋｅＶでイオン
注入して夫々の島に対するソース電極及びドレイン電極
を形成する。最後に、第４図（ｄ）に示すように、全体
に、層間絶縁膜７として５ｉＯｚをＣＶＤ法により厚さ
５０００人に亘り被覆し、次いで、選択エツチング及び
スパッタ゛リングによりアルミニウム（Ａ ｆ）を厚さ
６０００人に亘り被着して配線金属層８を設けてＣＭＯ
３トランジスタを形成する。このとき、ゲート電極のパ
ターンは設計回路に応じて変更が可能である。
られるようにバーツナライズするために次の手順で製造
工程を実施する。例えば、第３図（ｂ）に示すような構
成のＳＲＡＭセルが得られるような設計仕様に応じて適
切なＮチャネルＣＭＯＳトランジスタ及びＰチャネルＣ
ＭＯＳ ）ランジスタの位置を決め、そのシリコン島２
に夫々Ｐ型及びＮ型の不純物を注入して第４図（ｂ）に
示すようにＰ型シリコン島３及びＮ型シリコン島４を形
成する。次いで、第４図（Ｃ）に示すように、熱酸化処
理を行ってＰ型シリコン島３及びＮ型シリコン島４双方
の全体を夫々囲む、厚さが約４００人のゲート酸化（絶
縁）膜５を形成し、その上の夫々チャネル領域が形成さ
れる区域の上側に厚さ４０００人に亘りポリシリコンの
ゲート電極６を設ける。次に、これらゲート電極６をマ
スクとして用いてＰ型シリコン島３に対してはＢＰ、を
ＩＸＩＯ１５ｃｍ−”の濃度、６０ ｋｅＶでイオン注
入し、かつ、Ｎ型シリコン島４に対しては砒素（Ａｓ）
を５ＸｌＯ”ｃｍ−″の濃度、１００ ｋｅＶでイオン
注入して夫々の島に対するソース電極及びドレイン電極
を形成する。最後に、第４図（ｄ）に示すように、全体
に、層間絶縁膜７として５ｉＯｚをＣＶＤ法により厚さ
５０００人に亘り被覆し、次いで、選択エツチング及び
スパッタ゛リングによりアルミニウム（Ａ ｆ）を厚さ
６０００人に亘り被着して配線金属層８を設けてＣＭＯ
３トランジスタを形成する。このとき、ゲート電極のパ
ターンは設計回路に応じて変更が可能である。
又、第１図及び第２図に示す半導体アレイにＣＭＯＳト
ランジスタを形成する他の例の工程を第５図につき説明
する。
ランジスタを形成する他の例の工程を第５図につき説明
する。
本例では電気的分離支持体として通常の半導体基板を用
いる。即ち、第５図（ａ）に示すように、Ｎ（又はＰ）
型シリコンの半導体基板ＩＯにフィールド酸化膜１１を
形成し、その下側にｎ”（又はｐ”）層１２を夫々ＬＯ
ＣＯ８法により形成する。次いで、第５図（ｂ）に示す
ように、一方のフィールド酸化膜１１間にＢ（又はＰ）
をｌＸｌ０”ｃｎ＋−”の濃度でイオン注入して厚さが
４ａｍで、不純物濃度が１０”〜１０１１０ｌ８’のＰ
（Ｎ）型ウェル１３を形成する。最後に、前述した所と
同様の工程により、第５図（Ｃ）に示すように、ソース
領域１４及びドレイン領域１５並びにゲート電極１６を
有するＣＭＯＳトランジスタを形成する。図示しないが
、これらソース領域及びドレイン領域にも夫々電極を設
けることは勿論である。
いる。即ち、第５図（ａ）に示すように、Ｎ（又はＰ）
型シリコンの半導体基板ＩＯにフィールド酸化膜１１を
形成し、その下側にｎ”（又はｐ”）層１２を夫々ＬＯ
ＣＯ８法により形成する。次いで、第５図（ｂ）に示す
ように、一方のフィールド酸化膜１１間にＢ（又はＰ）
をｌＸｌ０”ｃｎ＋−”の濃度でイオン注入して厚さが
４ａｍで、不純物濃度が１０”〜１０１１０ｌ８’のＰ
（Ｎ）型ウェル１３を形成する。最後に、前述した所と
同様の工程により、第５図（Ｃ）に示すように、ソース
領域１４及びドレイン領域１５並びにゲート電極１６を
有するＣＭＯＳトランジスタを形成する。図示しないが
、これらソース領域及びドレイン領域にも夫々電極を設
けることは勿論である。
（発明の効果）
上述した所から明らかなように、本発明によればＳＲＡ
Ｍセルをバーツナライズする前の基板、又は、絶縁支持
体上に、Ｎチャネル、Ｐチャネルの区別がなされていな
い素子領域を複数個アレイに構成することにより、製造
ＴＡＴを短くし、かつ、高性能のトランジスタを高密度
に集積化することができる。
Ｍセルをバーツナライズする前の基板、又は、絶縁支持
体上に、Ｎチャネル、Ｐチャネルの区別がなされていな
い素子領域を複数個アレイに構成することにより、製造
ＴＡＴを短くし、かつ、高性能のトランジスタを高密度
に集積化することができる。
第１図はのゲートアレイ基板を示す平面図、第２図は第
１図の■−■線上の断面図、第３図（ａ）及び（ｂ）は
本発明により製造したＳＲＡＭセルを示す平面図及び等
価回路図、第４図（ａ）〜（ｄ）は第２図の半導体基板
にＣＭＯＳトランジスタを製造する工程を示す断面図、
第５図（ａ）〜（Ｃ）は同じくその他の例の製造工程を
示す断面図、 第６図は従来のＳＲＡＭセルを示す平面図及び等価回路
図である。 ・・・ 電気的分離支持体、 ・・・ シリコン島、３ ・・・ Ｐ型シリコン島・・
・ Ｎ型シリコン島、 ・・・ ゲート酸化膜、６ ・・・ ゲート電極・・・
層間絶縁膜、８ ・・・ 配線金属層０ ・・・ 半
導体基板、 １ ・・・ フィールド酸化膜、 ２ ・・・ ｎ”（ｐ”）層、 ３ ・・・ Ｐ （Ｎ）型ウェル、 ４ ・・・ ソース領域、 ５ ・・・ ドレイン領域、 ６ ・・・ ゲート電極、 第１図 第２図 第３図 （ａ） （ｂ） 第５図
１図の■−■線上の断面図、第３図（ａ）及び（ｂ）は
本発明により製造したＳＲＡＭセルを示す平面図及び等
価回路図、第４図（ａ）〜（ｄ）は第２図の半導体基板
にＣＭＯＳトランジスタを製造する工程を示す断面図、
第５図（ａ）〜（Ｃ）は同じくその他の例の製造工程を
示す断面図、 第６図は従来のＳＲＡＭセルを示す平面図及び等価回路
図である。 ・・・ 電気的分離支持体、 ・・・ シリコン島、３ ・・・ Ｐ型シリコン島・・
・ Ｎ型シリコン島、 ・・・ ゲート酸化膜、６ ・・・ ゲート電極・・・
層間絶縁膜、８ ・・・ 配線金属層０ ・・・ 半
導体基板、 １ ・・・ フィールド酸化膜、 ２ ・・・ ｎ”（ｐ”）層、 ３ ・・・ Ｐ （Ｎ）型ウェル、 ４ ・・・ ソース領域、 ５ ・・・ ドレイン領域、 ６ ・・・ ゲート電極、 第１図 第２図 第３図 （ａ） （ｂ） 第５図
Claims (1)
- 【特許請求の範囲】 １、ゲートアレイ方式の半導体集積回路を製造するに当
たり、電気的分離機能を有す支持体上に、あらかじめ任
意の素子領域を画成した半導体基板複数個をアレイ状に
配列し、これら素子領域に設計の仕様に応じて各種トラ
ンジスタ、抵抗、容量を通常の製造工程により形成し、
最後に所望の配線を施すようにしたことを特徴とする半
導体装置。 ２、前記支持体を半導体基板としたことを特徴とする請
求項１に記載の半導体装置。 ３、前記支持体を絶縁体としたことを特徴とする請求項
１に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163824A JPH0212965A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163824A JPH0212965A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0212965A true JPH0212965A (ja) | 1990-01-17 |
Family
ID=15781432
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63163824A Pending JPH0212965A (ja) | 1988-06-30 | 1988-06-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0212965A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009545178A (ja) * | 2006-07-25 | 2009-12-17 | シリコン ジェネシス コーポレーション | 連続大面積走査注入プロセスのための方法およびシステム |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04318809A (ja) * | 1991-04-18 | 1992-11-10 | Seiko Epson Corp | 画像表示装置 |
-
1988
- 1988-06-30 JP JP63163824A patent/JPH0212965A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04318809A (ja) * | 1991-04-18 | 1992-11-10 | Seiko Epson Corp | 画像表示装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009545178A (ja) * | 2006-07-25 | 2009-12-17 | シリコン ジェネシス コーポレーション | 連続大面積走査注入プロセスのための方法およびシステム |
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