JPS58192376A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、複数種のＭＩＳ型ト之ンジスタを高密度に集
積した半導体装置およびその製造方法に関するものであ
る。

第１図は従来公知のＭＩＳｄ）ランジスタの構成を示す
もので、同図（ａ）は平面配置図、（ｂ）は（ａ）にお
けるＩ−Ｉ断面図である。図において、１は半導体基板
、２はゲート（ゲート電極）、３はゲート絶縁膜（酸化
膜）、４はソース、ドレイン拡散層、５は絶縁−（酸化
膜ｅ　Ｓ　１０！　　）である。

従来、上記構成を有するＭＩ　Ｓ　４　）う／ジスタを
高密度に集積する友めに、ゲート２の材料として多結晶
Ｓｉや高融点金属るるいはそのシリサイドなどを用いて
、これをマスクとして自己整合的にソース、ドレイン拡
散・−４を形成する方法がよく用いられておシこ几はよ
く知られている。

第２図は前記ＭＩＳ型トランジスタを高密度に集積した
場合の従来の一構成例を示すもので、同図（ａ）は平面
配置図、（ｂ）は（ａ）におけるｆＩ−Ｍ面図である。

図において、前出のものと同一符号のものは同一または
均等部分を示すものとする。６は素子分醜用絶縁喫（厚
い酸化膜）、７は第２のＭＩＩ！！）ランジスタのゲー
ト及びそれに連なる配線、８け同じくソース、ドレイ／
拡散層である。

上記＃１成は％２＋−の多結晶Ｓ、ｉ（または高融点金
ｍｈるいはそのシリサイド等を用いることもめる。）を
用いたＭＩＳ型トランジスタの製造法により作られたも
ので、この製造法も従来最も尚密度に素子を集積できる
ＬＳＩ技術としてよく知られている。

しかし、上記の技術では、２ノーの各多結晶Ｓｉノー（
第１および第２のＭＩＳ４トランジスタのゲート２およ
び７）をマスクとして形成されるトランジスタのソース
、ドレイン拡散１−４および８は、プロセスエ偏上で遅
＜ノｅ６ｉされる第２の」４１８型トランジスタのゲー
ト７を形成後、第１２よび第２のＭｌｌ！）ランジスタ
のゲート２および７をマスクとして同時にｔｅ成される
ため、ト′ランジスタ形成可能領域（素子分雇用の厚い
酸化膜６が形成された以外の傾城）上を、これらのゲー
トが横切るように配、ｉｔしたい場合には必ずトランジ
スタ　　　　　ｒが形成され（第２図のＡ部）、不都合
が生じた。

なお、第２図（Ｃ）は上記４成の等価回路図である。

つまり、従来技術を１吏用する場合、一般にはトランジ
スタが形成された部分以外のトランジスタ形成可能領域
は電気配線噛として使用されており、この部分（Ａ部）
に不必要なトランジスタが形成されることは、回路動作
上避けなければならなかった。従って、結果的にはソー
ス、ドレイン拡散Ｉ−による配線と、多結晶Ｓｉゲート
による。配線とを交叉させることができなかった。

第３図は上記の問題を解消するためにとられた４造の一
例を示すもので、同図（ａ）は−Ｐ導体装蓋の平面配置
図、（ｂ）は（ａ）のｍ−ｍ５面図であり、（ｃ）／ｄ
等価回路である。図において、４．４’（Ｌ）は拡散層
、９は絶縁膜、１０は配＃（配線ノー）である。

図から明らかなように、トランジスタのゲートが延在し
た部分を、上記トランジスタ形成ＯＴ能領域上を横切ら
せるＪａ片、該領域前後で絶縁膜９金介してＡｔ−号の
配線１０と接続し、この自己線・−により、該碩咳を横
切らせる方法がとらｒしている。しかし、このような方
法を用いる場合、Ａｔ配線との接続をとるための面積増
大および他のＡｔ配線と接触しないようにするだめの面
積増大を避けることができず、高密度に素子を集積する
ことを妨げると−う欠点があった。

本発明の目的は上記従来（ｆ前の欠点をｐ！！消し、Ｍ
　Ｉ　Ｓ　ｄ　）ランジスタを高そ度に集積できる半導
体装Ｉｔを提供することにあり、さらに詳しくは、基板
表面の拡散１１１による配線と、ゲート電極による配＠
を自由に交叉させることができるｉ４造の半導体装置お
よび上記惰遺の−ｆ−４体装置の製造方法を提供するこ
とにある。

上記の目的を達成するために、不発明は、第２層目のゲ
ート電極による配線を、拡散層配線と自由に交叉できる
方法として、第１のノー）′ｄｔ、極をマスクとしてソ
ース、ドレインを形成する第１のＭＩＩ！！）ランジス
タと、第２のゲート′亀億をマスクとしてソース、ドレ
インを形成する第２のＭ　Ｉ　Ｓ　ｄ　トランジスタよ
り礪成し、第２のＭＩＳ型トランジスタを４成する領域
上には、第４のゲート電極を形成しておき、第１のソー
ス、ドレインの拡散を一形成時のマスクとして１更用し
、該領域の第１のグー）［遣を除去した後、第２のＭＩ
Ｓ型トランジスタを形成するようにした。このようにす
ると、第２のゲート電極による配線と拡散層と交叉する
部分の基板表ｍｌにはすべて帖１のソース、・ドレイン
形成時にすでに同時に高績度領域が形成されているため
、この部分にＭＩＳ４トランジスタが形りｋされること
なく１由に目己線することができる。

以Ｆ１　本発明を４１Ｍ例によって詳細に説明する。

第４図は本発明の一５１！桶クリである半導体装置の構
造と製造工程の説明図で、同図（ａ）は−造の途中段階
での構造を示しだ断囲図、（ｂ）は完成した半導体装置
の平面配置図、（Ｃ）はΦ）におけるＭ−ｔｖｍ面図で
ある。

抵抗率１０〜１５Ωｆｆｉ、ｐ形（１００）のｆ３ｉ基
板１の表面に、素子分離用絶縁膜（厚い酸化ｇ）６を形
成した後、第１のゲート絶＠嗅（酸化膜）３を厚さ約５
０ｎｍ形成し、この上に多結晶Ｓｉを厚さ約０．３５μ
ｍ堆積し、ホトエツチングにより第１のゲート′Ｉ［極
２ａ、２ｂを形成した。ここで、２ａは第１の１％（Ｉ
　Ｓ型トランジスタのゲート電極を形成するものであり
、２ｂは第２のＭＩ８型トランジスタを形成する領域を
覆うために形成さ几たものである。その後、該第１のゲ
ート電極２ａ、２ｂをマスクとして選択的に基板１の表
面にＡ３をイオン注入し、第１の拡散１１１４．４’を
形成した〔以上第４図（ａ）参照〕。この後、ホトエツ
チングによシ第２のＭＩＳ型トランジスタを形成する領
域上の第１のゲートく極２ｂを選択的に除去した。ここ
で、第１のゲート絶縁膜＜ｒｅ化膜）３を第２のＭ　Ｉ
　Ｓ　４　）ランジスタのゲート酸化膜として夏用する
ことも可能であるが、ここでは該第１のゲート絶縁膜（
酸化膜）３を、第１のゲート電極２ａをマスクとして選
択的に除去した後、ウェットな酸化法およびドライな酸
化法を共用しで、厚さ５９ｎｍの第２のゲート絶縁１漠
（酸化膜）１１および第１のゲート電ｍ２ａ上に厚さ約
１５０ｎｍの酸化膜１２を形成し、この上に多結晶８ｉ
を約０，３５μｍ堆積し、ホトエツチングにより第　　
　　　　　「２のゲート電極７を形成した。この時、第
２のグー）’１１．４７は配＃ｉ層として使われるよう
レイアウトされており、５１！１の拡散１１４’による
配線層（Ｌ）と交叉している（第４図のＢ部）。また、
第２の拡散層８′は上記第２のゲート電極７をマスクと
して選択的に基板表面に形成した。第２の拡散層８′に
よる配線と第２のゲート電極７による配線が交叉する部
分には、あらかじめ第１の拡散層４′を形成して２くこ
とによシ、この部分にＭｉｓ）ランジスタを形成するこ
となく交叉させることができた（図ではこの部分は示さ
れていない。）。この後、絶縁膜９としてリンガラス！
−を厚さ約０．６μｍ形成し、ホトエツチングにより所
定の場所に穴あけを行ない、Ａｔの配線層１０と上記第
１，２のゲート電極２ａ、７および第１゜２の拡散層４
．４’　、８’と電気的に接続をとった。

上記の工程を経て本発明の半導体装ｖｔか構成されるが
、この半導体装置の等価回路は第３図（Ｃ）と同じにな
る。

以上説明したように、本発明によれば、高密度に菓子を
集漬できる。具体的には、本発明をどのような部分に応
用するかによって異なってくるが、菓子数の多いメモリ
セルなどに用いる場合には、非常に有効である。例えば
、６ＪＡ子からなるスタティック型メモリセルでは、約
３０％のセル面積の減少を実現することができた。

なお、本発明では主として多結晶Ｓｉゲートを用いた一
合を例示してきたが、多結晶Ｓｉ０代りに、高融照会！
４ちるいはそのシリサイドなどを用いることができるこ
とは言うまでもないことである。

【図面の簡単な説明】

第１図（ａ）はＭ　Ｉ　８　、’！！！　トランジスタ
の構成を説明するための平面配置図、同図（ｂ）は（ａ
）におけるＩ−１萌面図、第２図はＭＩ　８！！４）ラ
ンジスメを鍋密１ｆＫ４．噴しｆｃ場合の従来の構成を
′示すもので、同図（ａ）は平面配置図、（ｂ）は（ａ
）における［−ＩＩｄｔ而図、面Ｃ）は等価回路図、第
３図は同じ〈従来の構成を示すもので、同図（ａ）は平
面配置図、（ｂ）は（ａ）におけるｍ−１１１１析面図
、（Ｃ）は等価回路図、第４図は本発明の半導体装置で
、同図（ａ）は製造過程のｄ１面図、（ｂ）は完成時の
平面配置図、（Ｃ）は（ロ）における■−■断面図であ
る。 １・・・基板、２，２ａ・・・ゲート（ゲート電極）、
３・・・ゲート絶縁膜（酸化り、４，４′・・・拡散Ｆ
−１６・・・素子分離用絶縁膜、７・・・ゲート（ゲー
ト電極。 配線）、８．８’・・・拡散１−１９・・・絶縁膜、１
０・・・配線（配Ｉｙｌｌｔｓ＞、１１・・・ゲート絶
縁膜（酸化、嗅）、第　１　　口 Ｃ傅　　　　　　　　　（ｂ） 第２図 （ｂン 亮　Ｚ　図 （Ｃ〕 ■　３　回 （ｂン 第３図 （Ｃン 畜４　図 （−一〕 第　４　図 （ｂ） ＣＣ） 第１頁の続き ０発　明　者　南眞− 国分寺市東恋ケ窪１丁目２８０番 地株式会社日立製作所中央研究 所内 ０発　明　者　加賀徹 国分寺市東恋ケ窪１丁目２８０番 ３１

Claims (1)

1. 【特許請求の範囲】 １、自身のゲートと自己整合的に形成されたソース、ド
   レインを有する第１および＄２のＭＩＳ型トランジスタ
   を有し、第１のトランジスタのソース、ドレイン又はこ
   れらと同時に形成された拡散層領域の少なくとも一部上
   にこれと対向するごとく第２のトランジスタのゲート又
   はこれと同時に形成された配線層が延在していることを
   特徴とする半導体装置。 ２、次の各工程を言む半導体装置の製造方法、０）　半
   導体基板表面に素子分離用の絶縁膜を形成する工程、 （ｏ）　　少なくとも上記素子分離用ｇ１３縁膜が形成
   された領域以外の半導体基板表面に第１のゲート絶ＩＩ
   Ｉ＆膜を形成する工程、 （ハ）上記第１のゲート絶縁膜上に第１のゲート電極を
   第１のＩＶ　Ｉ　８４トランジスタのゲート部分だけで
   なく＄２のＭＩＳ４）ランジスタが形成される領域を営
   むように形成する工程、に）上記第１のゲート電極をマ
   スクとして選択的に半導体基板表面に基板と逆導電形の
   不純物を導入する工程、 （ホ）上記第１のゲート電極のうち第２のＭＩＳ型トラ
   ンジスタが形成される領域にあるものの少なくとも一部
   を選択的に除去する工程、（へ）上記（ホ）の工程で残
   さｆした少なくとも第１のゲート框極上に絶縁膜を形成
   する工程、（ト）第２のゲートＩ１１億勿形成する工程
   、（ト）　上記第２のゲート電極をマスクとして選択的
   に半導体基板表面に基板と逆導電形の不純物を導入する
   工程、 （す）上記第１．第２のゲート′峨極およ′び基板と逆
   導電形の領域へ金属配線ノーから電気的接続を行なう工
   程。