JPS5999759A - 集積回路装置の製造方法 - Google Patents
集積回路装置の製造方法Info
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- JPS5999759A JPS5999759A JP20996182A JP20996182A JPS5999759A JP S5999759 A JPS5999759 A JP S5999759A JP 20996182 A JP20996182 A JP 20996182A JP 20996182 A JP20996182 A JP 20996182A JP S5999759 A JPS5999759 A JP S5999759A
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 24
- 229910052751 metal Inorganic materials 0.000 abstract description 18
- 239000002184 metal Substances 0.000 abstract description 18
- 238000005468 ion implantation Methods 0.000 abstract description 16
- 238000000034 method Methods 0.000 abstract description 6
- 239000000758 substrate Substances 0.000 abstract description 4
- 229920005591 polysilicon Polymers 0.000 description 18
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- 229910052782 aluminium Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は集積回路、特にマスタースライスに関する。
・ 。
・ 。
最近、半導体集積回路の高密度化に伴い、絶縁ゲートト
・２ンジスタを構成するゲート電極が多結晶性シリコン
（以下、ポリシリコンと略す）で構・成される半導体集
積回路が多くと夛入れられ、また、多機能化に対処する
ために読み出し専用メモリー（以下、Ｒ□□ＯＭと略す
）を有する半導体集積回路が広く使われている。このＲ
ＯＭ構造としては、第、７図（ａ）、（ｂ）およびＣＧ
＞に示すように、ゲートとなるポリシリコン層３Ａとソ
ースおよびドレインとなる不純物拡散層４を格子状に配
置して、その格子点にイオン注入・によ・り注入領域５
・を形成するか１．シないかによってトランジスタを構
成するものがある。ある・いはまた、不純物拡散層を配
置し、トランジスタを構成する所にポリシリコン層を置
いて几ＧＭを構成するものもある。前者のＲ，ＯＭでは
、イオン注入の位置を変えることだけで、トランジスタ
のゲート構成が変わるため、別機種の半導体集積回路を
作シ上げることができる。
・２ンジスタを構成するゲート電極が多結晶性シリコン
（以下、ポリシリコンと略す）で構・成される半導体集
積回路が多くと夛入れられ、また、多機能化に対処する
ために読み出し専用メモリー（以下、Ｒ□□ＯＭと略す
）を有する半導体集積回路が広く使われている。このＲ
ＯＭ構造としては、第、７図（ａ）、（ｂ）およびＣＧ
＞に示すように、ゲートとなるポリシリコン層３Ａとソ
ースおよびドレインとなる不純物拡散層４を格子状に配
置して、その格子点にイオン注入・によ・り注入領域５
・を形成するか１．シないかによってトランジスタを構
成するものがある。ある・いはまた、不純物拡散層を配
置し、トランジスタを構成する所にポリシリコン層を置
いて几ＧＭを構成するものもある。前者のＲ，ＯＭでは
、イオン注入の位置を変えることだけで、トランジスタ
のゲート構成が変わるため、別機種の半導体集積回路を
作シ上げることができる。
ところで、集積回路の機能に応じて回路の入出力信号を
変える（以下、マスタースライスと略す）場合には、従
来は入出力配゛線の接続位置をかえるために金属□配線
やボリシ、リコン配線のパターン自体を変えて行なって
いた。従って、第７図に示したような構成・のＲＯＭを
有し、かつマスタースライスを行な□うと、□集・積回
路の機能に応じてイオン注入場所の変更店集に配線パタ
ーンの変更が必要となシ、このため、２工程以上のマス
ク変更が必要となる。この結果、製造工程の変更および
増加に伴ない製造コストが増加する。
変える（以下、マスタースライスと略す）場合には、従
来は入出力配゛線の接続位置をかえるために金属□配線
やボリシ、リコン配線のパターン自体を変えて行なって
いた。従って、第７図に示したような構成・のＲＯＭを
有し、かつマスタースライスを行な□うと、□集・積回
路の機能に応じてイオン注入場所の変更店集に配線パタ
ーンの変更が必要となシ、このため、２工程以上のマス
ク変更が必要となる。この結果、製造工程の変更および
増加に伴ない製造コストが増加する。
本発明の目的は、マスタースライスを安価に行ない得る
集積回路を提供することにある。
集積回路を提供することにある。
本発明は、入出力の切換を絶縁ゲートトランジスタを形
成するかしないかのだめのイオン注入を利用して行なう
ことを特徴とし、これによって１工程の変更でマスター
スライスを行なうものである。
成するかしないかのだめのイオン注入を利用して行なう
ことを特徴とし、これによって１工程の変更でマスター
スライスを行なうものである。
以下、図面によシ本発明の詳細な説明する。
第１図および第２図は従来から一般に行なわれているマ
スタースライス法を示すものである。第１図において、
ＩＡ、ＩＢは入力又は出力の金属信号線であシ、３は集
積回路内部のロジック回路等へ接続されたポリシリコン
配線層３であシ、集積回路の機能によシ金属信号線ＩＡ
はポリシリコン配線層３とコンタクト２よシ接続されて
いる。第１図では、ポリシリコン配線３は金属配線ＩＡ
に接続されているが、マスタースライスによシ第２図の
ように、配線ＩＢに接続するには、金属配線ＬＡ、ＩＢ
のパターン自体を変更して配線ＩＡの金属を切シ離し、
配線ＩＢの金属をポリシリコン配線３に接続することで
、ポリシリコン配線３に対する入力又は出力信号を切シ
換えることができる。
スタースライス法を示すものである。第１図において、
ＩＡ、ＩＢは入力又は出力の金属信号線であシ、３は集
積回路内部のロジック回路等へ接続されたポリシリコン
配線層３であシ、集積回路の機能によシ金属信号線ＩＡ
はポリシリコン配線層３とコンタクト２よシ接続されて
いる。第１図では、ポリシリコン配線３は金属配線ＩＡ
に接続されているが、マスタースライスによシ第２図の
ように、配線ＩＢに接続するには、金属配線ＬＡ、ＩＢ
のパターン自体を変更して配線ＩＡの金属を切シ離し、
配線ＩＢの金属をポリシリコン配線３に接続することで
、ポリシリコン配線３に対する入力又は出力信号を切シ
換えることができる。
しかし、このようなマスタースライスでは、第７図のよ
うにＲＯＭのＭＯＳ）ランジスタ構成をイオン注入によ
って変える場合は、最低２工程の変更が必要である。
うにＲＯＭのＭＯＳ）ランジスタ構成をイオン注入によ
って変える場合は、最低２工程の変更が必要である。
第３図および第４図は本発明の一実施例を示すもので、
これは金属配線によって行うマスタースライスをイオン
注入で行うものである。第３図および第４図において、
金属配線ＩＡ−ＩＢ間には３つの独立した不純物層４Ａ
、４Ｂおよび４Ｃがあり、配線ＩＡは不純物層４に、配
線ＩＢは不純物層４Ｃにそれぞれ接続されている。不純
物層ＩＢは金属配線１を介して内部回路へ接続されてい
るポリシリコン配線３と接続されている。不純物層４Ａ
−４Ｂ問および４Ｂ−４Ｃ間の基板１０上にはゲート酸
化膜６を介１−７でポリシリコン層３Ａが設けられてい
る。
これは金属配線によって行うマスタースライスをイオン
注入で行うものである。第３図および第４図において、
金属配線ＩＡ−ＩＢ間には３つの独立した不純物層４Ａ
、４Ｂおよび４Ｃがあり、配線ＩＡは不純物層４に、配
線ＩＢは不純物層４Ｃにそれぞれ接続されている。不純
物層ＩＢは金属配線１を介して内部回路へ接続されてい
るポリシリコン配線３と接続されている。不純物層４Ａ
−４Ｂ問および４Ｂ−４Ｃ間の基板１０上にはゲート酸
化膜６を介１−７でポリシリコン層３Ａが設けられてい
る。
金属配線ＩＡとポリシリコン層３と全接続するには、第
７図において説明したイオン注入を利用して、不純物層
４Ａおよび４Ｂ’（ｆ−接続するイオン注入領域５を形
成する。第５図は第３図のＡ−Ａ’線に沿った断面図で
必る。ポリシリコン層３Ａが不純物領域４−Ａ、 ４Ｂ
、 ４Ｃと交差している領域Ｇｌ。
７図において説明したイオン注入を利用して、不純物層
４Ａおよび４Ｂ’（ｆ−接続するイオン注入領域５を形
成する。第５図は第３図のＡ−Ａ’線に沿った断面図で
必る。ポリシリコン層３Ａが不純物領域４−Ａ、 ４Ｂ
、 ４Ｃと交差している領域Ｇｌ。
Ｇ２はそれぞれＭＯＳトランジスタ全構成するが、Ｇ２
領域には前述のようにイオン注入領域５があるためにＭ
ＯＳトランジスタを構成せず、配線ＩＡと配線３は導通
する。このとき、ポリシリコン層３Ａｉｊ、ＭＯ８トラ
ンジスタがオフする電位にしておく。
領域には前述のようにイオン注入領域５があるためにＭ
ＯＳトランジスタを構成せず、配線ＩＡと配線３は導通
する。このとき、ポリシリコン層３Ａｉｊ、ＭＯ８トラ
ンジスタがオフする電位にしておく。
次に、配線ＩＡと配線３の導通状態から配線ＩＢと配線
３の導通状態に変えるには、第４し・よ方６図のように
イオン注入の位置５吸、るだけで、すなわち、領域Ｇ□
に注入領域５枡成することにより配線３は配線ＩＢに接
続されることになる。このように、配線パターンを何ら
変更せずイオン注入場所を変更するだけで入出力の変更
が可能となハ第７図で示した几ＯＭ構成と同時に行ない
得る０ 次に製造工程について説明する。尚、第３図乃至第６図
および第７図は同時に形成されるものである。まず、不
純物領域４Ａ乃至４Ｃならびに第７図における各領域４
が形成される部分全体の基板１０を露出させ、所定部分
にイオン注入等により不純物導入領域５を形成する。次
にゲート酸化膜６を形成し、さらにその上にポリシリコ
ン層を形成する。ホトレジストによりポリシリコン層を
バターニングし、ポリシリコン層３Ａおよび３を形成す
る。次に、拡散等によって不純物を導入して不純物領域
４および４Ａ乃至４Ｃを形成するＯここで、Ｇｌ領域は
ｌＭＯＳトランジスタを構成するが、Ｇ２領域にはすで
（（イオン注入領域５が形成されているため、拡散層４
Ａと４Ｂは導通する。次に、全面に酸化膜を形成し、こ
の酸化膜７を選択的に穴開けしてコンタクト部２を形成
し、アルミニウム等の金属を蒸着、バターニングして拡
散ｉ４Ａ、４Ｂ、４Ｃおよびポリシリコン層３と接続さ
れる金属配線１．ＬＡ、１Ｂを形成する。
３の導通状態に変えるには、第４し・よ方６図のように
イオン注入の位置５吸、るだけで、すなわち、領域Ｇ□
に注入領域５枡成することにより配線３は配線ＩＢに接
続されることになる。このように、配線パターンを何ら
変更せずイオン注入場所を変更するだけで入出力の変更
が可能となハ第７図で示した几ＯＭ構成と同時に行ない
得る０ 次に製造工程について説明する。尚、第３図乃至第６図
および第７図は同時に形成されるものである。まず、不
純物領域４Ａ乃至４Ｃならびに第７図における各領域４
が形成される部分全体の基板１０を露出させ、所定部分
にイオン注入等により不純物導入領域５を形成する。次
にゲート酸化膜６を形成し、さらにその上にポリシリコ
ン層を形成する。ホトレジストによりポリシリコン層を
バターニングし、ポリシリコン層３Ａおよび３を形成す
る。次に、拡散等によって不純物を導入して不純物領域
４および４Ａ乃至４Ｃを形成するＯここで、Ｇｌ領域は
ｌＭＯＳトランジスタを構成するが、Ｇ２領域にはすで
（（イオン注入領域５が形成されているため、拡散層４
Ａと４Ｂは導通する。次に、全面に酸化膜を形成し、こ
の酸化膜７を選択的に穴開けしてコンタクト部２を形成
し、アルミニウム等の金属を蒸着、バターニングして拡
散ｉ４Ａ、４Ｂ、４Ｃおよびポリシリコン層３と接続さ
れる金属配線１．ＬＡ、１Ｂを形成する。
尚、第３，４図において、不純物層４とポリシリコン層
３と全接続するとき、金属配線１を介しているが、不純
物層４とポリシリコン層３とが同一４電型（例えば、Ｎ
型−Ｎ型、Ｐ型−Ｐ型）であれは、直接接続でもよい。
３と全接続するとき、金属配線１を介しているが、不純
物層４とポリシリコン層３とが同一４電型（例えば、Ｎ
型−Ｎ型、Ｐ型−Ｐ型）であれは、直接接続でもよい。
？！た、本発明はイオン注入によって人出力信号を切シ
換える構成のものは、すべて含まれる。また、３つ以上
入出力配線についても同様に適用できるものである。
換える構成のものは、すべて含まれる。また、３つ以上
入出力配線についても同様に適用できるものである。
第１図および第２図は従来のマスタースライスを説明す
るだめの図、第３図および第４図は本発明の一実施例を
説明するだめの図、第５図および第６図（はそれぞれ第
３図および第４図のＡ、 −Ａ’線に沿った断面図、第
７図はイオン注入によって構成されるＲ ＯＭ （ｉ７
示すための図で、同図（ａ）は平面図、（ｂ）および（
りはＡ−Ａ’、 Ｂ−Ｂ−に沿、だ断面図である。 １、ＬＡ、ＩＢ・・・金属配線、２・・・コンタクト。 ３．３Ａ・・・多結晶シリコン層、４，４Ａ、４Ｂ。 ４Ｃ・・・不純物領域、５・・・イオン注入領域、６・
・・ゲート酸化膜、７・・・フィールド酸化膜、１０川
基板。 Ｇ１．Ｇ２・・・ゲート領域 冊 范１ 図 Ａ 第３ 図 卆２５ 口 ｉ； 丞２凹 ？Ａ 第４Ｎ２Ｉ 第６図 ４ ４ ４ 、ｓ ４ 手７ 閉
るだめの図、第３図および第４図は本発明の一実施例を
説明するだめの図、第５図および第６図（はそれぞれ第
３図および第４図のＡ、 −Ａ’線に沿った断面図、第
７図はイオン注入によって構成されるＲ ＯＭ （ｉ７
示すための図で、同図（ａ）は平面図、（ｂ）および（
りはＡ−Ａ’、 Ｂ−Ｂ−に沿、だ断面図である。 １、ＬＡ、ＩＢ・・・金属配線、２・・・コンタクト。 ３．３Ａ・・・多結晶シリコン層、４，４Ａ、４Ｂ。 ４Ｃ・・・不純物領域、５・・・イオン注入領域、６・
・・ゲート酸化膜、７・・・フィールド酸化膜、１０川
基板。 Ｇ１．Ｇ２・・・ゲート領域 冊 范１ 図 Ａ 第３ 図 卆２５ 口 ｉ； 丞２凹 ？Ａ 第４Ｎ２Ｉ 第６図 ４ ４ ４ 、ｓ ４ 手７ 閉
Claims (1)
- 【特許請求の範囲】 互いに接続されるべき少なくとも二つの配線層間・が不
純物領域を介して接続され、該不純物層↓。 には絶縁層を介して導電体層が形成されていることを特
徴とする集積回路。 ・
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20996182A JPS5999759A (ja) | 1982-11-30 | 1982-11-30 | 集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20996182A JPS5999759A (ja) | 1982-11-30 | 1982-11-30 | 集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5999759A true JPS5999759A (ja) | 1984-06-08 |
Family
ID=16581532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20996182A Pending JPS5999759A (ja) | 1982-11-30 | 1982-11-30 | 集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5999759A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834802A (en) * | 1996-01-23 | 1998-11-10 | Nec Corporation | Metal semiconductor field effect transistors having improved intermodulation distortion using different pinch-off voltages |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS5493375A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPS5785256A (en) * | 1980-11-17 | 1982-05-27 | Seiko Epson Corp | Changing method for function of integrated circuit |
-
1982
- 1982-11-30 JP JP20996182A patent/JPS5999759A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51146195A (en) * | 1975-06-11 | 1976-12-15 | Fujitsu Ltd | Diode device |
| JPS5493375A (en) * | 1977-12-30 | 1979-07-24 | Fujitsu Ltd | Semiconductor integrated circuit device |
| JPS5785256A (en) * | 1980-11-17 | 1982-05-27 | Seiko Epson Corp | Changing method for function of integrated circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5834802A (en) * | 1996-01-23 | 1998-11-10 | Nec Corporation | Metal semiconductor field effect transistors having improved intermodulation distortion using different pinch-off voltages |
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