JPH077141A - サリサイドパワー分布を有するベーシックゲートアレイセル - Google Patents
サリサイドパワー分布を有するベーシックゲートアレイセルInfo
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- JPH077141A JPH077141A JP3610694A JP3610694A JPH077141A JP H077141 A JPH077141 A JP H077141A JP 3610694 A JP3610694 A JP 3610694A JP 3610694 A JP3610694 A JP 3610694A JP H077141 A JPH077141 A JP H077141A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L27/11807—CMOS gate arrays
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 少なくとも１つの金属レベルに対して並列し
た金属パワー分配ラインを使用することを取除くことに
よってゲートアレイセルの使用及び経路づけにおける付
加的な柔軟性を与える。 【構成】 ベーシックセルからなるゲートアレイが提供
される。ゲートアレイ内の各セルは、該セル内のトラン
ジスタのソース／ドレイン領域から分離されたシリサイ
ドを被覆した拡散領域を有している。長さに沿って周期
的に金属接続部がシリサイドで被覆した拡散領域に対し
て設けられており、従ってシリサイドで被覆した拡散領
域が経路づけの柔軟性を制限する上側に存在するメタリ
ゼーションを必要とすることなしにセルへ電源電圧を分
配する。ＣＭＯＳの場合には、両方のタイプのシリサイ
ドで被覆した拡散領域が各セル内に設けられる。シリサ
イドで被覆した拡散領域への電源電圧の接続部はラッチ
アップ条件及びリーク条件を回避するためのウエルバイ
アス接続部としても機能する。
た金属パワー分配ラインを使用することを取除くことに
よってゲートアレイセルの使用及び経路づけにおける付
加的な柔軟性を与える。 【構成】 ベーシックセルからなるゲートアレイが提供
される。ゲートアレイ内の各セルは、該セル内のトラン
ジスタのソース／ドレイン領域から分離されたシリサイ
ドを被覆した拡散領域を有している。長さに沿って周期
的に金属接続部がシリサイドで被覆した拡散領域に対し
て設けられており、従ってシリサイドで被覆した拡散領
域が経路づけの柔軟性を制限する上側に存在するメタリ
ゼーションを必要とすることなしにセルへ電源電圧を分
配する。ＣＭＯＳの場合には、両方のタイプのシリサイ
ドで被覆した拡散領域が各セル内に設けられる。シリサ
イドで被覆した拡散領域への電源電圧の接続部はラッチ
アップ条件及びリーク条件を回避するためのウエルバイ
アス接続部としても機能する。
Description
【０００１】
【産業上の利用分野】本発明は、大略、集積回路の技術
分野に関するものであって、更に詳細には、ゲートアレ
イベーシックセルに関するものである。
分野に関するものであって、更に詳細には、ゲートアレ
イベーシックセルに関するものである。
【０００２】
【従来の技術】電子システムの技術分野においては、デ
ジタル機能を実現するためにゲートアレイを使用するこ
とが最近とみに広まっている。当該技術分野において公
知の如く、ゲートアレイとは、所望のデジタル機能乃至
は関数にしたがって相互接続することの可能な複数個の
規則的に配置したトランジスタとして製造される集積回
路である。これらのトランジスタは従来個別的なトラン
ジスタとしてではなく「ベーシックセル」にグループ化
されており、各ベーシックセルは原始的論理機能（即
ち、「ゲート」）を実現するために充分な数のトランジ
スタを有している。ベーシックセル（「ベースセル」、
「ベーシックブロック」、又は「機能ブロック」とも呼
称される）はステップアンドリピートシリコン構成に対
応しており、それから、その上側に存在する金属又はそ
の他の導電性要素によって経路付けを行なうことにより
回路機能が実現される。
ジタル機能を実現するためにゲートアレイを使用するこ
とが最近とみに広まっている。当該技術分野において公
知の如く、ゲートアレイとは、所望のデジタル機能乃至
は関数にしたがって相互接続することの可能な複数個の
規則的に配置したトランジスタとして製造される集積回
路である。これらのトランジスタは従来個別的なトラン
ジスタとしてではなく「ベーシックセル」にグループ化
されており、各ベーシックセルは原始的論理機能（即
ち、「ゲート」）を実現するために充分な数のトランジ
スタを有している。ベーシックセル（「ベースセル」、
「ベーシックブロック」、又は「機能ブロック」とも呼
称される）はステップアンドリピートシリコン構成に対
応しており、それから、その上側に存在する金属又はそ
の他の導電性要素によって経路付けを行なうことにより
回路機能が実現される。
【０００３】ゲートアレイを使用することによりカスタ
ム化デジタル回路を迅速に製造することが可能である。
このことは、より低いレベルの物理的要素によって画定
されるベーシックセルの形態でトランジスタを有するが
実際のデジタル回路機能は製造プロセスにおける後の段
階になるまで画定されることのない集積回路ウエハを製
造することによるものである。ＭＯＳゲートアレイの場
合には、ベーシックセルトランジスタはソース拡散及び
ドレイン拡散及び第一レベルポリシリコンゲート電極に
よって画定される。次いで金属相互接続部を画定して所
望の回路機能にしたがってこれらのトランジスタ要素を
相互接続させる。このプロセスは、製造プロセスにおけ
る最も最後の段階においてカスタム化した配列のゲート
乃至はセルを実現することを可能とし、デジタル回路の
設計から製造にかけての時間を減少させている。従っ
て、カスタム集積回路を非常に短いサイクル時間で且つ
最小数のカスタムホトマスクで製造することが可能であ
る。
ム化デジタル回路を迅速に製造することが可能である。
このことは、より低いレベルの物理的要素によって画定
されるベーシックセルの形態でトランジスタを有するが
実際のデジタル回路機能は製造プロセスにおける後の段
階になるまで画定されることのない集積回路ウエハを製
造することによるものである。ＭＯＳゲートアレイの場
合には、ベーシックセルトランジスタはソース拡散及び
ドレイン拡散及び第一レベルポリシリコンゲート電極に
よって画定される。次いで金属相互接続部を画定して所
望の回路機能にしたがってこれらのトランジスタ要素を
相互接続させる。このプロセスは、製造プロセスにおけ
る最も最後の段階においてカスタム化した配列のゲート
乃至はセルを実現することを可能とし、デジタル回路の
設計から製造にかけての時間を減少させている。従っ
て、カスタム集積回路を非常に短いサイクル時間で且つ
最小数のカスタムホトマスクで製造することが可能であ
る。
【０００４】その他の集積回路の場合における如く、ゲ
ートアレイを実現するコストは、機能を実現するために
使用される半導体面積の大きさ及び製造プロセスの複雑
性に依存する。ゲートアレイ構成の重要な要素は、回路
の実現において使用されているセル内のトランジスタへ
の電源電圧の分配を包含している。電源ライン、例えば
Ｖdd及びＶss電源ラインは、機能性を得るためには、互
いに接触してはならないばかりか集積回路内の信号ライ
ンと接触してはならない。そうであるから、電源電圧の
分配は、セルの使用におけるばかりか、製造プロセスの
複雑性、特に使用すべき相互接続レベルの数を決定する
場合の重要なファクタである。
ートアレイを実現するコストは、機能を実現するために
使用される半導体面積の大きさ及び製造プロセスの複雑
性に依存する。ゲートアレイ構成の重要な要素は、回路
の実現において使用されているセル内のトランジスタへ
の電源電圧の分配を包含している。電源ライン、例えば
Ｖdd及びＶss電源ラインは、機能性を得るためには、互
いに接触してはならないばかりか集積回路内の信号ライ
ンと接触してはならない。そうであるから、電源電圧の
分配は、セルの使用におけるばかりか、製造プロセスの
複雑性、特に使用すべき相互接続レベルの数を決定する
場合の重要なファクタである。
【０００５】次に、図１ａ乃至１ｄを参照して、ＣＭＯ
Ｓゲートアレイ用の従来のパワー分配システムについて
説明する。最初に図１ａを参照すると、半導体ウエハの
表面においてのＮ型及びＰ型のウエルの配列が示されて
いる。Ｎ型ウエル３ａ，３ｂはＰチャンネルＭＯＳトラ
ンジスタが形成される領域を構成しており、一方Ｐ型ウ
エル５ａ，５ｂはその中にＮチャンネルＭＯＳトランジ
スタが形成される領域を構成しており、それらの間には
ウエル境界ＷＢが存在している。ＣＭＯＳゲートアレイ
にとって公知の如く、ベーシックセルは少なくとも１個
のＰチャンネルトランジスタと少なくとも１個のＮチャ
ンネルトランジスタとを有している。従って、この従来
の配列におけるベーシックセルは反対の導電型の隣接す
るウエル領域の一部を有している。例えば、単一のベー
シックセルは、Ｎウエル３ｂの一部とＰウエル５ａの一
部とを有している。
Ｓゲートアレイ用の従来のパワー分配システムについて
説明する。最初に図１ａを参照すると、半導体ウエハの
表面においてのＮ型及びＰ型のウエルの配列が示されて
いる。Ｎ型ウエル３ａ，３ｂはＰチャンネルＭＯＳトラ
ンジスタが形成される領域を構成しており、一方Ｐ型ウ
エル５ａ，５ｂはその中にＮチャンネルＭＯＳトランジ
スタが形成される領域を構成しており、それらの間には
ウエル境界ＷＢが存在している。ＣＭＯＳゲートアレイ
にとって公知の如く、ベーシックセルは少なくとも１個
のＰチャンネルトランジスタと少なくとも１個のＮチャ
ンネルトランジスタとを有している。従って、この従来
の配列におけるベーシックセルは反対の導電型の隣接す
るウエル領域の一部を有している。例えば、単一のベー
シックセルは、Ｎウエル３ｂの一部とＰウエル５ａの一
部とを有している。
【０００６】次に、図１ｂを参照すると、図１ａのウエ
ル配列における従来のベーシックセル２の構成が図示さ
れている。各従来のセル２はポリシリコン電極１０とポ
リシリコン電極１２とを有しており、その各々はフィー
ルド酸化物４の上側に存在するそれらの端子端部におい
て拡大したパッド領域を有している。セル２内のＰチャ
ンネルトランジスタは、ＭＯＳトランジスタに対して従
来の態様でＰ型拡散領域６の間に配設されている（且つ
上側に存在している）ポリシリコン電極１０によって実
現されており、その場合に電極１０の両側におけるＰ型
拡散領域６はＰチャンネルトランジスタのソース領域及
びドレイン領域として機能し、電極１０はそのトランジ
スタのゲートとして機能する。同様に、セル２内の電極
１２はＮ型拡散領域８の間で且つその上方に配設されて
おり、従ってＮ型拡散領域８はＮチャンネルＭＯＳトラ
ンジスタのソース及びドレインとして機能し且つ電極１
２はそのゲートとして機能することが可能である。好適
には、Ｐ型拡散領域６及びＮ型拡散領域８を電極１０，
１２を設けた後に実施する拡散によって形成するもので
あり、従ってその場合に画定されるトランジスタは公知
の自己整合型の構成を有している。Ｐ型拡散領域６は間
に配設されており且つウエル境界ＷＢの上側に存在して
いるフィールド酸化物４によってＮ型拡散領域８から分
離されている。この従来の構成において使用されている
分離技術はカットオフトランジスタタイプであり、その
場合には、所定の機能を所望するトランジスタに隣接し
たトランジスタは強制的に「オフ」状態とされ、デジタ
ル論理機能を実行するために使用されているトランジス
タから導通経路の形成されることを防止する。
ル配列における従来のベーシックセル２の構成が図示さ
れている。各従来のセル２はポリシリコン電極１０とポ
リシリコン電極１２とを有しており、その各々はフィー
ルド酸化物４の上側に存在するそれらの端子端部におい
て拡大したパッド領域を有している。セル２内のＰチャ
ンネルトランジスタは、ＭＯＳトランジスタに対して従
来の態様でＰ型拡散領域６の間に配設されている（且つ
上側に存在している）ポリシリコン電極１０によって実
現されており、その場合に電極１０の両側におけるＰ型
拡散領域６はＰチャンネルトランジスタのソース領域及
びドレイン領域として機能し、電極１０はそのトランジ
スタのゲートとして機能する。同様に、セル２内の電極
１２はＮ型拡散領域８の間で且つその上方に配設されて
おり、従ってＮ型拡散領域８はＮチャンネルＭＯＳトラ
ンジスタのソース及びドレインとして機能し且つ電極１
２はそのゲートとして機能することが可能である。好適
には、Ｐ型拡散領域６及びＮ型拡散領域８を電極１０，
１２を設けた後に実施する拡散によって形成するもので
あり、従ってその場合に画定されるトランジスタは公知
の自己整合型の構成を有している。Ｐ型拡散領域６は間
に配設されており且つウエル境界ＷＢの上側に存在して
いるフィールド酸化物４によってＮ型拡散領域８から分
離されている。この従来の構成において使用されている
分離技術はカットオフトランジスタタイプであり、その
場合には、所定の機能を所望するトランジスタに隣接し
たトランジスタは強制的に「オフ」状態とされ、デジタ
ル論理機能を実行するために使用されているトランジス
タから導通経路の形成されることを防止する。
【０００７】図１ｂのセル２内の電極１０の外側には活
性領域７ｎ，７ｐが配設されている。活性領域７ｎはＮ
ウエル３内のＮ型拡散であり、一方活性領域７ｐはＰウ
エル５内のＰ型拡散である。活性領域７ｎ，７ｐはセル
２の上側及び下側（図１ｂの配向状態において）におけ
る隣接するセルにおいての同様な活性領域と共用されて
いる。
性領域７ｎ，７ｐが配設されている。活性領域７ｎはＮ
ウエル３内のＮ型拡散であり、一方活性領域７ｐはＰウ
エル５内のＰ型拡散である。活性領域７ｎ，７ｐはセル
２の上側及び下側（図１ｂの配向状態において）におけ
る隣接するセルにおいての同様な活性領域と共用されて
いる。
【０００８】図１ｃは図１ａ及び１ｂのセル配列に対し
ての第一金属レベルパワー分配状態を示している。この
配列によれば、同一のタイプのトランジスタ領域の間に
おいてウエルの一部が露出されたままである。そうであ
るから、図１ａの点線によって示した位置においてはＮ
型ウエル３ａ，３ｂの間又はＰ型ウエル５ａ，５ｂの間
にはフィールド酸化物４が存在することはない。図１ｃ
は、更に、セル２の位置を概略的に示しており、各セル
はＰチャンネルトランジスタセル部分２ｐとＮチャンネ
ルトランジスタセル部分２ｎとを有している。
ての第一金属レベルパワー分配状態を示している。この
配列によれば、同一のタイプのトランジスタ領域の間に
おいてウエルの一部が露出されたままである。そうであ
るから、図１ａの点線によって示した位置においてはＮ
型ウエル３ａ，３ｂの間又はＰ型ウエル５ａ，５ｂの間
にはフィールド酸化物４が存在することはない。図１ｃ
は、更に、セル２の位置を概略的に示しており、各セル
はＰチャンネルトランジスタセル部分２ｐとＮチャンネ
ルトランジスタセル部分２ｎとを有している。
【０００９】図１ｃに示した如く、第一金属レベル電極
１４，１６はＮ型ウエル３ａ，３ｂとＰ型ウエル５ａ，
５ｂとの夫々の間の境界の上側に存在している。周期的
なコンタクト１５が層間絶縁層を介して金属ライン１
４，１６とウエル３，５内の下側に存在する活性領域７
ｎ，７ｐとの間に形成されており、リーク及びラッチア
ップが回避されるように適切なウエルバイアスを与えて
いる。この例においては、第一金属レベル電極１４は正
電圧へバイアスされ（即ち、Ｖdd）、且つそうであるか
らコンタクト１５及びセル部分２ｐ内の活性領域７ｎを
介してＮ型ウエル３ａ，３ｂへ接続されている。同様
に、第一金属レベル電極１６は接地へバイアスされてお
り（即ち、Ｖss）、且つコンタクト１５及びセル部分２
ｎ内の活性領域７ｐを介してＰ型ウエル５ａ，５ｂへ接
続している。
１４，１６はＮ型ウエル３ａ，３ｂとＰ型ウエル５ａ，
５ｂとの夫々の間の境界の上側に存在している。周期的
なコンタクト１５が層間絶縁層を介して金属ライン１
４，１６とウエル３，５内の下側に存在する活性領域７
ｎ，７ｐとの間に形成されており、リーク及びラッチア
ップが回避されるように適切なウエルバイアスを与えて
いる。この例においては、第一金属レベル電極１４は正
電圧へバイアスされ（即ち、Ｖdd）、且つそうであるか
らコンタクト１５及びセル部分２ｐ内の活性領域７ｎを
介してＮ型ウエル３ａ，３ｂへ接続されている。同様
に、第一金属レベル電極１６は接地へバイアスされてお
り（即ち、Ｖss）、且つコンタクト１５及びセル部分２
ｎ内の活性領域７ｐを介してＰ型ウエル５ａ，５ｂへ接
続している。
【００１０】コンタクト１５を介しての金属ライン１
４，１６と活性領域７ｎ，７ｐとの間のこれらの接続
は、ウエルタイダウン（即ち、ウエル３，５をＶdd又は
接地へバイアスさせること）として適切であるに過ぎな
い。何故ならば、活性領域７ｎ，７ｐの比較的に高い固
有抵抗が、その場合に導通されることのある電流を、セ
ル２へパワーを分配するのに必要なレベルより低いレベ
ルへ制限するからである。従って、この従来の構成によ
るセル２内のトランジスタのソース部分、ドレイン部分
及びゲート部分のバイアスは、金属ライン１４，１６と
セル２の所望の部分との間に接続した金属ストラップを
必要とする。
４，１６と活性領域７ｎ，７ｐとの間のこれらの接続
は、ウエルタイダウン（即ち、ウエル３，５をＶdd又は
接地へバイアスさせること）として適切であるに過ぎな
い。何故ならば、活性領域７ｎ，７ｐの比較的に高い固
有抵抗が、その場合に導通されることのある電流を、セ
ル２へパワーを分配するのに必要なレベルより低いレベ
ルへ制限するからである。従って、この従来の構成によ
るセル２内のトランジスタのソース部分、ドレイン部分
及びゲート部分のバイアスは、金属ライン１４，１６と
セル２の所望の部分との間に接続した金属ストラップを
必要とする。
【００１１】次に、図１ｄを参照すると、第二金属レベ
ル電極１８及び１９の状態が示されている。第二金属レ
ベル電極１８，１９は第一レベル金属電極１４，１６に
対して直交しており且つ別の層間誘電体によってそれか
ら分離されている。この例においては、第二金属レベル
電極１８はＶddへバイアスされ且つコンタクト１７を介
して第一金属レベル電極１４へ接触しており、同様に、
第二金属レベル電極１９は接地へバイアスされ且つコン
タクト１７を介して第一金属レベル電極１６へ接触す
る。そうであるから、このメタリゼーション構成は、各
直交方向におけるパワーの分配を与えている。
ル電極１８及び１９の状態が示されている。第二金属レ
ベル電極１８，１９は第一レベル金属電極１４，１６に
対して直交しており且つ別の層間誘電体によってそれか
ら分離されている。この例においては、第二金属レベル
電極１８はＶddへバイアスされ且つコンタクト１７を介
して第一金属レベル電極１４へ接触しており、同様に、
第二金属レベル電極１９は接地へバイアスされ且つコン
タクト１７を介して第一金属レベル電極１６へ接触す
る。そうであるから、このメタリゼーション構成は、各
直交方向におけるパワーの分配を与えている。
【００１２】最近のＣＭＯＳゲートアレイは第三レベル
メタリゼーションをも有している。図１ａ乃至１ｄのゲ
ートアレイに対して３つの金属レベルを使用することが
可能である場合には、第三金属レベルにおけるパワーの
分配は、従来、図１ｃ及び１ｄの第一レベル金属電極１
４，１６の上側に存在し且つそれと並行であり層間コン
タクトによってそれらの間に接続が形成されている第三
金属電極によって達成される。
メタリゼーションをも有している。図１ａ乃至１ｄのゲ
ートアレイに対して３つの金属レベルを使用することが
可能である場合には、第三金属レベルにおけるパワーの
分配は、従来、図１ｃ及び１ｄの第一レベル金属電極１
４，１６の上側に存在し且つそれと並行であり層間コン
タクトによってそれらの間に接続が形成されている第三
金属電極によって達成される。
【００１３】図１ｃ及び１ｄから明らかな如く、パワー
を分配するために金属レベルを使用することはゲートア
レイを介して信号ラインの経路づけに対して極めて邪魔
になる。第一金属レベルにおいては、信号ラインは水平
方向（図１ｃ及び１ｄに関して）において妥当な距離走
行する場合があるに過ぎない。何故ならば、このような
第一レベル金属信号電極が垂直方向に走行する距離は第
一金属レベル電極１４，１６が存在することによって制
限されているからである。同様に、第二金属レベルにお
いては、信号ラインは、垂直な第二金属レベル電極１
８，１９が存在する場合には、垂直方向においてのみ妥
当な距離走行することが可能であるに過ぎない。そうで
あるから、図１ａ乃至１ｄの構成は、信号ライン金属導
体の経路づけを制限し、従って与えられた数の金属レベ
ルに対してアレイ内のベーシックセル２の利用効率を制
限する。
を分配するために金属レベルを使用することはゲートア
レイを介して信号ラインの経路づけに対して極めて邪魔
になる。第一金属レベルにおいては、信号ラインは水平
方向（図１ｃ及び１ｄに関して）において妥当な距離走
行する場合があるに過ぎない。何故ならば、このような
第一レベル金属信号電極が垂直方向に走行する距離は第
一金属レベル電極１４，１６が存在することによって制
限されているからである。同様に、第二金属レベルにお
いては、信号ラインは、垂直な第二金属レベル電極１
８，１９が存在する場合には、垂直方向においてのみ妥
当な距離走行することが可能であるに過ぎない。そうで
あるから、図１ａ乃至１ｄの構成は、信号ライン金属導
体の経路づけを制限し、従って与えられた数の金属レベ
ルに対してアレイ内のベーシックセル２の利用効率を制
限する。
【００１４】図２は酸化物分離技術に基づくものである
が酸化物分離を使用した従来のベーシックセル２０を示
している。図２のセル２０は、ＣＭＯＳ技術に基づいて
構成されており、そうであるから、Ｐ型拡散領域２６ａ
乃至２６ｃ及びＮ型拡散領域２８ａ乃至２８ｃを有して
いる。この例における各セル２０は２つの電極２２ａ，
２２ｂを有しており、それらの電極はＰ型トランジスタ
領域及びＮ型トランジスタ領域の両方の上方に延在して
おり、電極２２ａは拡散領域２６ａ，２８ａを拡散領域
２６ｂ，２８ｂから夫々分離しており、且つ電極２２ｂ
は拡散領域２６ｂ，２８ｂを拡散領域２６ｃ，２８ｃか
ら夫々分離している。従って、この実施例によれば、Ｐ
チャンネルゲート及びＮチャンネルゲートは各セル２０
内において互いに接続されており、各セル２０はこれら
２つのゲートを有している。電極２２ａ，２２ｂの各々
は接続用の３つのフラッグ乃至はパッドを有しており、
即ち、フィールド酸化物２４の上側に存在する各端部に
おいて１つと、Ｐ型拡散領域２６ａ，２６ｂ，２６ｃと
夫々のＮ型拡散領域２８ａ，２８ｂ，２８ｃとの間に配
設されているフィールド酸化物２４の上側に存在する１
つとである。拡散ライン２３はセル２０の各端部に設け
られており、Ｎ型拡散ライン２３ｎはＰ型拡散領域２６
を有するＮウエル内に設けられており且つＰ型拡散ライ
ン２３ｐはＮ型拡散領域２８を有するＰウエル内に設け
られている。各拡散ライン２３はパワーを分配するため
及び複数個のセルの間でのその他の相互接続のために使
用することが可能である。隣接するセル２０は互いに分
離されており、図２の例においては、セル２０の間に配
設されたフィールド酸化物２４によって分離されてい
る。この例においては、Ｐ型拡散領域２６ｃが幅ｄI の
フィールド酸化物２４によって隣接するセル２０におけ
るＰ型拡散領域２６ａから分離されており、同様に、Ｎ
型拡散領域２８ｃは幅ｄI のフィールド酸化物２４によ
って隣接するセル２０におけるＮ型拡散領域２８ａから
分離されている。
が酸化物分離を使用した従来のベーシックセル２０を示
している。図２のセル２０は、ＣＭＯＳ技術に基づいて
構成されており、そうであるから、Ｐ型拡散領域２６ａ
乃至２６ｃ及びＮ型拡散領域２８ａ乃至２８ｃを有して
いる。この例における各セル２０は２つの電極２２ａ，
２２ｂを有しており、それらの電極はＰ型トランジスタ
領域及びＮ型トランジスタ領域の両方の上方に延在して
おり、電極２２ａは拡散領域２６ａ，２８ａを拡散領域
２６ｂ，２８ｂから夫々分離しており、且つ電極２２ｂ
は拡散領域２６ｂ，２８ｂを拡散領域２６ｃ，２８ｃか
ら夫々分離している。従って、この実施例によれば、Ｐ
チャンネルゲート及びＮチャンネルゲートは各セル２０
内において互いに接続されており、各セル２０はこれら
２つのゲートを有している。電極２２ａ，２２ｂの各々
は接続用の３つのフラッグ乃至はパッドを有しており、
即ち、フィールド酸化物２４の上側に存在する各端部に
おいて１つと、Ｐ型拡散領域２６ａ，２６ｂ，２６ｃと
夫々のＮ型拡散領域２８ａ，２８ｂ，２８ｃとの間に配
設されているフィールド酸化物２４の上側に存在する１
つとである。拡散ライン２３はセル２０の各端部に設け
られており、Ｎ型拡散ライン２３ｎはＰ型拡散領域２６
を有するＮウエル内に設けられており且つＰ型拡散ライ
ン２３ｐはＮ型拡散領域２８を有するＰウエル内に設け
られている。各拡散ライン２３はパワーを分配するため
及び複数個のセルの間でのその他の相互接続のために使
用することが可能である。隣接するセル２０は互いに分
離されており、図２の例においては、セル２０の間に配
設されたフィールド酸化物２４によって分離されてい
る。この例においては、Ｐ型拡散領域２６ｃが幅ｄI の
フィールド酸化物２４によって隣接するセル２０におけ
るＰ型拡散領域２６ａから分離されており、同様に、Ｎ
型拡散領域２８ｃは幅ｄI のフィールド酸化物２４によ
って隣接するセル２０におけるＮ型拡散領域２８ａから
分離されている。
【００１５】この従来の構成によれば、図１ａ乃至１ｄ
を参照して上述したのと同様の態様でパワーの分配を行
なうことが可能であり、複数個の平行な導体が２つのバ
イアス電圧を担持しレベル毎に交互に直交する方向に走
行する。パワー分配金属ラインに対してのウエルのバイ
アスは、図１ｃを参照して上述したのと同様の態様で、
図２の拡散ライン２３ｎ，２３ｐへのコンタクトによっ
てなされる。然しながら、セル２の場合における如く、
拡散ライン２３ｎ，２３ｐの固有抵抗に起因して、セル
２０へのパワーの分配は金属パワー分配ラインとセル２
０内の適宜の活性位置との間の金属接続を使用すること
を必要とする。
を参照して上述したのと同様の態様でパワーの分配を行
なうことが可能であり、複数個の平行な導体が２つのバ
イアス電圧を担持しレベル毎に交互に直交する方向に走
行する。パワー分配金属ラインに対してのウエルのバイ
アスは、図１ｃを参照して上述したのと同様の態様で、
図２の拡散ライン２３ｎ，２３ｐへのコンタクトによっ
てなされる。然しながら、セル２の場合における如く、
拡散ライン２３ｎ，２３ｐの固有抵抗に起因して、セル
２０へのパワーの分配は金属パワー分配ラインとセル２
０内の適宜の活性位置との間の金属接続を使用すること
を必要とする。
【００１６】
【発明が解決しようとする課題】本発明の目的とすると
ころは、少なくとも１つの金属レベルに対して平行な金
属パワー分配ラインを使用することを取除くことによっ
てゲートアレイのセル利用効率及び経路づけにおいて付
加的な柔軟性を与えることである。
ころは、少なくとも１つの金属レベルに対して平行な金
属パワー分配ラインを使用することを取除くことによっ
てゲートアレイのセル利用効率及び経路づけにおいて付
加的な柔軟性を与えることである。
【００１７】本発明の別の目的とするところは、従来の
ＣＭＯＳプロセスにおいて付加的な処理ステップを必要
とすることなしにそのような柔軟性を与えることであ
る。
ＣＭＯＳプロセスにおいて付加的な処理ステップを必要
とすることなしにそのような柔軟性を与えることであ
る。
【００１８】
【課題を解決するための手段】本発明は、各セルがその
端部において活性領域を有する複数個のセルからなるゲ
ートアレイにおいて実施することが可能である。活性領
域の自己整合型シリサイド化（「サリサイド」）は、セ
ルの活性領域の端部において比較的低い固有抵抗とさせ
る。本発明によれば、セルの端部におけるサリサイド化
した活性領域は第一レベルパワー分配用に使用され、そ
れに対してサリサイドコンタクトに対しての積層型金属
２乃至金属１によってコンタクトが形成される。従っ
て、パワー分配は第一金属レベルから移動されており、
信号ラインの経路づけの柔軟性及びセルの利用効率を著
しく増加させている。
端部において活性領域を有する複数個のセルからなるゲ
ートアレイにおいて実施することが可能である。活性領
域の自己整合型シリサイド化（「サリサイド」）は、セ
ルの活性領域の端部において比較的低い固有抵抗とさせ
る。本発明によれば、セルの端部におけるサリサイド化
した活性領域は第一レベルパワー分配用に使用され、そ
れに対してサリサイドコンタクトに対しての積層型金属
２乃至金属１によってコンタクトが形成される。従っ
て、パワー分配は第一金属レベルから移動されており、
信号ラインの経路づけの柔軟性及びセルの利用効率を著
しく増加させている。
【００１９】
【実施例】図３及び４を参照して、本発明の好適実施例
に基づくセル構成について詳細に説明する。図３は集積
回路の表面におけるセル３０の位置を示しており、尚セ
ル３０の詳細な構成は便宜上図３においては示していな
い（そのような詳細について以下に説明する）。図３に
示した如く、各セル３０は、ＰチャンネルＭＯＳトラン
ジスタを形成することが可能な一部（図３においてはＰ
型ソース／ドレイン領域３６によって示してある）及び
ＮチャンネルＭＯＳトランジスタを形成することが可能
な一部（図３においてはＮ型ソース／ドレイン領域３８
によって示してある）を有している。従って、Ｐ型ソー
ス／ドレイン領域３６は例えばＮウエル等の基板のＮ型
領域内に形成し、且つＮ型ソース／ドレイン領域３８は
例えばＰウエル等の基板のＰ型領域内に形成する。フィ
ールド酸化物４の下側に存在するウエル境界ＷＢは図３
において基準として示してある。
に基づくセル構成について詳細に説明する。図３は集積
回路の表面におけるセル３０の位置を示しており、尚セ
ル３０の詳細な構成は便宜上図３においては示していな
い（そのような詳細について以下に説明する）。図３に
示した如く、各セル３０は、ＰチャンネルＭＯＳトラン
ジスタを形成することが可能な一部（図３においてはＰ
型ソース／ドレイン領域３６によって示してある）及び
ＮチャンネルＭＯＳトランジスタを形成することが可能
な一部（図３においてはＮ型ソース／ドレイン領域３８
によって示してある）を有している。従って、Ｐ型ソー
ス／ドレイン領域３６は例えばＮウエル等の基板のＮ型
領域内に形成し、且つＮ型ソース／ドレイン領域３８は
例えばＰウエル等の基板のＰ型領域内に形成する。フィ
ールド酸化物４の下側に存在するウエル境界ＷＢは図３
において基準として示してある。
【００２０】各セル３０は、更に、フィールド酸化物４
によって夫々トランジスタから分離されている活性領域
３１ｎ，３１ｐを有している。活性領域３１ｎはＰ型ソ
ース／ドレイン領域３６を形成する基板のＮウエル又は
Ｎ型部分内のＮ型拡散領域であり、同様に、活性領域３
１ｐはＮ型ソース／ドレイン領域３８を形成する基板の
Ｐウエル又はＰ型部分内のＰ型拡散領域である。従っ
て、Ｎ型拡散領域３１ｎはセル３０のＰ型ソース／ドレ
イン領域３６の下側に存在するＮ型領域への接続を構成
し、且つＰ型活性領域３０ｐはセル３０のＮ型ソース／
ドレイン領域３８の下側に存在するＰ型領域への接続を
構成する。活性領域３１ｎ，３１ｐはセル３０の上方及
び下方（図３の図面において）における隣接するセル３
０と共用されている。
によって夫々トランジスタから分離されている活性領域
３１ｎ，３１ｐを有している。活性領域３１ｎはＰ型ソ
ース／ドレイン領域３６を形成する基板のＮウエル又は
Ｎ型部分内のＮ型拡散領域であり、同様に、活性領域３
１ｐはＮ型ソース／ドレイン領域３８を形成する基板の
Ｐウエル又はＰ型部分内のＰ型拡散領域である。従っ
て、Ｎ型拡散領域３１ｎはセル３０のＰ型ソース／ドレ
イン領域３６の下側に存在するＮ型領域への接続を構成
し、且つＰ型活性領域３０ｐはセル３０のＮ型ソース／
ドレイン領域３８の下側に存在するＰ型領域への接続を
構成する。活性領域３１ｎ，３１ｐはセル３０の上方及
び下方（図３の図面において）における隣接するセル３
０と共用されている。
【００２１】以下に更に詳細に説明する如く、各活性領
域３１ｎ，３１ｐは好適には自己整合型に形成した耐火
性金属シリサイドで被覆されている。このようなシリサ
イド被覆は一般的には、当該技術分野において「サリサ
イド」即ち自己整合型シリサイドとして呼称されてい
る。従来のサリサイド物質の例としては、プラチナシリ
サイド、タングステンシリサイド、チタンシリサイド等
がある。サリサイドを形成するための好適な方法は、基
板の上側に存在する耐火性金属を下側に存在するシリコ
ンと直接反応させることによるものであり、シリサイド
は金属がシリコンと接触している位置において形成さ
れ、且つシリコンと接触していない位置においては該金
属は未反応のまま残存する。未反応の金属を除去する
と、自己整合型シリサイド即ちサリサイドが残存する。
本発明によれば、シリサイドを被覆した活性領域３１
ｎ，３１ｐはセル３０を包含するゲートアレイにおいて
のパワー分配導体として使用される。
域３１ｎ，３１ｐは好適には自己整合型に形成した耐火
性金属シリサイドで被覆されている。このようなシリサ
イド被覆は一般的には、当該技術分野において「サリサ
イド」即ち自己整合型シリサイドとして呼称されてい
る。従来のサリサイド物質の例としては、プラチナシリ
サイド、タングステンシリサイド、チタンシリサイド等
がある。サリサイドを形成するための好適な方法は、基
板の上側に存在する耐火性金属を下側に存在するシリコ
ンと直接反応させることによるものであり、シリサイド
は金属がシリコンと接触している位置において形成さ
れ、且つシリコンと接触していない位置においては該金
属は未反応のまま残存する。未反応の金属を除去する
と、自己整合型シリサイド即ちサリサイドが残存する。
本発明によれば、シリサイドを被覆した活性領域３１
ｎ，３１ｐはセル３０を包含するゲートアレイにおいて
のパワー分配導体として使用される。
【００２２】次に、図４を参照して、本発明の好適実施
例に基づくゲートアレイセル３０について詳細に説明す
る。上述した従来のベーシックゲートアレイセル２，２
０の場合における如く、本発明の好適実施例に基づいて
セル３０を使用するゲートアレイ集積回路は、多数のセ
ル３０を有するものであり、例えば、表面にわたって規
則的なパターンに配設した２，０００個乃至１００，０
００個のセル３０を有している。
例に基づくゲートアレイセル３０について詳細に説明す
る。上述した従来のベーシックゲートアレイセル２，２
０の場合における如く、本発明の好適実施例に基づいて
セル３０を使用するゲートアレイ集積回路は、多数のセ
ル３０を有するものであり、例えば、表面にわたって規
則的なパターンに配設した２，０００個乃至１００，０
００個のセル３０を有している。
【００２３】図４に示したセル３０は、その上にメタリ
ゼーション層及び相互接続層を形成する前であるがトラ
ンジスタ要素が画定されている製造段階における時点に
おける状態を示している。セル３０はＣＭＯＳ型のもの
であり、そうであるから、その境界内においてＰチャン
ネルとＮチャンネルの両方のＭＯＳトランジスタを形成
する能力を有している。従って、セル３０はフィールド
酸化物構成体４の間の活性区域にわたって横断するポリ
シリコン電極３２，３３，３４，３５を有している。単
一ウエルプロセスを使用するこの例によれば、Ｐ型拡散
領域３６を有する活性領域が図４に示した如く境界ＷＢ
を有するＮ型ウエルの表面に設けられている。
ゼーション層及び相互接続層を形成する前であるがトラ
ンジスタ要素が画定されている製造段階における時点に
おける状態を示している。セル３０はＣＭＯＳ型のもの
であり、そうであるから、その境界内においてＰチャン
ネルとＮチャンネルの両方のＭＯＳトランジスタを形成
する能力を有している。従って、セル３０はフィールド
酸化物構成体４の間の活性区域にわたって横断するポリ
シリコン電極３２，３３，３４，３５を有している。単
一ウエルプロセスを使用するこの例によれば、Ｐ型拡散
領域３６を有する活性領域が図４に示した如く境界ＷＢ
を有するＮ型ウエルの表面に設けられている。
【００２４】Ｐ型拡散領域３６ａ乃至３６ｅは、好適に
は、電極３２，３３，３４，３５に関して従来の自己整
合型の態様で形成される。更に、説明の便宜上、「拡散
領域」という用語は、従来の拡散、イオン注入又は半導
体物質をドーピングするためのその他の従来の技術によ
って形成することの可能なドープした半導体領域又は活
性領域のことを意味することを意図している。
は、電極３２，３３，３４，３５に関して従来の自己整
合型の態様で形成される。更に、説明の便宜上、「拡散
領域」という用語は、従来の拡散、イオン注入又は半導
体物質をドーピングするためのその他の従来の技術によ
って形成することの可能なドープした半導体領域又は活
性領域のことを意味することを意図している。
【００２５】セル３０において、Ｐ型拡散領域３６ａ，
３６ｂは電極３２の下側の存在するチャンネル領域によ
って分離されており、Ｐ型拡散領域３６ｂ，３６ｃは電
極３３の下側に存在するチャンネル領域によって分離さ
れており、Ｐ型拡散領域３６ｃ，３６ｄは電極３５の下
側に存在するチャンネル領域によって分離されており、
且つＰ型拡散領域３６ｄ，３６ｅは電極３４の下側に存
在するチャンネル領域によって分離されている。そうで
あるから、各電極３２，３３，３４，３５はＰチャンネ
ルトランジスタ用のゲート電極として作用すべく使用す
ることが可能である。
３６ｂは電極３２の下側の存在するチャンネル領域によ
って分離されており、Ｐ型拡散領域３６ｂ，３６ｃは電
極３３の下側に存在するチャンネル領域によって分離さ
れており、Ｐ型拡散領域３６ｃ，３６ｄは電極３５の下
側に存在するチャンネル領域によって分離されており、
且つＰ型拡散領域３６ｄ，３６ｅは電極３４の下側に存
在するチャンネル領域によって分離されている。そうで
あるから、各電極３２，３３，３４，３５はＰチャンネ
ルトランジスタ用のゲート電極として作用すべく使用す
ることが可能である。
【００２６】同様に、Ｎチャンネルトランジスタは、フ
ィールド酸化物構成体４の間の活性領域の上側に存在す
る電極３３，３５，３７，３９によってセル３０内に画
定されており、単一ウエルプロセスを使用するこの例に
おいては、Ｎチャンネルトランジスタが形成される活性
領域は下側に存在する基板のＰ型表面である。勿論、そ
の他の従来のＣＭＯＳウエル構成を使用することも可能
であり、例えばツインウエルプロセス又は基板内にＰチ
ャンネルトランジスタを形成し且つＰ型ウエル内にＮチ
ャンネルトランジスタを形成するプロセス等を使用する
ことも可能である。Ｎ型拡散領域３８ａ乃至３８ｅは、
好適には、電極３３，３５，３７，３９に関して従来の
自己整合型の態様で形成する。Ｎ型拡散領域３８ａ，３
８ｂは電極３７の下側に存在するチャンネル領域によっ
て分離され、Ｎ型拡散領域３８ｂ，３８ｃは電極３３の
下側に存在するチャンネル領域によって分離され、Ｎ型
拡散領域３８ｃ，３８ｄは電極３５の下側に存在するチ
ャンネル領域によって分離され、且つＮ型拡散領域３８
ｄ，３８ｅは電極３９の下側に存在するチャンネル領域
によって分離される。そうであるから、各電極３３，３
５，３７，３９はＮチャンネルトランジスタ用のゲート
電極として作用すべく使用することが可能である。
ィールド酸化物構成体４の間の活性領域の上側に存在す
る電極３３，３５，３７，３９によってセル３０内に画
定されており、単一ウエルプロセスを使用するこの例に
おいては、Ｎチャンネルトランジスタが形成される活性
領域は下側に存在する基板のＰ型表面である。勿論、そ
の他の従来のＣＭＯＳウエル構成を使用することも可能
であり、例えばツインウエルプロセス又は基板内にＰチ
ャンネルトランジスタを形成し且つＰ型ウエル内にＮチ
ャンネルトランジスタを形成するプロセス等を使用する
ことも可能である。Ｎ型拡散領域３８ａ乃至３８ｅは、
好適には、電極３３，３５，３７，３９に関して従来の
自己整合型の態様で形成する。Ｎ型拡散領域３８ａ，３
８ｂは電極３７の下側に存在するチャンネル領域によっ
て分離され、Ｎ型拡散領域３８ｂ，３８ｃは電極３３の
下側に存在するチャンネル領域によって分離され、Ｎ型
拡散領域３８ｃ，３８ｄは電極３５の下側に存在するチ
ャンネル領域によって分離され、且つＮ型拡散領域３８
ｄ，３８ｅは電極３９の下側に存在するチャンネル領域
によって分離される。そうであるから、各電極３３，３
５，３７，３９はＮチャンネルトランジスタ用のゲート
電極として作用すべく使用することが可能である。
【００２７】本発明の好適実施例に基づくセル３０の構
成の結果として、デジタル回路を実現する場合に使用す
るために４個のＰチャンネルトランジスタと４個のＮチ
ャンネルトランジスタとを使用することが可能である。
前述した説明から明らかな如く、各内側の電極３３，３
５は同時的にＰチャンネル及びＮチャンネルトランジス
タの両方に対する潜在的なゲート電極として作用する。
何故ならば、内側電極３３，３５の各々はＰ型拡散領域
３６とＮ型拡散領域３８との間のフィールド酸化物構成
体の上方に延在しているからである。電極３３はその２
つの端部においてフィールド酸化物４の上側に位置する
拡大した部分即ちフラッグ４３ａ及び４３ｃを有すると
共にその中央においてフィールド酸化物４の上側に存在
するフラッグ４３ｂを有しており、それに対して上側に
存在するメタリゼーションによって接続を形成すること
が可能であり、電極３５は同様に構成されており、フラ
ッグ４５ａ，４５ｃがその２つの端部においてフィール
ド酸化物４の上側に設けられており、且つその中央にお
いては、フィールド酸化物４の上側に位置してフラッグ
４５ｂが設けられている。そうであるから、セル３０は
共通のゲートを有する２つのＣＭＯＳトランジスタ対を
有している。
成の結果として、デジタル回路を実現する場合に使用す
るために４個のＰチャンネルトランジスタと４個のＮチ
ャンネルトランジスタとを使用することが可能である。
前述した説明から明らかな如く、各内側の電極３３，３
５は同時的にＰチャンネル及びＮチャンネルトランジス
タの両方に対する潜在的なゲート電極として作用する。
何故ならば、内側電極３３，３５の各々はＰ型拡散領域
３６とＮ型拡散領域３８との間のフィールド酸化物構成
体の上方に延在しているからである。電極３３はその２
つの端部においてフィールド酸化物４の上側に位置する
拡大した部分即ちフラッグ４３ａ及び４３ｃを有すると
共にその中央においてフィールド酸化物４の上側に存在
するフラッグ４３ｂを有しており、それに対して上側に
存在するメタリゼーションによって接続を形成すること
が可能であり、電極３５は同様に構成されており、フラ
ッグ４５ａ，４５ｃがその２つの端部においてフィール
ド酸化物４の上側に設けられており、且つその中央にお
いては、フィールド酸化物４の上側に位置してフラッグ
４５ｂが設けられている。そうであるから、セル３０は
共通のゲートを有する２つのＣＭＯＳトランジスタ対を
有している。
【００２８】然しながら、セル３０においては、Ｐチャ
ンネルトランジスタ用の外側電極３２，３４はポリシリ
コンレベルにおいてＮチャンネルトランジスタ用の外側
電極３７，３９へ接続されていない。Ｐチャンネルトラ
ンジスタ用の各外側電極３２，３４はＰチャンネル活性
領域の両側にフィールド酸化物４の上側に位置して夫々
一対のフラッグ４２ａ／４２ｂ，４４ａ／４４ｂを有し
ておりそれへの接続を容易なものとしており、同様に、
Ｎチャンネルトランジスタ外側電極３７，３９の各々は
Ｎチャンネル活性領域の両側においてフィールド酸化物
４の上側に位置して一対のフラッグ４７ａ／４７ｂ，４
９ａ／４９ｂを有している。外側電極のフラッグ４２
ａ，４４ａ，４７ａ，４９ａは各々フラッグ４３ａ，４
５ａ，４３ｃ，４５ｃよりもそれらの夫々の活性領域か
らより離れて配設されており、従ってそれに対して別個
の接続を容易に設けることが可能である。
ンネルトランジスタ用の外側電極３２，３４はポリシリ
コンレベルにおいてＮチャンネルトランジスタ用の外側
電極３７，３９へ接続されていない。Ｐチャンネルトラ
ンジスタ用の各外側電極３２，３４はＰチャンネル活性
領域の両側にフィールド酸化物４の上側に位置して夫々
一対のフラッグ４２ａ／４２ｂ，４４ａ／４４ｂを有し
ておりそれへの接続を容易なものとしており、同様に、
Ｎチャンネルトランジスタ外側電極３７，３９の各々は
Ｎチャンネル活性領域の両側においてフィールド酸化物
４の上側に位置して一対のフラッグ４７ａ／４７ｂ，４
９ａ／４９ｂを有している。外側電極のフラッグ４２
ａ，４４ａ，４７ａ，４９ａは各々フラッグ４３ａ，４
５ａ，４３ｃ，４５ｃよりもそれらの夫々の活性領域か
らより離れて配設されており、従ってそれに対して別個
の接続を容易に設けることが可能である。
【００２９】本発明の好適実施例によれば、拡散活性領
域３１ｎ，３１ｐがフィールド酸化物４の外側に配設さ
れており、Ｎ型拡散ライン３１ｎはＰ型拡散領域３６近
くに配設されており且つＰ型拡散ライン３１ｐはＮ型拡
散領域３８近くに配設されている。上述した如く、垂直
方向においてセル３０の次に隣接するセルは、好適に
は、ＮチャンネルトランジスタとＰチャンネルトランジ
スタとの配向状態を逆としており、従って垂直方向にお
ける隣接したセル３０は拡散活性領域３１ｐ，３１ｎを
共用することが可能である。
域３１ｎ，３１ｐがフィールド酸化物４の外側に配設さ
れており、Ｎ型拡散ライン３１ｎはＰ型拡散領域３６近
くに配設されており且つＰ型拡散ライン３１ｐはＮ型拡
散領域３８近くに配設されている。上述した如く、垂直
方向においてセル３０の次に隣接するセルは、好適に
は、ＮチャンネルトランジスタとＰチャンネルトランジ
スタとの配向状態を逆としており、従って垂直方向にお
ける隣接したセル３０は拡散活性領域３１ｐ，３１ｎを
共用することが可能である。
【００３０】本発明の好適実施例によれば、拡散活性領
域３１ｎ，３１ｐの表面が、拡散領域の直列抵抗を減少
させるために当該技術分野において公知の如く、耐火性
金属シリサイドで被覆されている。次に，図５を参照す
ると、セル３０の一部の断面が示されている。
域３１ｎ，３１ｐの表面が、拡散領域の直列抵抗を減少
させるために当該技術分野において公知の如く、耐火性
金属シリサイドで被覆されている。次に，図５を参照す
ると、セル３０の一部の断面が示されている。
【００３１】図５に示した如く、セル３０はＰ型シリコ
ン基板５０の表面に形成されており、Ｐ型領域５０は，
基板上のエピタキシャル層内、シリコン・オン・インシ
ュレータ（即ち、絶縁体の上にシリコン）層内、又はそ
の他の従来の半導体本体の表面に形成することも可能で
ある。Ｎ型ウエル５２は基板５０の表面に形成されてお
り、その中に、上述した如く、ゲート電極３２，３３，
３４，３５及びＰ型ソース／ドレイン領域３６を形成す
ることによってＰチャンネルトランジスタが形成され
る。図５に示した如く、Ｐ型ソース／ドレイン領域３６
ｄはフィールド酸化物４によって画定される位置におい
てウエル５２内に形成される。
ン基板５０の表面に形成されており、Ｐ型領域５０は，
基板上のエピタキシャル層内、シリコン・オン・インシ
ュレータ（即ち、絶縁体の上にシリコン）層内、又はそ
の他の従来の半導体本体の表面に形成することも可能で
ある。Ｎ型ウエル５２は基板５０の表面に形成されてお
り、その中に、上述した如く、ゲート電極３２，３３，
３４，３５及びＰ型ソース／ドレイン領域３６を形成す
ることによってＰチャンネルトランジスタが形成され
る。図５に示した如く、Ｐ型ソース／ドレイン領域３６
ｄはフィールド酸化物４によって画定される位置におい
てウエル５２内に形成される。
【００３２】フィールド酸化物４のソース／ドレイン領
域３６ｄの反対側にはＮ型活性領域３１ｎが設けられて
いる。上述した如く、Ｎ型活性領域３１ｎはＮウエル５
２内に一層強くドープした拡散領域として形成されてお
り、そうであるから、ウエル５２へ電気的バイアスを与
えるために使用することが可能である。ポリシリコン電
極部分４５ａ，４４ａが、図４及び５に示した如く、フ
ィールド酸化物の上の所定の位置に設けられている。
域３６ｄの反対側にはＮ型活性領域３１ｎが設けられて
いる。上述した如く、Ｎ型活性領域３１ｎはＮウエル５
２内に一層強くドープした拡散領域として形成されてお
り、そうであるから、ウエル５２へ電気的バイアスを与
えるために使用することが可能である。ポリシリコン電
極部分４５ａ，４４ａが、図４及び５に示した如く、フ
ィールド酸化物の上の所定の位置に設けられている。
【００３３】本発明の好適実施例によれば、Ｎ型活性領
域３１ｎは、図５に示した如く、その表面が金属シリサ
イド４０で被覆されており、それは、好適には、上述し
た如くシリコンと金属との直接反応によって形成する。
従来のサリサイド化プロセスにしたがって形成する場合
には、シリサイド４０はいずれかの露出されたシリコン
要素の表面に形成され、且つポリシリコンゲート電極層
を所定の位置にパターン形成した後に形成し、そのこと
は、シリサイド４０がセル３０内のＭＯＳトランジスタ
のソース領域とドレイン領域とを短絡させることがない
ことを確保する。従って、図５に示した如く、シリサイ
ドによって被覆されるのはＮ型領域３１ｎのみならず、
ポリシリコン電極部分４５ａ，４４ａ及びソース／ドレ
イン領域３６ｄ（及び図４のセル３０内のその他のシリ
コン領域）もシリサイド４０で被覆される。
域３１ｎは、図５に示した如く、その表面が金属シリサ
イド４０で被覆されており、それは、好適には、上述し
た如くシリコンと金属との直接反応によって形成する。
従来のサリサイド化プロセスにしたがって形成する場合
には、シリサイド４０はいずれかの露出されたシリコン
要素の表面に形成され、且つポリシリコンゲート電極層
を所定の位置にパターン形成した後に形成し、そのこと
は、シリサイド４０がセル３０内のＭＯＳトランジスタ
のソース領域とドレイン領域とを短絡させることがない
ことを確保する。従って、図５に示した如く、シリサイ
ドによって被覆されるのはＮ型領域３１ｎのみならず、
ポリシリコン電極部分４５ａ，４４ａ及びソース／ドレ
イン領域３６ｄ（及び図４のセル３０内のその他のシリ
コン領域）もシリサイド４０で被覆される。
【００３４】従来のサリサイドプロセスによれば、活性
領域３１ｎ，３１ｐ（及びセル３０内のその他のシリサ
イドで被覆された領域）の直列抵抗は３乃至１０Ω／□
の程度である。この比較的低い抵抗値は、ゲートアレイ
回路における複数個のセル３０の間でのパワーを分配す
るために活性領域３１ｎ，３１ｐを使用することを可能
としている。サリサイドによるパワーの分配を行なうこ
との利点については後に更に詳細に説明する。
領域３１ｎ，３１ｐ（及びセル３０内のその他のシリサ
イドで被覆された領域）の直列抵抗は３乃至１０Ω／□
の程度である。この比較的低い抵抗値は、ゲートアレイ
回路における複数個のセル３０の間でのパワーを分配す
るために活性領域３１ｎ，３１ｐを使用することを可能
としている。サリサイドによるパワーの分配を行なうこ
との利点については後に更に詳細に説明する。
【００３５】次に、図６ａ及び６ｂを参照して、セル３
０を有するアレイへ電源電圧Ｖdd及びＶssを供給するた
めの上側に存在するメタリゼーションについて説明す
る。図６ａに示した如く、本発明のこの実施例によれ
ば、第二レベル金属電極６２，６４が拡散領域３１ｎ，
３１ｐの夫々の上側に位置して配設されている（図３参
照）。第二レベル金属電極６２，６４はコンタクト位置
６３において拡散領域３１ｎ，３１ｐへ接続している
（図６ａに示した如く）。本発明のこの実施例において
は、第二レベル金属電極６２はＶddへバイアスされ且つ
第二レベル金属電極６４は接地へバイアスされる。第二
レベル金属電極６２，６４が夫々接続される拡散領域３
１ｎ，３１ｐは、下側に存在するウエルへ接触して適宜
のバイアスとする。
０を有するアレイへ電源電圧Ｖdd及びＶssを供給するた
めの上側に存在するメタリゼーションについて説明す
る。図６ａに示した如く、本発明のこの実施例によれ
ば、第二レベル金属電極６２，６４が拡散領域３１ｎ，
３１ｐの夫々の上側に位置して配設されている（図３参
照）。第二レベル金属電極６２，６４はコンタクト位置
６３において拡散領域３１ｎ，３１ｐへ接続している
（図６ａに示した如く）。本発明のこの実施例において
は、第二レベル金属電極６２はＶddへバイアスされ且つ
第二レベル金属電極６４は接地へバイアスされる。第二
レベル金属電極６２，６４が夫々接続される拡散領域３
１ｎ，３１ｐは、下側に存在するウエルへ接触して適宜
のバイアスとする。
【００３６】次に、図６ｂを参照して、本発明の好適実
施例に基づく第二レベル金属電極６２用のコンタクト位
置６３について詳細に説明する。位置６３において、第
一金属要素６７が拡散領域３１ｎの表面においてシリサ
イド４０へコンタクト即ち接触している。第一金属要素
６７は層間誘電体６６の上側に存在しており且つ層間誘
電体６６を介して設けられている従来のコンタクト開口
を介して拡散領域３１ｎにおけるシリサイド膜４０へコ
ンタクトを形成している。第二層間誘電体６８は第一レ
ベル金属要素６７及び層間誘電体６６の上側に設けられ
ており、且つ、第二レベル金属電極６２が第一金属レベ
ル要素６７とコンタクトを構成する開口を有している。
施例に基づく第二レベル金属電極６２用のコンタクト位
置６３について詳細に説明する。位置６３において、第
一金属要素６７が拡散領域３１ｎの表面においてシリサ
イド４０へコンタクト即ち接触している。第一金属要素
６７は層間誘電体６６の上側に存在しており且つ層間誘
電体６６を介して設けられている従来のコンタクト開口
を介して拡散領域３１ｎにおけるシリサイド膜４０へコ
ンタクトを形成している。第二層間誘電体６８は第一レ
ベル金属要素６７及び層間誘電体６６の上側に設けられ
ており、且つ、第二レベル金属電極６２が第一金属レベ
ル要素６７とコンタクトを構成する開口を有している。
【００３７】本発明によれば、シリサイドで被覆した拡
散領域３１ｎ，３１ｐの直列抵抗の値を考慮しながら、
当業者がパワー分配を行なう場合に何等かの抵抗性電圧
降下を制限するのに必要な頻度でコンタクト位置６３を
配置させることが可能であることを意図している。拡散
領域３１ｎ，３１ｐに沿っての最大の電圧降下が１００
ｍＶの程度に制限されることが望ましい。
散領域３１ｎ，３１ｐの直列抵抗の値を考慮しながら、
当業者がパワー分配を行なう場合に何等かの抵抗性電圧
降下を制限するのに必要な頻度でコンタクト位置６３を
配置させることが可能であることを意図している。拡散
領域３１ｎ，３１ｐに沿っての最大の電圧降下が１００
ｍＶの程度に制限されることが望ましい。
【００３８】従って、本発明のこの実施例によれば、セ
ル３０に対してパワーの分配を必要とする唯一の第一レ
ベル金属はコンタクト位置６３における要素６７であ
る。従って、セル３０へのパワー分配のために、セル３
０のアレイの長さにわたって走行する第一レベル金属ラ
インは必要ではない。その結果、第一レベル金属におい
て信号ラインを経路づけすることの柔軟性が著しく改善
される。何故ならば、いずれの方向においてもパワー分
配ラインによって発生する制限が存在しないからであ
る。セル３０におけるトランジスタのいずれかがＶdd又
はＶssへのバイアスを必要とする場合には、適宜の拡散
領域３１ｎ，３１ｐへの接続を極めて短いものとするこ
とが可能であり、その際に短い第一レベル金属ストラッ
プと適宜のコンタクトを必要とするに過ぎない。
ル３０に対してパワーの分配を必要とする唯一の第一レ
ベル金属はコンタクト位置６３における要素６７であ
る。従って、セル３０へのパワー分配のために、セル３
０のアレイの長さにわたって走行する第一レベル金属ラ
インは必要ではない。その結果、第一レベル金属におい
て信号ラインを経路づけすることの柔軟性が著しく改善
される。何故ならば、いずれの方向においてもパワー分
配ラインによって発生する制限が存在しないからであ
る。セル３０におけるトランジスタのいずれかがＶdd又
はＶssへのバイアスを必要とする場合には、適宜の拡散
領域３１ｎ，３１ｐへの接続を極めて短いものとするこ
とが可能であり、その際に短い第一レベル金属ストラッ
プと適宜のコンタクトを必要とするに過ぎない。
【００３９】勿論、本発明に基づくパワー分配のための
シリサイドを被覆した拡散領域を使用することは他のメ
タリゼーションシステムとも両立性を有している。例え
ば、第三金属レベルが第二レベル金属電極６２に対して
直交する方向にその上方を横断し、付加的なパワー分配
バス構成を与えることが可能である。いずれの場合にお
いても、本発明に基づいてシリサイドを被覆した拡散領
域を使用するパワー分配構成は、パワーの分配を行なう
ために必要な金属レベルの数を減少させ、且つ信号金属
ラインの経路づけを行なう場合に付加的な柔軟性を与え
ている。
シリサイドを被覆した拡散領域を使用することは他のメ
タリゼーションシステムとも両立性を有している。例え
ば、第三金属レベルが第二レベル金属電極６２に対して
直交する方向にその上方を横断し、付加的なパワー分配
バス構成を与えることが可能である。いずれの場合にお
いても、本発明に基づいてシリサイドを被覆した拡散領
域を使用するパワー分配構成は、パワーの分配を行なう
ために必要な金属レベルの数を減少させ、且つ信号金属
ラインの経路づけを行なう場合に付加的な柔軟性を与え
ている。
【００４０】パワーの分配を行なうためにシリサイドで
被覆した表面を有する活性領域を使用することは広範囲
なセルレイアウトのゲートアレイ、例えば上述したセル
２，２０等の従来のセルを有するゲートアレイにおいて
有益的なものである。然しながら、セル３０の特定のレ
イアウトは、以下に説明する如く、パワー分配ラインと
してシリサイドで被覆した活性領域３１ｎ，３１ｐを使
用する場合に特に有益的なものである。図４から明らか
な如く、比較的小さなチャンネル幅のトランジスタが、
電極３２，３４，３７，３９の外側のものによって与え
られるカットオフ分離と結合して、セル３０内に設けら
れている。従って、これらのトランジスタが比較的小さ
いので、セル３０によって必要とされるソース／ドレイ
ン電流は例えば上述したセル２におけるトランジスタの
ようなより幅の広いトランジスタに対して必要とされる
ものから減少されている。更に、トランジスタがより小
さい場合には、従来のセルと比較して、回路を実現する
場合に前段階のステージに与えられる容量負荷はより少
ない。従って、シリサイドで被覆した活性領域３１ｎ，
３１ｐがパワー分配を行なう場合に使用される従来の金
属ラインよりもより抵抗性である程、セル３０を使用す
ることは有害な影響を著しく減少させる。更に、本発明
に基づいてシリサイドで被覆した活性領域３１ｎ，３１
ｐを使用することによってアレイ内のノイズが減少され
ることが判明した。何故ならば、パワー分配ラインの直
列抵抗がわずかに増加し且つ活性領域が形成されるウエ
ル接合によって付加的な容量が与えられるからである。
被覆した表面を有する活性領域を使用することは広範囲
なセルレイアウトのゲートアレイ、例えば上述したセル
２，２０等の従来のセルを有するゲートアレイにおいて
有益的なものである。然しながら、セル３０の特定のレ
イアウトは、以下に説明する如く、パワー分配ラインと
してシリサイドで被覆した活性領域３１ｎ，３１ｐを使
用する場合に特に有益的なものである。図４から明らか
な如く、比較的小さなチャンネル幅のトランジスタが、
電極３２，３４，３７，３９の外側のものによって与え
られるカットオフ分離と結合して、セル３０内に設けら
れている。従って、これらのトランジスタが比較的小さ
いので、セル３０によって必要とされるソース／ドレイ
ン電流は例えば上述したセル２におけるトランジスタの
ようなより幅の広いトランジスタに対して必要とされる
ものから減少されている。更に、トランジスタがより小
さい場合には、従来のセルと比較して、回路を実現する
場合に前段階のステージに与えられる容量負荷はより少
ない。従って、シリサイドで被覆した活性領域３１ｎ，
３１ｐがパワー分配を行なう場合に使用される従来の金
属ラインよりもより抵抗性である程、セル３０を使用す
ることは有害な影響を著しく減少させる。更に、本発明
に基づいてシリサイドで被覆した活性領域３１ｎ，３１
ｐを使用することによってアレイ内のノイズが減少され
ることが判明した。何故ならば、パワー分配ラインの直
列抵抗がわずかに増加し且つ活性領域が形成されるウエ
ル接合によって付加的な容量が与えられるからである。
【００４１】以上、本発明の具体的実施の態様について
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
詳細に説明したが、本発明は、これら具体例にのみ限定
されるべきものではなく、本発明の技術的範囲を逸脱す
ることなしに種々の変形が可能であることは勿論であ
る。
【図１ａ】 従来のベーシックゲートアレイセルの一部
を示した概略図。
を示した概略図。
【図１ｂ】 従来のベーシックゲートアレイセルの一部
を示した概略図。
を示した概略図。
【図１ｃ】 従来のベーシックゲートアレイセルの一部
を示した概略図。
を示した概略図。
【図１ｄ】 従来のベーシックゲートアレイセルの一部
を示した概略図。
を示した概略図。
【図２】 従来のベーシックゲートアレイセルの一部を
示した概略図。
示した概略図。
【図３】 活性領域のレイアウトを示したゲートアレイ
回路の概略図。
回路の概略図。
【図４】 本発明の好適実施例に基づくゲートアレイセ
ルを示した概略図。
ルを示した概略図。
【図５】 本発明の好適実施例に基づいて活性領域をサ
リサイド化する状態を示した概略断面図。
リサイド化する状態を示した概略断面図。
【図６ａ】 本発明の好適実施例に基づいて図３のゲー
トアレイ内のパワー分配を行なうための金属相互接続を
示した概略図。
トアレイ内のパワー分配を行なうための金属相互接続を
示した概略図。
【図６ｂ】 図６ａの構成におけるコンタクト位置を示
した概略断面図。
した概略断面図。
４ フィールド酸化物 ３０ セル ３１ｎ，３１ｐ 活性領域 ３２，３３，３４，３５ 電極 ３６ Ｐ型ソース／ドレイン領域 ３８ Ｎ型ソース／ドレイン領域 ４０ シリサイド ４３ フラッグ ５２ Ｎ型ウエル ６２，６４ 第二レベル金属電極 ６３ コンタクト位置 ６７ 第一金属要素
Claims (10)
- 【請求項１】 シリコン本体の表面に形成した集積回路
において、複数個のセルがアレイの形態に配列されてお
り、前記セルの各々は前記表面に形成した第一導電型の
トランジスタ領域を有すると共に前記表面に形成した第
二導電型の相互接続領域を有しており、前記相互接続領
域は誘電体構成体により前記トランジスタ領域から前記
表面において分離されており、且つ前記相互接続領域は
その表面にシリサイド膜を有しており、且つ電源電圧を
導くために前記相互接続の表面における前記シリサイド
膜と接触して金属電極が設けられていることを特徴とす
る集積回路。 - 【請求項２】 請求項１において、前記トランジスタ領
域もその表面においてシリサイド膜を有することを特徴
とする集積回路。 - 【請求項３】 請求項１において、前記複数個のセルの
隣接するものの相互接続領域が互いに接触していること
を特徴とする集積回路。 - 【請求項４】 請求項１において、更に、前記金属電極
を前記相互接続領域のシリサイド膜へ接続させる中間金
属要素が設けられていることを特徴とする集積回路。 - 【請求項５】 シリコン本体の表面においてアレイ形態
に配列した複数個の繰返し配置されたセルを有する集積
回路において、前記各セルが、ＰチャンネルＭＯＳトラ
ンジスタを形成することが可能であり且つＮ型シリコン
の表面にＰ型ソース／ドレイン領域を有する第一活性領
域と、ＮチャンネルＭＯＳトランジスタを形成すること
が可能でありＰ型シリコンの表面にＮ型ソース／ドレイ
ン領域を有しており且つ酸化物構成体によって前記第一
活性領域から分離されている第二活性領域と、前記第一
活性領域近くの前記表面に設けられており且つ前記第一
活性領域のＮ型シリコンと接触しており且つ前記表面に
シリサイド膜を有すると共に第一電源電圧へ接続されて
いるＮ型拡散領域と、前記第二活性領域近くの前記表面
に設けられており且つ前記第二活性領域のＰ型シリコン
と接触しており且つ前記表面にシリサイド膜を有すると
共に第二電源電圧へ接続されているＰ型拡散領域とを有
することを特徴とする集積回路。 - 【請求項６】 請求項５において、前記第一及び第二活
性領域の各々もその表面にシリサイド膜を有することを
特徴とする集積回路。 - 【請求項７】 請求項５において、前記複数個のセルの
隣接するもののＮ型拡散領域が互いに接触していること
を特徴とする集積回路。 - 【請求項８】 請求項７において、前記複数個のセルの
隣接するもののＰ型拡散領域が互いに接触していること
を特徴とする集積回路。 - 【請求項９】 請求項７において、更に、前記Ｎ型拡散
領域のシリサイド膜と接触し且つ第一電源電圧に接続し
て第一金属電極が設けられており、且つ前記Ｐ型拡散領
域のシリサイド膜と接触し且つ第二電源電圧に接続して
第二金属電極が設けられていることを特徴とする集積回
路。 - 【請求項１０】 請求項９において、更に、前記第一金
属電極を前記Ｎ型拡散領域のシリサイド膜へ接続する第
一中間金属要素が設けられおり、且つ前記第一金属電極
を前記Ｎ型拡散領域のシリサイド膜へ接続する第二中間
金属要素が設けられていることを特徴とする集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2701893A | 1993-03-05 | 1993-03-05 | |
| US27018 | 1993-03-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH077141A true JPH077141A (ja) | 1995-01-10 |
Family
ID=21835183
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3610694A Pending JPH077141A (ja) | 1993-03-05 | 1994-03-07 | サリサイドパワー分布を有するベーシックゲートアレイセル |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0614224A1 (ja) |
| JP (1) | JPH077141A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994726A (en) * | 1997-05-27 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor array including refractory metal silicide interconnection layer |
| JP2005197428A (ja) * | 2004-01-07 | 2005-07-21 | Toshiba Microelectronics Corp | 半導体集積回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11663391B2 (en) | 2021-08-25 | 2023-05-30 | International Business Machines Corporation | Latch-up avoidance for sea-of-gates |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5890758A (ja) * | 1981-11-25 | 1983-05-30 | Mitsubishi Electric Corp | 相補形集積回路装置 |
| DE8526950U1 (ja) * | 1985-09-20 | 1986-12-04 | Siemens Ag, 1000 Berlin Und 8000 Muenchen, De | |
| JPS6364337A (ja) * | 1986-09-05 | 1988-03-22 | Hitachi Ltd | 半導体集積回路装置 |
-
1994
- 1994-03-02 EP EP94301506A patent/EP0614224A1/en not_active Withdrawn
- 1994-03-07 JP JP3610694A patent/JPH077141A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5994726A (en) * | 1997-05-27 | 1999-11-30 | Mitsubishi Denki Kabushiki Kaisha | Field effect transistor array including refractory metal silicide interconnection layer |
| KR100306335B1 (ko) * | 1997-05-27 | 2001-11-15 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체집적회로장치 |
| JP2005197428A (ja) * | 2004-01-07 | 2005-07-21 | Toshiba Microelectronics Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0614224A1 (en) | 1994-09-07 |
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