JPS63110750A - 半導体装置 - Google Patents
半導体装置Info
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- JPS63110750A JPS63110750A JP61257299A JP25729986A JPS63110750A JP S63110750 A JPS63110750 A JP S63110750A JP 61257299 A JP61257299 A JP 61257299A JP 25729986 A JP25729986 A JP 25729986A JP S63110750 A JPS63110750 A JP S63110750A
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- insulating layer
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Landscapes
- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に半導体集積回路装置に係わる
。
。
本発明は絶縁体上に配線導電層を形成し、これの上に所
要部に開口を有する絶縁層を形成し、この絶縁層上にそ
の開口上を覆って半導体層を形成し半導体層に半導体素
子を形成した構成とすることによって配線の配置を半導
体素子を構成する半導体層の上下面に配置できるように
して配線の高密度化さらに各配線の配置面における凹凸
の減少化を図って配線の信転性の向上を図る。
要部に開口を有する絶縁層を形成し、この絶縁層上にそ
の開口上を覆って半導体層を形成し半導体層に半導体素
子を形成した構成とすることによって配線の配置を半導
体素子を構成する半導体層の上下面に配置できるように
して配線の高密度化さらに各配線の配置面における凹凸
の減少化を図って配線の信転性の向上を図る。
大集積口Ｐ！ｒＬＳ’ｌが高密度化されるにつれて、そ
の回路素子の例えばＭＯＳ （電界効果トランジスタ）
のゲート長、幅さらに各回路素子間のアイソレーション
すなわち絶縁分離部の面積等の縮小化が図られ、回路素
子の占有面積の減少化は可成り図られている。ところが
、この半導体集積回路を構成する例えば素子間の配線導
電層の縮小化については、配線間の短絡の問題、また例
えば配線導電層としてＡｌ金属層等が用いられる場合は
これを余り細くすると通電時にＡｌ原子の移動によるエ
レクトロマイグレーションが生じて断線を生じさせるな
どの問題があって配線パターンの高密度縮小化は充分図
られていない。
の回路素子の例えばＭＯＳ （電界効果トランジスタ）
のゲート長、幅さらに各回路素子間のアイソレーション
すなわち絶縁分離部の面積等の縮小化が図られ、回路素
子の占有面積の減少化は可成り図られている。ところが
、この半導体集積回路を構成する例えば素子間の配線導
電層の縮小化については、配線間の短絡の問題、また例
えば配線導電層としてＡｌ金属層等が用いられる場合は
これを余り細くすると通電時にＡｌ原子の移動によるエ
レクトロマイグレーションが生じて断線を生じさせるな
どの問題があって配線パターンの高密度縮小化は充分図
られていない。
そこで、この種ＬＳＩ 、特に超ＬＳＩにおいてはＡ！
配線層を絶縁層を介して多層に積層した多層配線構造が
とられる。ところが、この場合、配線層間の絶縁性の問
題、寄生容量の問題等から眉間絶縁層は充分薄くするこ
とができず、またＡＩ配線層についても前述したマイグ
レーションの問題からこれを充分薄くすることに制約が
あるために８１層された配線層間の電気的接続のための
層間絶縁層のコンタクトホール部さらには各配線パター
ンの縁部等において大きな段差が生じ表面凹凸が著しく
なる。特に上層のＡ７！配線に関しては、その被着面に
大きな凹凸が生じているためにその段差部において、段
切れの問題と共に、よりマイグレーションが発生し易く
、断線の危険は更に大噛く問題となり信軌性に問題が生
じている。
配線層を絶縁層を介して多層に積層した多層配線構造が
とられる。ところが、この場合、配線層間の絶縁性の問
題、寄生容量の問題等から眉間絶縁層は充分薄くするこ
とができず、またＡＩ配線層についても前述したマイグ
レーションの問題からこれを充分薄くすることに制約が
あるために８１層された配線層間の電気的接続のための
層間絶縁層のコンタクトホール部さらには各配線パター
ンの縁部等において大きな段差が生じ表面凹凸が著しく
なる。特に上層のＡ７！配線に関しては、その被着面に
大きな凹凸が生じているためにその段差部において、段
切れの問題と共に、よりマイグレーションが発生し易く
、断線の危険は更に大噛く問題となり信軌性に問題が生
じている。
また、例えばＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏ＋＊
ＡｃｃｅｓｓＭｅｍｏｒｙ）は第２図にそのメモリー
セルの回路例を示すように、１つのセルについて例えば
２つのｐチャンネルＭＯ３（１１と４個のｎチャンネル
ＭＯＳ （２１とが半導体回路素子として形成されるも
のであるが、これら素子に付随して多くの配線を有し、
特にワード線（３）と２本のデータ線（４）とが交差し
て設けられる必要がある等複雑な配線構造を存する。し
たかって、この場合各配線占有面積及び交差部の形成な
ど、配線の配置の縮小高密度に問題が生じている。
ＡｃｃｅｓｓＭｅｍｏｒｙ）は第２図にそのメモリー
セルの回路例を示すように、１つのセルについて例えば
２つのｐチャンネルＭＯ３（１１と４個のｎチャンネル
ＭＯＳ （２１とが半導体回路素子として形成されるも
のであるが、これら素子に付随して多くの配線を有し、
特にワード線（３）と２本のデータ線（４）とが交差し
て設けられる必要がある等複雑な配線構造を存する。し
たかって、この場合各配線占有面積及び交差部の形成な
ど、配線の配置の縮小高密度に問題が生じている。
本発明は、上述した複雑な配線構成を有する超ＬＳＩ
、ＬＳＩ等の半導体装置において、配線の配置を合理的
に行い全体として小型高密度に変形することができるよ
うにし、さらに多層配線構造による凹凸の問題を改善す
るようにした半導体装置を提供する。
、ＬＳＩ等の半導体装置において、配線の配置を合理的
に行い全体として小型高密度に変形することができるよ
うにし、さらに多層配線構造による凹凸の問題を改善す
るようにした半導体装置を提供する。
本発明においては、絶縁基板ないしは絶縁層上に半導体
層を形成し、ここに回路素子を形成した構成をとるいわ
ゆるＳｏｌ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎＩｎｓ
ｕｌａｔｏｒ）構成をとる。
層を形成し、ここに回路素子を形成した構成をとるいわ
ゆるＳｏｌ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｏｎＩｎｓ
ｕｌａｔｏｒ）構成をとる。
すなわち、本発明においては、第１図に示すように絶縁
層あるいは絶縁基板よりなる絶縁体αυ上に第１の配線
導電層（２）を所定のパターンをもって形成する。そし
て、これの上にこの配線導電層０３の後述の半導体素子
例えばＭＯＳと接続すべき部分に開口（１３ａ）を有す
る絶縁層０′５を形成する。そして、この絶縁層ａＪ上
の開口（１３ａ）上を覆って半導体層Ｑ４１を形成し、
ここに回路素子例えば第２図に示す各ＭＯ５＋１１及び
（２）を形成する。
層あるいは絶縁基板よりなる絶縁体αυ上に第１の配線
導電層（２）を所定のパターンをもって形成する。そし
て、これの上にこの配線導電層０３の後述の半導体素子
例えばＭＯＳと接続すべき部分に開口（１３ａ）を有す
る絶縁層０′５を形成する。そして、この絶縁層ａＪ上
の開口（１３ａ）上を覆って半導体層Ｑ４１を形成し、
ここに回路素子例えば第２図に示す各ＭＯ５＋１１及び
（２）を形成する。
上述したように本発明においては、いわゆるＳｏｌ型構
成をとるものであるが、特に半導体層下に一部の配線を
形成する配線導電層０３を形成したことによって通常の
ように回路素子を構成する半導体層上のみ配線を多層に
積層する場合に比し、より配線の実質的配置面積の増大
化が図られ、これに伴って配線パターンのピッチ幅等を
充分大に選定することができる。特に配線導電層（２）
は絶縁体ａυの平坦な主面（ｌｌａ）に形成できるので
段差によるマイグレーションやストレスによる断線等が
効果的に回避される。したがってこの配線Ｈａ’ｚｒを
特に大電流通電用の配線導電層とするときは効果的にマ
イグレーション等の問題が回避される。
成をとるものであるが、特に半導体層下に一部の配線を
形成する配線導電層０３を形成したことによって通常の
ように回路素子を構成する半導体層上のみ配線を多層に
積層する場合に比し、より配線の実質的配置面積の増大
化が図られ、これに伴って配線パターンのピッチ幅等を
充分大に選定することができる。特に配線導電層（２）
は絶縁体ａυの平坦な主面（ｌｌａ）に形成できるので
段差によるマイグレーションやストレスによる断線等が
効果的に回避される。したがってこの配線Ｈａ’ｚｒを
特に大電流通電用の配線導電層とするときは効果的にマ
イグレーション等の問題が回避される。
第１図を参照して本発明装置の一例をさらに説明するに
、絶縁体０υは例えばＳｉｎｇ絶縁層あるいは絶縁基板
よりなり、その主面（ｌｌａ）は平坦な面として形成さ
れる。そして、絶縁体Ｏυの主面（ｌｌａ）上に第１の
配線導電層（２）を形成する。この配ｖＡ導電Ｎｕは例
えばタングステンシリサイド−３ｔ、によって構成し、
これを例えば全面的に周知の技術によって被着形成して
後フォトリソグラフィによって所定のパターンに形成す
る。
、絶縁体０υは例えばＳｉｎｇ絶縁層あるいは絶縁基板
よりなり、その主面（ｌｌａ）は平坦な面として形成さ
れる。そして、絶縁体Ｏυの主面（ｌｌａ）上に第１の
配線導電層（２）を形成する。この配ｖＡ導電Ｎｕは例
えばタングステンシリサイド−３ｔ、によって構成し、
これを例えば全面的に周知の技術によって被着形成して
後フォトリソグラフィによって所定のパターンに形成す
る。
そして、この配線導電層側上を覆って５ｉＯ１等の絶縁
層αＪをＣＶＤ法（化学的気相成長法）あるいは蒸着法
等によって全面的に形成し、同様に例えばフォトリソグ
ラフィによって例えば配線導電層０の後述する回路素子
あるいは上層の配線と連結すべき部分に開口（１３ａ）
を穿設する。
層αＪをＣＶＤ法（化学的気相成長法）あるいは蒸着法
等によって全面的に形成し、同様に例えばフォトリソグ
ラフィによって例えば配線導電層０の後述する回路素子
あるいは上層の配線と連結すべき部分に開口（１３ａ）
を穿設する。
そして、この配線導電層（２）と連結すべき部分の開口
（１３ａ）を通じて半導体層θ旬例えば多結晶シリコン
層をＣＶＤ法によって形成する。そして、この半導体層
αａについてもフォトリソグラフィによってそれぞれ所
定の部分に選択的に形成し、その所定部に例えばｐチャ
ンネル型の？ｌ０３（ｐ−ＨＯＳ）及びｎチャンネル型
のＨＯＳ （ｎ −ＨＯＳ）をそれぞれ形成する。これ
ら素子の形成は周知の方法によって形成する。すなわち
、例えばｐ−ＨＯＳ及びｎ−ＨＯＳの形成部にそれぞれ
導電型を異にする半導体層０４１を形成するとかあるい
は高比抵抗の同一半導体１ｉ１Ｑ４）を形成して、それ
ぞれｎ型またはｐ型の不純物のイオン注入を行い少くと
もゲート部にｎ型もしくはｐ型の不純物の打ち込みを行
い、それぞれその表面にＳｉＯ□等のゲート絶縁層α９
とこれの上に例えば低比抵抗の高濃度多結晶シリコン層
よりなるゲート電極ＯＱを被着して、これらゲート絶縁
層ａり及びゲート電極０匂をマスクとしてソース及びド
レインとなるｐ型もしくはｎ型の不純物をイオン注入し
て高濃度のソース及びドレイン領域となる半導体領域α
力を形成する。そしてこれら半導体素子すなわちこの例
ではｐ −ＨＯＳ （１１あるいはｎ −ＨＯＳ （２
）上を覆ってＳｉｎｇ等の絶！ｉ層ＯＩをＣＶＤ法等に
よって被着し、これの上に第２の例えばＡＩｌ配線導電
層θ喝を形成する。この場合、絶縁層α榎には配線導電
層α優の半導体層θ引と電気的に連結すべき部分にフォ
トリソグラフィによって開口（１８ａ）を形成しておき
、この窓（１８ａ）を通じて上層のＡｌによる配線導電
層ａ１が半導体層ａ船の半導体素子の所定部に電気的に
連接するようになされる。また、上層の配線導’ＫＩＮ
ａ優についてもこれを例えば蒸着によって全面的に形成
して後、例えばフォトリソグラフィによって所定のパタ
ーンに形成し得る。
（１３ａ）を通じて半導体層θ旬例えば多結晶シリコン
層をＣＶＤ法によって形成する。そして、この半導体層
αａについてもフォトリソグラフィによってそれぞれ所
定の部分に選択的に形成し、その所定部に例えばｐチャ
ンネル型の？ｌ０３（ｐ−ＨＯＳ）及びｎチャンネル型
のＨＯＳ （ｎ −ＨＯＳ）をそれぞれ形成する。これ
ら素子の形成は周知の方法によって形成する。すなわち
、例えばｐ−ＨＯＳ及びｎ−ＨＯＳの形成部にそれぞれ
導電型を異にする半導体層０４１を形成するとかあるい
は高比抵抗の同一半導体１ｉ１Ｑ４）を形成して、それ
ぞれｎ型またはｐ型の不純物のイオン注入を行い少くと
もゲート部にｎ型もしくはｐ型の不純物の打ち込みを行
い、それぞれその表面にＳｉＯ□等のゲート絶縁層α９
とこれの上に例えば低比抵抗の高濃度多結晶シリコン層
よりなるゲート電極ＯＱを被着して、これらゲート絶縁
層ａり及びゲート電極０匂をマスクとしてソース及びド
レインとなるｐ型もしくはｎ型の不純物をイオン注入し
て高濃度のソース及びドレイン領域となる半導体領域α
力を形成する。そしてこれら半導体素子すなわちこの例
ではｐ −ＨＯＳ （１１あるいはｎ −ＨＯＳ （２
）上を覆ってＳｉｎｇ等の絶！ｉ層ＯＩをＣＶＤ法等に
よって被着し、これの上に第２の例えばＡＩｌ配線導電
層θ喝を形成する。この場合、絶縁層α榎には配線導電
層α優の半導体層θ引と電気的に連結すべき部分にフォ
トリソグラフィによって開口（１８ａ）を形成しておき
、この窓（１８ａ）を通じて上層のＡｌによる配線導電
層ａ１が半導体層ａ船の半導体素子の所定部に電気的に
連接するようになされる。また、上層の配線導’ＫＩＮ
ａ優についてもこれを例えば蒸着によって全面的に形成
して後、例えばフォトリソグラフィによって所定のパタ
ーンに形成し得る。
このような構成において今例えば第２図に説明した回路
構成を形成する場合は、例えば第２図の回路においてデ
ータ線（４）を下層の配線導電層０乃によって形成し、
ワード線（３）を上層の配線導電ＭＯ優によって構成す
れば両者のクロスオーバーが容易になされる。また、言
うまでもなく回路パターンによって例えばｐ−ＨＯＳ及
びあるいはｎ−ＨＯＳのゲート電極αｌもしくは上層の
配線導電層α優との接続あるいはこれらと下層の配線導
電Ｎ（２）との電気的接続は絶縁１１ｉｉＱｌ及びａｌ
に予めまたは適当工程でそれぞれ開口（１８ａ）及び（
１３ａ）の穿設と同時に穿設した開口部を通じて連結す
ることができる。
構成を形成する場合は、例えば第２図の回路においてデ
ータ線（４）を下層の配線導電層０乃によって形成し、
ワード線（３）を上層の配線導電ＭＯ優によって構成す
れば両者のクロスオーバーが容易になされる。また、言
うまでもなく回路パターンによって例えばｐ−ＨＯＳ及
びあるいはｎ−ＨＯＳのゲート電極αｌもしくは上層の
配線導電層α優との接続あるいはこれらと下層の配線導
電Ｎ（２）との電気的接続は絶縁１１ｉｉＱｌ及びａｌ
に予めまたは適当工程でそれぞれ開口（１８ａ）及び（
１３ａ）の穿設と同時に穿設した開口部を通じて連結す
ることができる。
上述したように本発明においては半導体素子の形成部下
の絶縁体表面の平坦面上に下層配線層を形成するように
したので少くともこれについては平坦な面に形成するこ
とができ、エレクトロマイグレーション等や段差による
断線の恐れを効果的に回避することができると共にこの
下層配線導電層と半導体素子上に形成する上層配線導電
層とのクロスオーバーを容易に行うことができるので回
路構成の複雑な半導体集積回路に適用してその利益は大
である。
の絶縁体表面の平坦面上に下層配線層を形成するように
したので少くともこれについては平坦な面に形成するこ
とができ、エレクトロマイグレーション等や段差による
断線の恐れを効果的に回避することができると共にこの
下層配線導電層と半導体素子上に形成する上層配線導電
層とのクロスオーバーを容易に行うことができるので回
路構成の複雑な半導体集積回路に適用してその利益は大
である。
第１図は本発明による半導体装置の一例の要部の路線的
拡大断面図、第２図はその回路例の一部を示す要部の回
路図である。 αυは絶縁体、叩は第１の配線導電層、α）は絶縁層、
０４１は半導体層、ＯＩは絶縁層、０９は第２の配線４
電層である。
拡大断面図、第２図はその回路例の一部を示す要部の回
路図である。 αυは絶縁体、叩は第１の配線導電層、α）は絶縁層、
０４１は半導体層、ＯＩは絶縁層、０９は第２の配線４
電層である。
Claims (1)
- 絶縁体上に所要のパターンを有する配線導電層が形成
され、該配線導電層上に所要部に開口を有する絶縁層が
形成され、該絶縁層上の開口上を覆って半導体層が形成
され、該半導体層に半導体素子が形成されてなることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257299A JPS63110750A (ja) | 1986-10-29 | 1986-10-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61257299A JPS63110750A (ja) | 1986-10-29 | 1986-10-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63110750A true JPS63110750A (ja) | 1988-05-16 |
Family
ID=17304434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61257299A Pending JPS63110750A (ja) | 1986-10-29 | 1986-10-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63110750A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05183131A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 薄膜トランジスタ |
| JPH05251707A (ja) * | 1992-03-04 | 1993-09-28 | Koudo Eizou Gijutsu Kenkyusho:Kk | 薄膜トランジスタおよびその製造方法 |
-
1986
- 1986-10-29 JP JP61257299A patent/JPS63110750A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05183131A (ja) * | 1991-12-27 | 1993-07-23 | Nec Corp | 薄膜トランジスタ |
| JPH05251707A (ja) * | 1992-03-04 | 1993-09-28 | Koudo Eizou Gijutsu Kenkyusho:Kk | 薄膜トランジスタおよびその製造方法 |
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