KR100294543B1 - 모니터 장치용 패턴을 가지는 반도체 장치 - Google Patents

모니터 장치용 패턴을 가지는 반도체 장치 Download PDF

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

실리콘 기판(1)의 표면에 웰영역(2)과 필드 절연층(3)이 형성되어 있다.
이 필드절연층에 의해 구획된 영역에 절연층(5)을 개재해서 도전층(6)이 형성되어 있다. 이 도전층을 덮도록 층간절연층(7)이 형성되어 있고, 이 층간절연층(7)상에 도전층(8b)이 형성되어 있다. 웰영역(2)과 절연층(5)과 도전층(6)으로 이루어지는 게이트 절연층 평가용 모니터 장치 형성영역의 바로위에, 거리를 두고 도전층(8b)으로 이루어지는 배선층 평가용 모니터 장치가 위치하고 있다.
이에 의해, 좁은 공간내에 배치할 수 있고, 또한 모니터 장치의 도전체나 불순물 농도에 관계없이 양호한 평가를 행할 수 있는, 모니터 장치용 패턴을 가지는 반도체 장치가 얻어진다.

Description

모니터 장치용 패턴을 가지는 반도체 장치
본 발명은 모니터 장치용 패턴을 가지는 반도체 장치에 관한 것으로, 특히 복수의 모니터 장치용 패턴의 배치관계에 관한 것이다.
반도체 장치를 제조할 때에 제품의 관리를 위한 다종 다양한 모니터 장치가 웨이퍼상에 형성된다. 이 모니터 장치는 소자나 배선의 성능 등을 평가하는 것이고, 평가하는 소자나 배선과 동일공정을 거쳐서 형성되는 것이다.
도 6은 종래의 모니터 장치를 가지는 반도체 장치의 제 1의 예를 개략적으로 나타내는 단면도이다.
도 6을 참조하면, 여기에서는 MOS(Metal Oxide Semiconductor)트랜지스터의 게이트 절연층 평가용 모니터 장치와, 알루미늄배선층 평가용 모니터 장치의 다른 2종의 모니터 장치를 배치하는 경우에 대해서 설명한다. 실리콘 기판(1)의 표면에는 웰영역(2)이 형성됨과 동시에 소자간을 전기적으로 분리하기 위한 필드절연층(3)이 형성되어 있다.
필드절연층(3)에 의해 구획된 웰영역(2)의 표면상에는, 절연층(5)을 개재하여 반도체(6)이 형성되어 있다. 이 절연층(5)이 게이트 절연층과 동일 공정으로 형성되는 것이고, 도전층(6)은 게이트 전극층과 동일공정으로 형성되는 것이다. 이 도전층(6)상을 덮도록 층간절연층(7)이 형성되어 있고, 이 층간절연층(7)에는 도전층(6)의 일부 표면에 달하는 콘택홀(7a)이 형성되어 있다.
콘택홀(7a)을 통해서 도전층(6)과 전기적으로 접속하도록 알루미늄으로 이루어진 도전층(8a)이 형성되어 있다. 이 도전층(8a, 8b)은 회로소자간을 전기적으로 접속하기 위한 알루미늄 배선층과 동일공정으로 형성되는 것이다.
웰영역(2)과 절연층(5)과 도전층(6)은, MOS 트랜지스터 게이트 절연층의 성능평가 모니터 장치를 구성하고 있고, 도전층(8b)은 알루미늄 배선층의 일렉트로.마이그레이션 평가를 위한 모니터 장치이다. 이 게이트 절연층의 평가용 모니터 장치의 형성영역과 알루미늄 배선층 평가용 모니터 장치의 형성영역은, 실리콘 기판(1)의 표면을 따라서 가로로 연장되어 배치되어 있다.
다음에 특개소 57-28338호 공보에 나타난 기술을 종래의 제 2의 예로서 설명한다.
도 7은 종래의 모니터 장치를 가지는 반도체 장치의 제 2의 예를 나타내는 평면도이고, 도 8과 도 9는 도 7의 A-A'선과 B-B'선에 따르는 개략 단면도이다.
도 7~도 9를 참조하면, 여기에서는 바이폴라 트랜지스터의 에미터 영역의 농도 및 깊이를 평가하기 위한 모니터 장치와, 에미터 영역 바로 아래의 베이스 영역의 농도 및 베이스폭을 평가하기 위한 모니터 장치가 나타나 있다. 실리콘 기판(101)에는 바이폴라 트랜지스터의 콜렉터 영역과 동일 공정으로 형성된 불순물 영역(101)이 형성되어 있다. 이 불순물 영역(101)의 표면에는 베이스 영역과 동일공정으로 형성된 불순물 영역(102)이 형성되어 있다. 또 이 불순물영역(102)과 접하도록, 실리콘 기판(101)의 표면에는 에미터 영역과 동일공정으로 형성된 불순물 영역(103)이 형성되어 있다.
이러한 구성에 있어서, 측정용 패드(109~112)를 조합하여 확산저항을 측정함으로써, 에미터 영역(103)의 농도 및 깊이를 평가할 수가 있다. 또 중첩하지 않은 부분(105~108)의 조합에 의해 측정함으로서, 에미터 영역(103)바로 아래의 베이스 영역(102)의 농도 및 베이스 폭을 상대적으로 평가할 수 있다. 이들 수치와 hFE의 관계를 미리 필요에 따라 명확하게 해 놓으면, hFE의 수치를 제어하기 위해 이용할 수 있다.
종래에는, 이들 반도체 모니터 장치는 반도체 장치의 칩 사이즈를 가능한 한 작게하기 위해 칩 영역내의 빈 공간이나 다이싱 라인 영역에 배치되어 있었다.
그러나, 최근에 반도체 장치의 칩사이즈의 확대에 의해, 다이싱 라인의 총면적이 감소되어 왔다. 또한, 칩 영역내의 스페이스도 가능한 한 유효하게 활용하기 위해, 이 칩 영역내의 빈 공간도 감소되고 있다.
그 반면에, 회로구성의 복잡화나 층의 다층화에 의해 모니터 장치의 종류가 증대함과 동시에, 반도체 장치의 품질 관리를 위해 면적이 큰 모니터 장치가 필요해지고 있다. 이러한 사정에 의해, 도 6에 나타내는 종래의 제 1의 예와 같이, 게이트 절연층 평가용 모니터 장치의 형성영역과 알루미늄 배선층 평가용 모니터장치의 형성영역이 가로로 늘어서도록 배치되어 있는 것은, 작은 공간내에 모니터장치를 연속하여 배치할 수 없다고 하는 문제점이 있었다.
또, 도 7~도 9에 나타낸 종래의 제 2의 예에서는, 불순물영역(102, 103)은 기판내에 형성된 불순물 영역에 의해 이루어지기 때문에, 이들 영역(102, 103)을 같은 도전형으로 형성하는 경우에는, 불순물 영역(102, 103)을 별개로 평가할 수 없게 된다고 하는 문제점이 있었다.
또, 불순물 영역(102, 103)이 역 도전형이라고 해도, 한 쪽 영역의 불순물 농도가 다른쪽 영역의 불순물 농도에 비해서 훨씬 높은 경우에는, 불순물 농도가 높은 영역에서 낮은 영역으로 불순물이 대폭 확산해버리고 말아, 다른 쪽 영역의 모니터 평가가 되지 않게 된다고 하는 문제점도 있었다.
또, 불순물 영역(102, 103)은 기판(101)내에 형성되어 있기 때문에, 기판(101)의 도전형의 영향을 받지 않을 수가 없다고 하는 문제점도 있었다.
따라서 본 발명의 목적은, 좁은 공간내에 배치할 수 있고, 또한 모니터 장치의 도전형이나 불순물 농도에 관계없이 양호한 평가를 행할 수 있는, 모니터 장치용 패턴을 가지는 반도체 장치를 제공하는 것이다.
제1도는 본 발명의 일실시예의 형태에서의 모니터 장치를 가지는 반도체 장치의 구성을 개략적으로 나타내는 단면도.
제2도~제5도는 본 발명의 일실시의 형태에서의 모니터 장치를 가지는 반도체장치의 제조방법을 공정순으로 나타내는 개략 단면도.
제6도는 종래의 모니터 장치를 가지는 반도체 장치의 제 1의 예를 나타내는 개략 단면도.
제7도는 종래의 모니터 장치를 가지는 반도체 장치의 제 2의 예를 나타내는 개략 평면도.
제8도는 도 7의 A-A'선에 따르는 개략 단면도.
제9도는 도 7의 B-B'선에 따르는 개략 단면도.
<도면의 주요부분에 대한 부호의 설명>
1 : 실리콘 기판 2 : 웰영역
3 : 필드절연층 5 : 절연층
6 : 도전층 7 : 층간절연층
8a, 8b : 도전층
본 발명의 모니터 장치용 패턴을 가지는 반도체 장치에서는, 주표면에 선택적으로 형성된 필드절연막을 가지는 반도체기판과, 게이트절연막과 동일공정에 의해 상기 반도체기판의 주표면상에 형성되는 절연막과, 게이트전극과 동일공정에 의해 형성된 제1의 도전층이 순차로 적층된 구조를 가지는 제 1의 모니터장치용 패턴과, 상기 제1 모니터장치용 패턴의 형성영역의 바로위에 절연층을 개재해서 배선층과 동일공정에 의해 형성된 제2의 모니터장치용 패턴과, 상기 필드절연막의 바로위 영역에서 상기 제1 도전층에 접속하도록 형성된 상기 반도체기판과 상기 제1 도전층에 전위차를 인가하기 위한 제2 도전층을 구비한다.
본 발명의 모니터 장치용 패턴을 가지는 반도체 장치에서는, 회로소자를 가지는 반도체칩영역과 그 반도체칩영역의 주위를 둘러싸는 다이싱라인영역을 가지고 있고, 상기 제1 및 제2의 모니터장치용 패턴은 상기 반도체칩영역의 회로소자의 형성영역이외의 영역 및 상기 다이싱라인영역의 적어도 어느 한쪽에 설치되어 있는 모니터장치용 패턴을 가진다.
이에 의해, 종래예 보다 작은 공간내에 복수의 모니터 장치용 패턴을 배치하는 것이 가능해진다.
또, 제 1 및 제 2 모니터 장치용 패턴은 거리를 두고 배치되어 있기 때문에, 같은 도전형의 불순물을 포함하고 있어도, 별개로 모니터 평가를 할 수 있다.
또한, 한 쪽의 모니터 장치용 패턴내의 불순물이 다른 쪽의 모니터 장치용 패턴내로 확산하는 것도 방지되기 때문에, 불순물의 확산에 의해 모니터 평가가 행해지지 않게 되는 경우는 없다.
상기한 국면에 있어서 바람직한 것은, 주 표면을 가지는 반도체 기판이 더 구비되어 있고, 제 1 및 제 2 모니터 장치용 패턴은 이 반도체 기판의 주 표면상에 형성되어 있는 것이다.
이로 인해, 제 1 및 제 2 모니터 장치용 패턴은 반도체 기판상에 형성되고, 반도체 기판내에 형성되어 있는 것은 아니기 때문에, 이들 모니터 평가를 할 때 반도체 기판의 도전형의 영향을 받는 것은 아니다.
상기 국면에 있어서 바람직한 것은, 제 1 과 제 2 모니터 장치용 패턴의 사이에 위치하는 절연층이 더 구비되어 있는 것이다.
이 때문에, 제 1 및 제 2 모니터 장치용 패턴은 전기적으로 분리될 수 있다.
상기 국면에 있어서 바람직한 것은, 제 1 모니터 장치용 패턴은 전계효과 트랜지스터의 게이트 절연층의 성능을 평가하기 위한 것이고, 제 2 모니터 장치용 패턴은 배선의 일렉트로마이그레이션을 평가하기 위한 것이다.
이에 의해, 게이트 절연층의 성능 및 배선층의 일렉트로마이그레이션을 평가할 수 있다.
상기 국면에 있어서 바람직한 것은, 회로소자를 가지는 반도체칩과 그 반도체칩의 주위를 둘러싸는 다이싱 라인 영역을 가지고 있고, 제 1 및 제 2 모니터 장치용 패턴은; 반도체칩 회로소자의 형성영역 이외의 영역 및, 다이싱라인 영역의 적어도 어느 하나의 영역에 형성되어 있다.
이에 의해, 반도체칩 영역을 가능한 한 작게 유지할 수 있다.
이하, 본 발명의 실시의 형태에 관해서 도면에 의거해서 설명한다.
도 1을 참조하면, 실리콘 기판(1)의 표면에 웰영역(2)이 형성됨과 동시에, 소자간을 전기적으로 분리하기 위한 필드절연층(3)이 형성되어 있다. 이 필드 절연층(3)은 예를 들면 실리콘산화막으로 되어 있다. 이 필드절연층(3)에 의해 구획된 웰영역(2)의 표면상에는 절연층(5)을 개재해서 도전층(6)이 형성되어 있다. 이 절연층(5)은 게이트 절연층과 동일공정으로 형성되는 것이고, 도전층(6)은 게이트 전극층과 동일 공정으로 형성된 것이다.
이 도전층(6)을 덮도록 예를 들면 실리콘 산화막으로 이루어지는 층간절연층(7)이 형성되어 있고, 이 층간 절연층(7)에는 도전층(6)의 일부 표면에 이르는 콘택홀(7a)이 형성되어 있다. 이 콘택홀(7a)을 통해서 도전층(6)과 전기적으로 접속하도록, 예를 들면 알루미늄으로 이루어지는 도전층(8a)이 형성되어 있다. 또 이 도전층(8a)과 동일공정으로 도전층(8b)이 형성되어 있다. 이 도전층(8a, 8b)은 도전체칩의 영역내에 형성되는 알루미늄 배선층과 동일공정으로 형성되는 것이다.
웰영역(2)과 절연층(5)과 게이트 전극층(6)은 MOS 트랜지스터의 게이트 절연층의 성능을 평가하기 위한 모니터 장치를 구성하고 있다. 또 도전층(8b)은, 배선층의 일렉트로·마이그레이션을 평가하기 위한 모니터 장치이다. 알루미늄배선층 평가용 모니터 장치의 형성 영역은, 게이트 절연층 평가용 모니터 장치의 형성영역 바로 위에 위치하고 있고, 또한 게이트 절연층 평가용 모니터 장치와는 거리를 두고 배치되어 있다.
다음에, 게이트 절연층의 성능평가 방법 및 알루미늄 배선층의 일렉트로마이그레이션 평가방법에 관해서 설명한다.
게이트 절연층의 평가는 웰영역(2)과 도전층(6)에 전위차를 주는 경우에, 절연층(5)에 전류가 흐르는지의 여부에 의해서 행하여진다.
또, 배선층의 일렉트로마이크레이션 평가는, 도전층(8b)의 한쪽 끝에서 다른쪽 끝으로 전류를 흐르게 했을 때의 도전층(8b)의 저항을 측정함으로써 행해진다.
다음에, 본 실시의 형태의 모니터 장치를 가지는 반도체 장치의 제조방법에 관해서 설명하겠다.
도 2를 참조하면, 실리콘 기판(1)의 표면에 소정의 영역을 둘러싸도록 LOCOS(Local Oxidation of Silicon)법에 의해 실리콘산화막으로 이루어지는 필드 절연층(3)이 형성된다. 다음에 1×1O12~1×1O13개/㎠의 도우즈량으로 불순물이 이온주입되는 것에 의해 실리콘 기판(1)의 표면에 웰영역(2)이 형성된다.
도 3을 참조하여, 예를 들면 열산화법 등에 의해 100Å정도의 막두께로 실리콘산화막(5)이 형성된다. 이 실리콘산화막(5)상에 예를 들면 인이 도프된 다결정실리콘막으로 이루어지는 도전층(6)이, CVD(Chemical Vapor Depositon)법에 의해 퇴적된다. 이 도전층(6)은 통상의 사진제판기술 및 에칭기술에 의해 원하는 형상으로 패터닝되어, 반도체칩의 영역내에서 게이트 전극(6)으로 된다.
또, 반도체칩의 영역내에서는 이 게이트 전극층(6)이나 필드절연층(3)등을 마스크로 해서 불순물이 주입됨으로써, 한쌍의 소스/드레인 영역(4)이 형성된다. 이것에 의해 한쌍의 소스/드레인 영역(4)과, 게이트 절연층(5)과, 게이트 절연층(6)으로 이루어지는 MOS 트랜지스터(10)가 형성된다.
또한, 이 한쌍의 소스/드레인 영역(4)은, 다이싱 라인 영역에 형성되어도 되고, 또 형성되지 않아도 된다. 한쌍의 소스/드레인 영역(4)을 다이싱 라인 영역으로 형성하지 않는 경우에는, 이 소스/드레인 영역 형성을 위한 이온주입시에 다이싱 라인 영역만을 덮는 마스크를 하면 된다.
도 4를 참조하면, MOS 트랜지스터(10)와 도전층(6)을 덮도록 표면 전면(全面)에 층간 절연층(7)이 형성된다. 이 층간절연층(7)에는 통상의 사진제판 기술 및 에청기술에 의해 콘택홀(7a, 7b)이 형성된다. 콘택홀(7a)에서는 도전층(6)의 일부 표면이 노출되고, 콘택홀(7b)에서는 한쌍의 소스/드레인 영역(4)의 일부 표면이 노출된다.
도 5를 참조하여, 예를 들면 스퍼터링에 의해 표면 전면에 알루미늄층이 형성 된다. 이 알루미늄층은 통상의 사진제판 기술 및 에칭기술에 의해 패터닝되고, 도전층(6)에 전기적으로 접속되는 도전층(8a)과, 알루미늄 배선층의 일렉트로·마이그레이션을 평가하기 위한 모니터 장치(8b)와, MOS 트랜지스터(10)의 소스/드레인 영역에 전기적으로 접속하는 배선층(8c)으로 이루어진다.
다음에, 예를 들면 패시베이션(passivation)막(도시하지 않음)이 형성되어 반도체 장치의 제조가 완료된다.
본 실시의 형태에서는, 도 1에 나타내는 바와 같이 배선층 평가용 모니터 장치(8b)는, 게이트 절연층 평가용 모니터 장치의 형성영역 바로 위에 위치하고 있다. 이 때문에, 이들 모니터 장치를 가로로 늘어서게 배치한 경우보다도, 모니터 장치의 배치를 위한 평면 점유면적을 작게 할 수 있다. 따라서, 종래예(도 6)보다도 작은 공간내에 복수의 모니터 장치를 배치하는 것이 가능해진다.
또한, 게이트 절연층 평가용 모니터 장치와, 배선층 평가용 모니터 장치는 거리를 두고 배치되어 있기 때문에, 같은 도전형의 불순물을 포함하고 있는 경우에도 별도로 모니터 평가를 할 수가 있다. 또한 한 쪽 모니터 장치의 불순물이 다른쪽 모니터 장치내로 확산하는 것이 방지되기 때문에, 불순물의 확산에 의해 모니터의 평가가 행해지지 않게 되는 경우도 없다.
또, 게이트 절연층 평가용 모니터 장치와 배선층 평가용 모니터 장치는, 실리콘 기판(1)상에 형성되어 있고, 실리콘 기판(1)내에는 형성되어 있지는 않다. 이 때문에 이들 모니터 장치의 평가가 실리콘 기판(1)의 도전형에 영향을 받는 것은 아니다.
또, 본 실시의 형태에서는 모니터 장치가 다이싱 라인 영역에 형성되는 경우에 관해서 설명했으나, 모니터 장치는 반도체칩 영역의 회로소자가 형성된 영역이외(즉, 칩영역의 빈 공간)에 설치되어도 된다.
또한, 웨이퍼가 다이싱 라인 영역에 따라서 절단되어 칩 상태로 된 경우에도, 칩의 바깥둘레에는 다이싱 영역의 일부가 존재하고 있고, 이 다이싱 영역의 일부에서 모니터 장치가 도 1에 나타낸 바와 같이, 상하 방향으로 적층되어 있는 상태가 있을 수 있다.
또, 본 실시의 형태에서는, 제 1 모니터 장치로서 게이트 절연층 평가용 모니터 장치에 관해서, 또 제 2 모니터 장치로서 알루미늄 배선층 평가용 모니터 장치에 관해서 각각 설명했으나, 이것에 한정되는 것은 아니고, 제 1 및 제 2 모니터 장치는 이 이외의 다른 성능평가를 위한 모니터 장치라도 된다.
본원에 개시된 실시의 형태는 모든 점에서의 예시로서, 제한적인 것은 아니다. 본 발명의 범위는 상기한 설명에서가 아닌 특허청구의 범위에 의해 나타나고, 특허청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경을 포함시킬 수 있다.
본 발명의 모니터 장치용 패턴을 가지는 반도체 장치에서는, 제 1 모니터 장치용 패턴과, 제 1 모니터 장치용 패턴의 형성영역의 바로위에 제 1 모니터 장치용 패턴과 거리를 두고 배치된 제 2 모니터 장치용 패턴이 구비되어 있다.
본 발명의 모니터 장치용 패턴을 가지는 반도체 장치에서는, 제 2 모니터 장치용 패턴은 제 1 모니터 장치용 패턴형성 영역의 바로 위에 위치하고 있기 때문에, 이들 모니터 장치용 패턴을 가로로 늘어서게 배치한 경우보다도, 모니터 장치용 패턴의 배치를 위한 평면 점유면적을 작게 할 수가 있다. 이 때문에 종래예보다도 작은 공간내에 복수의 모니터 장치용 패턴을 배치하는 것이 가능해진다.
또, 제 1 및 제 2 모니터 장치용 패턴은 거리를 두고 배치되어 있기 때문에, 같은 도전형의 불순물을 포함하고 있어도 별개로 모니터 평가를 할 수가 있다. 또한, 한 쪽의 모니터 장치용 패턴내의 불순물이 다른 쪽의 모니터 장치용 패턴내로 확산하는 것도 방지되기 때문에, 불순물의 확산에 의해 모니터 평가가 행해지지 않는 경우는 없다.
상기 국면에 있어서 바람직한 것은, 주 표면을 가지는 반도체 기판이 더 구비되어 있고, 제 1 및 제 2 모니터 장치용 패턴은 이 반도체 기판의 주표면상에 형성되어 있다.
이것에 의해 제 1 및 제 2 모니터 장치용 패턴은 반도체 기판상에 형성되고, 반도체 기판내에 형성되어 있지 않기 때문에, 이들 모니터 평가를 할 때에 반도체기판의 도전형의 영향을 받을 수는 없다.
상기 국면에 있어서 바람직한 것은, 제 1 및 제 2 모니터 장치용 패턴은 전계효과 트랜지스터의 게이트 절연층의 성능을 평가하기 위한 것이고, 제 2 모니터 장치용 패턴은 배선의 일렉트로마이그레이션을 평가하기 위한 것이다.
이것에 의해 게이트 절연층의 성능 및 배선층의 일렉트로마이크레이션을 평가할 수 있다.
상기 국면에 있어서 바람직한 것은, 회로소자를 가지는 반도체칩과 그 반도체칩의 주위를 둘러싸는 다이싱 라인 영역을 가지고 있고, 제 1 및 제 2 모니터 장치용 패턴은 반도체칩 회로소자의 형성영역 이외의 영역 및, 다이싱 라인 영역의 적어도 어느 하나의 영역에 형성되어 있다.
이것에 의해 반도체칩의 영역을 가능한 한 작게 유지할 수 있다.

Claims (2)

  1. 주표면에 선택적으로 형성된 필드절연막을 가지는 반도체기판과, 게이트절연막과 동일공정에 의해 상기 반도체기판의 주표면상에 형성되는 절연막과, 게이트전극과 동일공정에 의해 형성된 제1의 도전층이 순차로 적층된 구조를 가지는 제 1의 모니터장치용 패턴과, 상기 제1 모니터장치용 패턴의 형성영역의 바로위에 절연층을 개재해서 배선층과 동일공정에 의해 형성된 제2의 모니터장치용 패턴과, 상기 필드절연막의 바로위 영역에서 상기 제1 도전층에 접속하도록 형성된 상기 반도체기판과 상기 제1 도전층에 전위차를 인가하기 위한 제2 도전층을 구비한 모니터장치용 패턴을 가지는 반도체장치.
  2. 제1항에 있어서, 회로소자를 가지는 반도체칩영역과 그 반도체칩영역의 주위를 둘러싸는 다이싱라인영역을 가지고 있고, 상기 제1 및 제2의 모니터장치용 패턴은 상기 반도체칩영역의 회로소자의 형성영역 이외의 영역 및 상기 다이싱라인영역의 적어도 어느 한쪽에 설치되어 있는 모니터장치용 패턴을 가지는 반도체장치.
KR1019980000755A 1997-08-07 1998-01-13 모니터 장치용 패턴을 가지는 반도체 장치 KR100294543B1 (ko)

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* Cited by examiner, † Cited by third party
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* Cited by examiner, † Cited by third party
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JPH04365347A (ja) * 1991-06-13 1992-12-17 Mitsubishi Electric Corp 半導体チップにおけるモニタ装置用素子構造

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