JP2001102531A

JP2001102531A - 半導体装置およびその製造方法

Info

Publication number: JP2001102531A
Application number: JP27703599A
Authority: JP
Inventors: Nobuaki Nonaka; 信昭野中
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1999-09-29
Filing date: 1999-09-29
Publication date: 2001-04-13

Abstract

(57)【要約】【課題】電源ノイズによる動作性能の低下がなく、小型
で信頼性の高い半導体装置を提供する。【解決手段】本発明の第１の半導体装置では、半導体
基板の配線層形成領域が、表面から垂直方向に内部に向
かって、第１配線層、第２配線層、コンデンサを順次積
層配置し、前記第１および第２の配線層の一方をグラン
ド配線に他の一方を電源配線とし、前記第１および第２
配線層をそれぞれ前記コンデンサの第１および第２の電
極に接続してなることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する分野】本発明は電源ノイズを低減する半
導体装置に関し、特に電源とグランド配線とバイパスコ
ンデンサに関する。

【０００２】

【従来の技術】近年の半導体装置において動作の高速
化、電源電圧の低下と回路の集積度の増大により、半導
体素子内における電源ノイズなどによる電位変動が回路
の動作性能を著しく制限するようになっている。

【０００３】従来、この種の半導体装置では電源とグラ
ンド間にコンデンサを挿入し電源ノイズによる電位変動
を抑制していた。コンデンサの挿入方法としては半導体
装置外部にコンデンサを付加する構造（特開平5-251635
号公報）と、半導体装置内部に付加する構造とが提案さ
れている。前者は、チップの中心近傍に配置された素子
では、コンデンサと素子との間の配線抵抗が大きくな
り、必ずしも良好な電位変動抑制を行うことは不可能で
あった。後者の例としては図７に示すように、電源配線
５１とグランド配線５２を同一配線層に配置し、接続層
５３で電源と導電層５４を接続し、接続層５５でグラン
ドと導電層５６を接続し、導電層５４と導電層５６との
間にコンデンサを形成するものがある。

【０００４】

【発明が解決しようする課題】しかし、このような従来
の半導体装置では、コンデンサを半導体装置の外部に付
加する場合は部品数が多くなり、近年の半導体装置を搭
載する機器の小型化にとって障害となる。また、内部に
コンデンサを付加する場合には電源およびグランドの配
線部分のため、半導体装置の面積が増大してしまう。従
って大規模なブロックを多数搭載する半導体装置におい
ては、各ブロック内で電源電圧の降下を防止するため
に、抵抗の少ない電源配線が必要となる。このため電源
配線とグランド配線の配線幅を大きくして配線するた
め、面積増大の問題は半導体装置が大規模になる程顕著
になる。

【０００５】本発明は前記実情に鑑みてなされたもの
で、電源ノイズによる動作性能の低下がなく、小型で信
頼性の高い半導体装置を提供することを目的とする。

【０００６】

【課題を解決するための手段】本発明はこのような問題
を解決するためになされたもので、半導体装置を実現す
るための電源とグランドの配線、その電源とグランドの
配線の下に積層配置されるコンデンサセルを提供するも
のである。

【０００７】本発明は、電源とグランド間にコンデンサ
を挿入することにより電源ノイズの低減を図るとともに
電源配線による半導体装置の面積増加を抑制するもの
で、電源配線、グランド配線とコンデンサセルを積層配
置し電源配線あるいはグランド配線に使用している配線
層の一部を積層配置された電源配線、グランド配線とコ
ンデンサセルの接続用配線層として使用できるようにし
たものである。本発明の第１の半導体装置では、半導体
基板の配線層形成領域が、表面から垂直方向に内部に向
かって、第１配線層、第２配線層、コンデンサを順次積
層配置し、前記第１および第２の配線層の一方をグラン
ド配線に他の一方を電源配線とし、前記第１および第２
配線層をそれぞれ前記コンデンサの第１および第２の電
極に接続してなることを特徴とする。

【０００８】この構成によれば、前記電源配線と前記グ
ランド配線による半導体装置の面積の増大を従来の配線
方法と比較して少なくし、電源グランド間にコンデンサ
を挿入することが可能となり、半導体装置の電源ノイズ
の低減が可能となる。

【０００９】本発明の第２では、請求項１記載の半導体
装置において、前記第２配線層は、電気的に独立な２つ
以上の部分に分割され、分割された前記第２配線層の１
つ以上の部分を電源と接続して電源配線とし、分割され
た前記第２配線層の部分のうち前記電源配線以外の部分
の少なくとも一部を配線接続層として、前記第１配線層
と前記コンデンサに接続してなることを特徴とする。

【００１０】この構成によれば、前記第１配線層と前記
第２配線層を積層配置しても前記電源配線と前記グラン
ド配線と前記コンデンサの接続を行うことができるた
め、前記電源配線、前記グランド配線による半導体装置
の面積の増加を削減できる。

【００１１】本発明の第３では、請求項１記載の半導体
装置において、前記第２配線層は、面状に形成され、少
なくとも１つのスリットを介して電気的に独立な２つ以
上の部分に分割されていることを特徴とする。

【００１２】この構成によれば、第２配線層はスリット
によって電気的に分離されており、グランド配線を最大
限に大きくとることができ、極めて簡単な層構造で配線
面積を最大限に利用し、信頼性の高いコンデンサを提供
することが可能となる。また、配線接続部も最大限に大
きくとることができ、配線長を増大することなく、直線
距離で電気的接続を行うことが可能となる。

【００１３】本発明の第４では、請求項１記載の半導体
装置において、前記第２配線層は、複数の穴を有し、前
記穴内に、前記第２配線層と電気的に独立な配線接続部
を介して、前記第１の配線層と前記コンデンサとを接続
してなることを特徴とする。この構成によれば、穴によ
って配線接続部に対する絶縁を達成しているため、電気
的接続を信頼性よく達成し得、さらに配線面積を最大限
に大きくとることができ、信頼性の向上をはかることが
できる。また、レイアウトに時間をかけることなく、必
要個所に最短の配線長で接続することができる。

【００１４】本発明の第５では、請求項１乃至４のいず
れかに記載の半導体装置において、前記配線接続層は、
前記第１配線層と前記第２配線層との間に介在せしめら
れる第１の層間絶縁膜に形成された第１のスルーホール
内に形成された第１の配線接続部と、前記第２配線層と
前記コンデンサとの間に介在せしめられる第２の層間絶
縁膜に形成された第２のスルーホール内に形成された第
２の配線接続部とで構成され、前記第１および第２の配
線接続部は等間隔で配列されていることを特徴とする。

【００１５】上記構成によれば、前記第１および第２の
配線接続部は等間隔で配列されているため、配線接続部
の配線長が極端に長くなり、配線容量が局所的に増大す
るのを防ぐことが可能となる。

【００１６】本発明の第６では、請求項５に記載の半導
体装置において、前記第１および第２の配線接続部は、
上下に一直線をなすように水平方向の位置が一致してい
ることを特徴とする。

【００１７】かかる構成によれば、第１および第２の配
線接続部の形成が１工程で達成し得、工数の簡略化を図
ることが可能となる。

【００１８】本発明の第７では、請求項５に記載の半導
体装置において、前記第２の配線接続部は、前記第１の
配線接続部の間に位置するように形成されたことを特徴
とする。

【００１９】かかる構成によれば、さらに、信頼性の高
いパターン形成を行うことが可能となる。

【００２０】本発明の第８では、請求項１に記載の半導
体装置において、前記第２の配線層はグランド線であ
り、前記第２の配線層は、前記コンデンサの第２の電極
を構成していることを特徴とする。

【００２１】本発明の第９では、請求項１乃至８のいず
れかに記載の半導体装置において、前記コンデンサは、
半導体基板表面に形成された第１の導体層と第２の導体
層との間に誘電体薄膜を挟んた積層構造体として形成さ
れていることを特徴とする。かかる構成によれば、コン
デンサ形成領域にのみ高誘電率材料を介在せしめるよう
にすれば、極めて容易に形成可能である。

【００２２】本発明の第１０では、請求項１乃至８のい
ずれかに記載の半導体装置において、前記コンデンサ
は、第１導電型の半導体基板表面に、互いに離間して形
成され、互いに同電位に維持された第２導電型の第１お
よび第２領域と、前記第１および第２領域間に誘電体薄
膜を介して形成された導体層とから構成され、前記第１
および第２の領域と、前記導体層とが前記第１および第
２の電極を構成してなることを特徴とする。

【００２３】トランジスタなどの他の素子領域の形成と
同一工程で前記第２導電型の第１領域および第２領域を
形成することができるため、工数の増大を招くことな
く、容量の調整も可能である上、さらに高精度のコンデ
ンサを提供することが可能となる。

【００２４】本発明の第１１では、請求項１０記載の半
導体装置において、前記コンデンサはMOSトランジスタ
を構成し、前記電源配線またはグランド配線の一方と前
記MOSトランジスタのソース・ドレイン部分とを、前記
第１配線接続層で接続するとともに、前記コンデンサ接
続用配線と前記MOSトランジスタのゲートを前記第２配
線接続層で接続し、電源とグランド間にMOSトランジス
タからなるコンデンサを挿入することを特徴とする。

【００２５】この構成によれば、前記第１配線層、前記
第２配線層の下にコンデンサを積層配置することがで
き、MOSトランジスタ１つがコンデンサセルになってい
るため、小さな領域にも前記コンデンサを配置でき、ま
た、付加される前記コンデンサの容量の値を調整するこ
とも可能である。さらに、前記コンデンサを配置するの
は最終レイアウトが終了した後に行うため、レイアウト
に変更があるたびに前記コンデンサセルを配置しなおす
必要がない。

【００２６】本発明の第１２では、請求項１乃至１０の
いずれかに記載の半導体装置において、前記配線層形成
領域は、前記半導体基板内の各素子ブロックを囲むよう
に素子ブロック間領域に形成されていることを特徴とす
る。

【００２７】本発明の第１３では、請求項１乃至１０の
いずれかに記載の半導体装置において、前記素子ブロッ
クはマトリックス状に形成され、前記各素子ブロックを
囲むように素子ブロック間領域に前記配線層形成領域が
形成されていることを特徴とする。

【００２８】本発明の第１４では、請求項１２乃至１３
のいずれかに記載の半導体装置において、各配線接続部
は各素子ブロック毎に複数具備してなることを特徴とす
る。

【００２９】本発明の第１５では、半導体基板表面に、
素子ブロックを形成する工程と、前記素子ブロックを囲
む配線形成領域に配線層を形成する工程とを含む半導体
装置の製造方法において、前記素子ブロック形成工程に
おけるトランジスタ形成工程と同一工程で前記配線層形
成領域にMOSトランジスタを形成する工程と、前記MOSト
ランジスタのソースドレイン領域を同電位に接続したソ
ース・ドレイン電極と、これらソースドレイン領域間に
形成されたゲート電極とによってコンデンサを形成し、
前記コンデンサのソースドレイン電極および前記ゲート
電極がそれぞれ前記配線領域に積層構造で形成された電
源線およびグランド線に接続するように配線層を形成す
る工程とを含むことを特徴とする。

【００３０】かかる構成によれば、電源ノイズが小さく
信頼性の高い配線構造を容易に形成することが可能とな
る。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。この半導体装置は、図１乃
至図３に示すように（ここで図２は平面配置構造を示す
図、図３Ａ、Ｂはそれぞれ図１のx方向断面図およびｙ
方向断面図である）、能動領域と同一工程でMOSトラン
ジスタを形成し、このMOSトランジスタのソース・ドレ
イン領域９と前記電源配線２を第３配線接続層８で接続
するとともに、電源配線２と同一層からなり、これとス
リット４を介して分離されたコンデンサ接続用配線５
に、前記MOSトランジスタのゲート７を前記第２配線接
続層１０で接続し、このコンデンサ接続用配線５に、第
１の配線接続層６を介してグランド配線１を接続するこ
とにより、電源とグランド間にコンデンサを挿入するよ
うにしたことを特徴とする。図２において素子ブロック
ＥＢがマトリックス状に形成され、これを囲むように配
線形成領域ＷＬが形成されている。

【００３２】ここでグランド配線１は第１配線層で形成
する。電源配線２は第２配線層で形成されている。この
電源配線２はグランド配線１の幅３よりも小さい配線幅
でグランド配線１に積層するように形成されている。電
源配線２の配線方向に沿って両側に、第２配線層のデザ
インルールで定義された最小の幅のスリット４だけ離し
て電源配線２に平行に第２配線層でコンデンサ接続用配
線５が形成されており、グランド配線１とコンデンサ接
続用配線５を第１配線層と第２配線層を接続する第１配
線線接続層６で接続する。コンデンサ接続用配線５とポ
リシリコン層からなるゲート電極７を第２配線層とN型
拡散領域からなるソース・ドレイン領域９の一方を第３
の配線接続層８で接続する。なお、ゲート電極７の下層
にはN型拡散領域９が形成されており、ポリシリコン７
をゲートとし、N型拡散領域９をソース・ドレインとす
るNチャネルMOSトランジスタが形成されている。電源配
線２とソース・ドレイン領域９を第２の配線接続層１０
によって接続する。この構成により、NチャネルMOSトラ
ンジスタのゲートがグランドにソース・ドレインが電源
に接続されることになる。この断面構造と接続を示す要
部拡大断面図を図４に示す。グランド１がゲート７に接
続され電源２がソース・ドレイン９に接続される。この
構成によりNチャネルMOSトランジスタのゲート酸化膜２
５を誘電体としてグランド１と電源２にコンデンサが挿
入されている。

【００３３】図１において、シリコンウエハを上部から
みた際に、グランド配線１から電源配線２の重なった部
分を除外した部分１１と電源配線２の配線方向に沿って
両側にあるコンデンサ接続用配線５、第１の配線接続層
６と第３の配線接続層８とポリシリコン７とN型拡散層
９で構成されるNチャネルMOSトランジスタの部分はセル
として登録する。このセルは図５に示すような構造にな
る。３１はグランド配線から電源配線の重なった部分を
除外した部分、３５はコンデンサ接続用配線、３６は第
１配線層と第２配線層を接続する層で形成されたコンタ
クト、３７はポリシリコン、３８は第２配線層と基板を
接続する層で形成されたコンデンサ接続用配線３５とポ
リシリコン３７を接続するコンタクト、３９はN型拡散
領域、３０は第２配線層と基板を接続する層で形成され
た電源とN型拡散領域３９を接続するコンタクトであ
る。(一部のコンタクトは図を見やすくするために省略
してある。)

【００３４】以上のように、本発明の第１の実施形態
は、電源配線２とグランド配線１が積層配置されている
ため、同一配線層で電源とグランドを配線する場合と比
較して電源とグランド配線に必要な面積を１/２に抑え
ることができる。

【００３５】また、第２配線層で電源配線２とコンデン
サ接続用配線３を設けることにより、電源配線とグラン
ド配線を重ねて配置する場合にも、グランド配線１とコ
ンデンサセルとの接続が確保される。

【００３６】さらに、電源配線とグランド配線の下に図
５に示す構造のコンデンサセルを複数配置することによ
り、図４に示すようなNチャネルMOSトランジスタで構成
するコンデンサが付加され、電源とグランド間コンデン
サが実現できる。図５に示すコンデンサセルは図６に示
すように、自動レイアウトツールなどを用いて単純に積
層させて配置したグランド配線４１と電源配線４２に追
加することにより図１に示す構成を実現でき、配置する
数を調整することでコンデンサの容量の値を変えられる
ため、容易に電源とグランド間の適切なコンデンサを付
加し、電源ノイズを削減できる。

【００３７】なお、上記実施の形態では電源配線を第２
配線層層で、グランド配線を第３配線層で行った場合に
ついて説明したが、本発明はその他の配線層で電源とグ
ランドの配線を行ってもよい。また、コンデンサの構成
方法もNチャネルMOSで構成した場合について説明したが
その他の方法でコンデンサを構成してもよい。

【００３８】なお、前記実施の形態では、MOSトランジ
スタのソース・ドレイン領域と、ゲート電極との間に形
成される容量をコンデンサとして用いたが、これに限定
されることなく、導体層間に誘電体膜を挟んだ構造を用
いてもよいことは言うまでもない。

【００３９】さらにまた、基板表面に形成したトレンチ
内に誘電体膜を形成し、この上層に導体層を形成するこ
とにより形成したコンデンサを用いるようにしてもよい
ことはいうまでもない。

【００４０】なお、前記実施例では、スリットにより第
２の配線層とコンタクト配線とを分離し、接続するよう
にしたが、この構造に限定されることなく、変更可能で
ある。例えば下層側の第２配線層に、複数の穴を有し、
この穴内に、第２配線層と電気的に独立な配線接続部を
介して、上層の第１の配線層とコンデンサとを接続する
ようにしてもよい。この構成によれば、穴によって配線
接続部に対する絶縁を達成しているため、電気的接続を
信頼性よく達成し得、さらに配線面積を最大限に大きく
とることができ、信頼性の向上をはかることができる。
また、レイアウトに時間をかけることなく、必要個所に
最短の配線長で接続することができる。

【００４１】

【発明の効果】以上説明したように、本発明によれば、
半導体装置を実現するための電源とグランドの配線、そ
の電源とグランドの配線の下に配置されるコンデンサセ
ルを提供することができる。

【００４２】

【図面の簡単な説明】

【図１】本発明の第１の実施形態の半導体装置を示す図

【図２】本発明の第１の実施形態の半導体装置の平面配
置を示す図

【図３】図１のｘ、ｙ方向断面を示す説明図

【図４】本発明の第１の実施形態の半導体装置のコンデ
ンサ部の断面構造を示す図

【図５】本発明の第１の実施形態の半導体装置のコンデ
ンサセルの構造を示す図

【図６】本発明の第１の実施形態の半導体装置のコンデ
ンサセルの追加前の電源とグランド配線を示す図

【図７】従来の技術を示す図

【符号の説明】

１グランド配線２電源配線５コンデンサ接続用配線６第１配線層と第２配線層を接続する層で形成された
コンタクト７ポリシリコン８第２配線層と基板を接続する層で形成されたポリシ
リコンへのコンタクト９ N型拡散領域１０第２配線層と基板を接続する層で形成されたN型
拡散領域へのコンタクト２５ゲート酸化膜

Claims

【特許請求の範囲】

【請求項１】半導体基板の配線層形成領域が、表面か
ら垂直方向に内部に向かって、第１配線層、第２配線
層、コンデンサを順次積層配置し、前記第１および第２
の配線層の一方をグランド配線に、他の一方を電源配線
とし、前記第１および第２配線層をそれぞれ前記コンデ
ンサの第１および第２の電極に接続してなることを特徴
とする半導体装置。
【請求項２】前記第２配線層は、電気的に独立な少な
くとも２つの部分に分割され、分割された前記第２配線
層のうちの少なくとも１つの部分を電源と接続して電源
配線とし、分割された前記第２配線層の部分のうち前記
電源配線以外の部分の少なくとも一部を配線接続層とし
て、前記第１配線層と前記コンデンサに接続してなるこ
とを特徴とする請求項１記載の半導体装置。
【請求項３】前記第２配線層は、面状に形成され、少
なくとも１つのスリットを介して電気的に独立な少なく
とも２つの部分に分割されていることを特徴とする請求
項１記載の半導体装置。
【請求項４】前記第２配線層は、複数の穴を有し、前
記穴内に、前記第２配線層と電気的に独立な配線接続部
を介して、前記第１の配線層と前記コンデンサとを接続
してなることを特徴とする請求項１記載の半導体装置。
【請求項５】前記配線接続層は、前記第１配線層と前
記第２配線層との間に介在せしめられる第１の層間絶縁
膜に形成された第１のスルーホール内に形成された第１
の配線接続部と、前記第２配線層と前記コンデンサとの
間に介在せしめられる第２の層間絶縁膜に形成された第
２のスルーホール内に形成された第２の配線接続部とで
構成され、前記第１および第２の配線接続部は等間隔で
配列されていることを特徴とする請求項１乃至４のいず
れかに記載の半導体装置。
【請求項６】前記第１および第２の配線接続部は、上
下に一直線をなすように水平方向の位置が一致している
ことを特徴とする請求項５に記載の半導体装置。
【請求項７】前記第２の配線接続部は、前記第１の配
線接続部の間に位置するように形成されたことを特徴と
する請求項５に記載の半導体装置。
【請求項８】前記第２の配線層はグランド線であり、
前記第２の配線層は、前記コンデンサの第２の電極を構
成していることを特徴とする請求項１に記載の半導体装
置。
【請求項９】前記コンデンサは、半導体基板表面に形
成された第１の導体層と第２の導体層との間に誘電体薄
膜を挟んだ積層構造体として形成されていることを特徴
とする請求項１乃至８のいずれかに記載の半導体装置。
【請求項１０】前記コンデンサは、第１導電型の半導
体基板表面に、互いに離間して形成され、互いに同電位
に維持された第２導電型の第１および第２領域と、前記
第１および第２領域間に誘電体薄膜を介して形成された
導体層とから構成され、前記第１および第２の領域と、
前記導体層とが前記第１および第２の電極を構成してな
ることを特徴とする請求項１乃至８のいずれかに記載の
半導体装置。
【請求項１１】前記コンデンサはMOSトランジスタを
形成し、前記電源配線を前記MOSトランジスタのソース
・ドレイン部分と前記第１配線接続層で接続し、前記コ
ンデンサ接続用配線と前記MOSトランジスタのゲートを
前記第２配線接続層で接続し、電源とグランド間にコン
デンサを挿入することを特徴とする請求項１０記載の半
導体装置。
【請求項１２】前記配線層形成領域は、前記半導体基
板内の各素子ブロックを囲むように素子ブロック間領域
に形成されていることを特徴とする請求項１乃至１０の
いずれかに記載の半導体装置。
【請求項１３】前記素子ブロックはマトリックス状に
形成され、前記各素子ブロックを囲むように素子ブロッ
ク間領域に前記配線層形成領域が形成されていることを
特徴とする請求項１乃至１０のいずれかに記載の半導体
装置。
【請求項１４】各配線接続部は各素子ブロック毎に複
数具備してなることを特徴とする請求項１２乃至１３の
いずれかに記載の半導体装置。
【請求項１５】半導体基板表面に、素子ブロックを形
成する工程と、前記素子ブロックを囲む配線形成領域に
配線層を形成する工程とを含む半導体装置の製造方法に
おいて、前記素子ブロック形成工程におけるトランジス
タ形成工程と同一工程で前記配線層形成領域にMOSトラ
ンジスタを形成する工程と、前記MOSトランジスタのソースドレイン領域を同電位に
接続したソース・ドレイン電極と、これらソースドレイ
ン領域間に形成されたゲート電極とによってコンデンサ
を形成し、前記コンデンサのソースドレイン電極および
前記ゲート電極がそれぞれ前記配線領域に積層構造で形
成された電源線およびグランド線に接続するように配線
層を形成する工程とを含むことを特徴とする半導体装置
の製造方法。