KR100292279B1 - 반도체장치및그제조방법 - Google Patents

반도체장치및그제조방법 Download PDF

Info

Publication number
KR100292279B1
KR100292279B1 KR1019980000391A KR19980000391A KR100292279B1 KR 100292279 B1 KR100292279 B1 KR 100292279B1 KR 1019980000391 A KR1019980000391 A KR 1019980000391A KR 19980000391 A KR19980000391 A KR 19980000391A KR 100292279 B1 KR100292279 B1 KR 100292279B1
Authority
KR
South Korea
Prior art keywords
insulating film
tft
semiconductor device
region
source
Prior art date
Application number
KR1019980000391A
Other languages
English (en)
Other versions
KR19990013289A (ko
Inventor
지로 마츠후사
Original Assignee
다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 다니구찌 이찌로오, 기타오카 다카시, 미쓰비시덴키 가부시키가이샤 filed Critical 다니구찌 이찌로오, 기타오카 다카시
Publication of KR19990013289A publication Critical patent/KR19990013289A/ko
Application granted granted Critical
Publication of KR100292279B1 publication Critical patent/KR100292279B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0385—Making a connection between the transistor and the capacitor, e.g. buried strap
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Dram (AREA)

Abstract

반도체 장치의 대용량화에 따르는 고집적화에 대응하기 위해서, 반도체 장치의 메모리셀영역, 주변회로 형성영역중 어느 한 쪽, 또는 양 쪽의 영역에 있어서, 수평방향의 치수를 감소할 수 있는 반도체 장치의 구조및 그 제조방법을 얻는다.
DRAM 메모리셀영역에서는, 트렌치 커패시터상에 절연막을 통해 TFT를 중첩시켜서 배치하고, 주변회로 형성영역에서는 벌크 트랜지스터상에 절연막을 통해서 TFT를 중첩시켜 배치함으로써, 3차원적인 소자의 배치로 하여 수평방향의 소자형성영역의 치수를 감소한다.

Description

반도체 장치 및 그 제조방법
본 발명은, 반도체 장치의 DRAM(Dynamic Randcm Access Hemory)의 메모리셀구조와 주변회로의 구조 및 그 구조를 얻기 위한 제조방법에 관한 것이다.
종래의 기술에 의한 반도체 장치의 단면구조를 도 15에 나타낸다.
도 15는 특개평7-153966호 공보에 개시된 기술을 나타내는 것이다.
도면에 있어서, 부호101은 SOI(Silicon 0n lnsulator)구조를 만들기 위한 기판, 102는 기판101상에 적층된 절연막, 103은 절연막 102상에 적층된 실리콘층, 104는 절연막102상의 불활성영역에 형성된 절연막인 소자분리막, 105는 실리콘층103에 형성되는 TFT의 채널영역에 해당하는 영역의 표면에 적층된 게이트 절연막, 106은 게이트 절연막105상에 형성된 TFT의 게이트 전극, 107a, 107b는 각각, TFT의 채널영역을 끼워진 상태로 실리콘층103에 형성되고 있는 TFT의 소스/드레인영역이다. 또한 108은 게이트 전극106과 상층의 도전체를 절연하는 절연막이다.
또한, 소스/드레인영역107a에 접하는 상태로, 이 실리콘층103의 표면으로부터 기판101의 소정의 깊이에 걸쳐서 트렌치109가 에칭에 의해서 형성되어 있다. 이 트렌치109의 내벽에는, 트렌치 커패시터를 구성하는 스토리지노드110가 밀착하여 성막되어 있고, 이 스토리지 노드110의 상단부와 소스/드레인 영역107a 단부가 접하고 있어, 전기적으로도 접속이 이루어지고 있다. 또한, 스토리지노드110의 표면에는 커패시터절연막111이 성막되어, 그 표면에 트렌치109를 완전히 매립하는 상태로 셀 플레이트112가 매설되어 있다. 또, 113은 TFT보다도 상층에 배치되는 비트선114과 소스/드레인영역107b을 전기적으로 접속하기 위해서 설정된 폴리패드이다.
이 도 15에 나타내는 반도체 장치의 메모리셀영역에서는, 트렌치 커패시터와 TFT는 인접하여 형성되어 있고, 트렌치 커패시터를 구성하는 스토리지 노드110는 트렌치109의 내벽표면에 형성되어, 기판101상에 절연막102을 통해 형성된 실리콘층103에 형성된 TFT의 한 편의 소스/드레인영역 107a에 접하고 있다. 평면적으로 봐서 트렌치 커패시터와 TFT는 인접한 상태로 되어 있지만, 서로 중첩하고 있지는 않았다.
또한, 종래의 기술에 의한 반도체 장치의 주변회로의 구성을 도 16에 나타낸다.
도 16에 예시하는 바와 같이, 그 단면구조를 보면, 기판(반도체 기판) 101에 소스/드레인영역이 형성된 MOS 트랜지스터(이하, 이 MOS 트랜지스터를 벌크 트랜지스터115라고 칭한다. 또 트랜지스터란, 채널영역을 끼는 2개의 소스/드레인영역과 채널영역상에 게이트 절연막을 통해 형성된 게이트 전극으로 구성되는 것으로 한다)의 위에는 비트선114, 또는 알루미늄배선116이 배치될 뿐이고, 이차원적으로 수평방향으로 소자가 드문드문 배치될 뿐이며, 삼차원적으로 소자와 소자를 중첩시켜서 형성하는 것은 아니고, 이 단면구조에 나타난 바와 같이, 벌크트랜지스터115를 기판101상에 5개 나란히 배치하는 경우에, 형성되는 트랜지스터의 게이트길이의 치수가 0.35㎛이라는 조건이었을 때 8.9㎛의 공간이 필요하였다.
또한, 종래의 기술에 의한 반도체 장치의 주변회로의 구성에서는, 소자분리막(이 경우는 트렌치분리)104a의 상부에는 소자가 형성되어 있지 않고, 소자분리영역 104a 이외의 영역에 트랜지스터등의 소자가 형성되어 주변회로를 구성하고 있었다.
또, 도 16에 있어서 부호114a는 비트선콘택, 116a는 A1 배선콘택을 각각 나타내고 있다.
반도체 장치의 대용량화에 따르는 고집적화에 대응하기 위해서, 반도체 장치의 메모리셀영역, 주변회로형성영역 중 어느 하나거나, 또는 양쪽의 영역에서 수평방향의 치수를 작게 하는 일이 필요하고, 또한 반도체 장치의 수평방향의 치수를 감소할 수 있는 반도체 장치의 제조방법을 얻는 일이 필요하다.
본 발명의 청구항1에 관계되는 반도체 장치는, 메모리셀을 구성하는 트렌치 커패시터상에 절연막을 통해 TFT를 배치하여, 적어도 상기 트렌치 커패시터와 상기 TFT의 일부가 중첩되는 상태로 하는 것이다.
또한, 본 발명의 청구항2에 관계되는 반도체 장치는, 반도체 기판에 소스/드레인영역이 형성된 MOS 트랜지스터상 또는 상기 반도체 기판에 형성된 소자분리영역상에 절연막을 개재하여 TFT를 배치하고, 적어도 상기 MOS 트랜지스터 또는 소자분리영역과 상기 TFT의 일부가 중첩되는 상태로 되는 것이다.
또한, 발명의 청구항 3에 관계되는 반도체 장치는, 메모리셀을 구성하는 트렌치 커패시터상에 절연막을 통해 제 1 TFT가 형성되고, 반도체 기판에 소스/드레인영역이 형성된 주변회로를 구성하는 MOS 트랜지스터상 또는 상기 반도체 기판에 형성된 소자분리영역상에 별도의 절연막을 통해 제 2 TFT가 형성되는 것이다.
또한, 본 발명의 청구항4에 관계되는 반도체 장치의 제조방법은, 반도체 기판내에 매설된 셀 플레이트, 상기 셀 플레이트상에 유전체막을 통해 형성된 스토리지노드를 가지며, 메모리셀을 구성하는 트렌치 커패시터를 형성하는 공정, 상기 트렌치 커패시터상에 절연막을 통해 박막실리콘층을 형성하는 공정, 상기 박막 실리콘층내에 채널영역을 끼우는 상태로 소스/드레인영역을 형성하고, 상기 채널영역상에 게이트 절연막을 개재하여 게이트 전극을 형성해서 TFT를 형성하는 공정을 포함하는 것이다.
또한, 본 발명의 청구항 5에 관계되는 반도체 장치의 제조방법은, 반도체 기판의 표면에 제 1 채널영역을 통해 배치된 제 1 소스/드레인 영역, 상기 제 1 채널영역상에 제 1게이트 절연막을 통해 형성된 제 1 게이트 전극을 가지고 주변회로를 구성하는 MOS 트랜지스터를 형성하는 공정, 상기 MOS 트랜지스터상에 절연막을 통해 박막실리콘층을 형성하는 공정, 상기 박막실리콘층내에 제 2채널영역을 끼는 상태에 제 2소스/드레인영역을 형성하여, 상기 제 2 채널영역상에 제 2 게이트 절연막을 개재하여 제 2 게이트 전극을 형성해서, TFT를 형성하는 공정을 포함하는 것이다.
도 1은 본 발명의 실시의 형태 1의 반도체 장치를 나타낸 도면.
도 2는 본 발명의 실시의 형태 1의 반도체 장치의 제조흐름을 나타낸 도면.
도 3은 본 발명의 실시의 형태 1의 반도체 장치의 제조흐름을 나타낸 도면.
도 4는 본 발명의 실시의 형태 1의 반도체 장치의 제조흐름을 나타낸 도면.
도 5는 본 발명의 실시의 형태 1의 반도체 장치의 제조흐름을 나타낸 도면.
도 6은 본 발명의 실시의 형태 1의 반도체 장치의 제조흐름을 나타낸 도면.
도 7은 본 발명의 실시의 형태 1의 반도체 장치의 제조흐름을 나타낸 도면.
도 8은 본 발명의 실시의 형태 1의 반도체 장치의 제조흐름을 나타낸 도면.
도 9는 본 발명의 실시의 형태 1의 반도체 장치의 제조흐름을 나타낸 도면.
도 10은 본 발명의 실시의 형태 1의 반도체 장치의 제조흐름을 나타낸 도면.
도 11은 본 발명의 실시의 형태 1의 반도체 장치의 제조흐름을 나타낸 도면.
도 12는 본 발명의 실시의 형태 1의 반도체 장치를 나타낸 도면.
도 13은 본 발명의 실시의 형태 2의 반도체 장치를 나타낸 도면.
도 14는 본 발명의 실시의 형태 3의 반도체 장치를 나타낸 도면.
도 15는 종래의 기술을 설명하기 위한 도면.
도 16은 종래의 기술을 설명하기 위한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 기판 2 : 트렌치커패시터
2a : 트렌치 3 : 셀 플레이트
4 : 커패시터절연막 4a,11 : 게이트 절연막
5 : 스토리지노드 5a,12 : 게이트 전극
6 : 절연막 7a,13a,13b,13c : 콘택홀
7,14,20 : 콘택 8 : TFT
9 : 실리콘층 10a,10b,19a,19b : 소스/드레인영역
13,16 : 층간 절연막 15 : 비트선
17 : 소자분리영역 18 : 벌크트랜지스터
21 : 상층배선 22,23 : 에칭마스크
24,25 : 접속부 55 : 폴리실리콘막
(실시의 형태 1)
본 발명의 실시의 형태 1에 관해서 설명하겠다.
DRAM은 주변회로영역과 메모리셀영역을 가지고 있고, 반도체 장치의 제조과정에서 각각의 영역에 동시에 같은 막을 적층하는 일이 가능하며, 또한 다른 형상의 마스크패턴을 사용하여 동시에 패터닝하고, 다른 소자의 구성요소의 형성도 가능하다. 따라서 메모리셀과 주변회로의 형성을 평행하게 행하는 것은 제조공정수의 삭감에 유리하다. 이 실시의 형태 1에서는, 메모리셀과 주변회로를 평행하게 동시에 제조하는 예를 사용하여, 장치의 수평방향의 치수를 축소하는 것이 가능한 반도체 장치에 관해서 설명하겠다.
도 1은 본 발명의 반도체 장치를 나타내는 단면도이고, 도 1의 좌측의 도 1(a)는 DRAM 메모리셀 구조의 평면도를 나타내고 있고, 도 1(b)는 메모리셀영역의 단면도, 도 1(c)는 주변회로영역의 단면도를 각각 나타내고 있다. (도 1(b)와 도 1(c)는 서로 절단하는 방향이 다르고, 한 편은 비트선의 배선길이 방향, 다른 쪽은 배선폭 방향으로 절단한 예를 나타내고 있다.
도 1(b)에 있어서, 사용한 부호 1은 실리콘 단결정으로 이루어지는 기판, 2는 기판 1내에 매립된 상태의 트렌치 커패시터를 나타내고 있고, 이 트렌치 커패시터 2는 트렌치(홈)의 저면 및 내벽을 이용한 커패시터의 셀 플레이트 3 (일반적으로 기판 셀 플레이트라고 불리운다), 셀 플레이트 3의 표면에 적층된 유전체막 4, 트렌치를 매설하는 도전물질에 의해서 구성되는 커패시터의 스토리지노드 5에 의해서 구성되어 있다.
또한, 부호 6은 커패시터2를 포함하는 기판1의 표면에 소정의 두께로 적층된 절연막, 7은 절연막6내에 형성되어, 스토리지노드5와 절연막6의 표면에 형성되는 TFT8의 한 편의 소스/드레인영역과의 전기적접속을 하는 콘택, 9는 절연막6의 표면에 형성된 실리콘층, 10a, 10b는 실리콘층9내에 형성된 TFT 8의 소스/드레인영역, 11은 실리콘층9의 표면을 포함하는 절연막6의 표면에 적층된 게이트 절연막, 12는 소스/드레인영역 10a와 10b에 끼워진 채널영역상에 게이트 절연막11을 통해 형성된 TFT8의 게이트 전극을 각각 나타내고 있다. 또한, 13은 TFT 8상에 적층된 층간 절연막, 14는 층간 절연막13내에 형성되어, TFT 8의 다른 쪽의 소스/드레인영역10a과 층간 절연막13의 표면상에 형성된 비트선을 전기적으로 접속하는 콘택을 각각 나타내고 있다. 또, 이 도 1(b)의 단면에는 비트선 15보다도 상층의 배선은 배치되어 있지 않지만, 비트선15상의 층간 절연막16의 표면에는 상층배선이 형성되어 있다. 도 1(a), (c)에 첨부된 부호에 관해서는, 이미 설명한 부호와 동일부호는 동일, 또는 상당하는 부분을 나타내는 것이다.
또, 도 1(c)에 있어서, 부호4a는 유전체막4의 성막과 동시에 성막된 벌크 트랜지스터18의 게이트 절연막, 5a는 스토리지 노드5의 성막과 동시에 성막된 MOS 트랜지스터(이하, 이 MOS 트랜지스터를 벌크트랜지스터18라고 칭한다)의 게이트 전극, 17은 기판 1에 형성하는 2개의 벌크트랜지스터 18가 서로 전기적 영향을 미치게 하지 않도록 형성된 트렌치형의 소자분리영역, 19a, 19b는 게이트 전극 5a 하의 채널이 되는 영역을 개재하여 형성된 소스/드레인 영역을 각각 나타내고 있다.
그 외에 20은 층간 절연막16의 표면에 성막된 A1 배선인 상층배선21과 벌크 트랜지스터18의 한 편의 소스/드레인영역 19b(또는 TFT8의 한 편의 소스/드레인 영역10b을 전기적으로 접속하기 위해서, 절연막 6및 층간 절연막13, 16의 내부에 형성된 콘택을 나타내고 있다. 또, 이 도 1(c)의 단면도에서는, 벌크 트랜지스터18 또는TFT 8의 다른 쪽의 소스/드레인 영역 19a 또는 10a는 비트선15에 전기적으로 접속되는 예를 나타내고 있다.
이 도 1(b)에 나타낸 바와 같이, 메모리셀 영역에서 트렌치 커패시터2를 기판1의 내부에 완전히 매설한 상태로 형성되어 있기 때문에, 이 트렌치 커패시터2의 표면에 층간 절연막6을 통해 TFT 8를 배치할 수 있다. 따라서 TFT8의 배치는 콘택 7의 단부에 접속하는 것이 가능하다면 어떠한 배치로 해도 상관 없다. 따라서, 종래에는 중첩하여 배치할 수 없었던 트렌치 커패시터 2와 TFT 8를 서로 중첩되는 상태로 배치할 수 있고, 반도체 장치의 수평방향의 치수의 미세화가 가능해진다.
또한, 도 1(c)에 나타낸 바와 같이, 주변회로 영역에서, 소자분리영역17상 또는 벌크 트랜지스터 18의 상부에 절연막6을 통해 TFT 8를 중첩시켜서 구성하고 있다. 이와 같이 소자를 세로방향으로 중첩시켜서 배치함으로써, 종래에는 기판 1의 표면에 대하여 이차원적으로 배치하고 있는 소자를 삼차원적으로 배치할 수 있고, 이것에 의해서 반도체 장치 자체의 수평방향의 치수의 축소를 도모하는 일이 가능하며, 보다 고집적화할 수가 있다.
다음에, 도 1에 나타낸 반도체 장치의 제조방법에 관해서 설명한다.
우선, 도 2에 나타낸 바와 같이, 주변회로를 구성하는 영역에 선택적으로 트렌치형의 소자분리영역17을 형성한다. 소자분리영역17의 단면에 있어서의 수평방향의 치수는 0.2∼2.0㎛ 정도의 크기로 한다.
다음에, 도 3에 나타낸 바와 같이, 메모리셀영역의 기판1상에 에칭마스크를 패터닝하고, 이것을 사용하여 에칭을 해서 깊이500∼5000Å정도의 트렌치 커패시터 2를 형성하기 위한 트렌치2a를 형성한다. 또한, 트렌치 2a의 내벽 및 저면에 대하여, 불순물을 주입하거나 해서 셀 플레이트3를 형성한다. 에칭마스크 22는 제거한다.
다음에 도 4에 나타낸 바와 같이, 트렌치2a의 내벽 및 저면을 포함하는 기판1의 표면전체면에 실리콘질화막을 CVD법에 의해서 20∼100Å정도의 두께로 적층한다. 이 실리콘산화막은 메모리셀영역에서는 유전체막4, 주변회로 영역에서는 벌크 트랜지스터18의 게이트 절연막4a이 된다.
다음에, 도 5에 나타낸 바와 같이, CVD법에 의해서 전체면에 폴리 실리콘막55를 적층한다. 이 폴리 실리콘막55의 막두께는 메모리셀영역에 형성된 트렌치2a의 수평방향의 개구형상이 0.36×0.96㎛ 정도의 크기라고 하면, 2000∼5000Å정도의 막 두께에 적층함으로써, 트렌치2a의 내부를 완전히 매설하는 일이 가능하다. 이 폴리실리콘막 55은 트렌치2a의 내부에 매설된 부분으로 스토리지 노드5를 구성하고, 주변회로에 적층된 부분으로 벌크 트랜지스터18의 게이트 전극 5a을 구성한다.
다음에 도 6에 나타낸 바와 같이, 폴리실리콘막55에 대하여 CMP법에 의해서 에칭을 하여, 주변회로에 형성하는 벌크트랜지스터18의 구성에 필요한 게이트 전극5a에 필요해지는 두께(500∼2000Å)까지 에치백한다.
다음에, 도 7에 나타낸 바와 같이, 주변회로영역에 벌크트랜지스터 18의 게이트 전극5a에 해당하는 형상의 에칭마스크23를 패터닝하여, 폴리실리콘막55에 대하여 이방성에칭을 행한다. 메모리셀 영역에 위치하는 폴리실리콘막 55상에는 에칭마스크를 형성하지 않고서, 폴리실리콘막 55에 대하여 이방성에칭을 하여, 게이트 전극 5a를 얻는다. 이 에칭시에 동시에 기판 1의 표면까지 폴리실리콘막 55을 파내려 가, 트렌치커패시터2를 구성하는 인접한 스토리지 노드5가 각각 트렌치내에 매설된 상태로 한다. 다음에 에칭마스크23를 제거하고, 주변회로영역에 대하여 선택적으로 불순물주입을 행하고, 소스/드레인 영역19a, 19b를 형성한다.
또, 여기서는 제조공정의 설명의 간략화를 위해, 벌크 트랜지스터 18의 게이트 전극 5a의 측벽에 부착하여 형성하는 측벽이나, 그 측벽을 불순물 주입마스크로 해서 LDD 구조의 소스/드레인 영역 19a, 19b를 형성하는 것에 관해서는 서술하지 않지만, 주변회로영역의 게이트 절연막 4a의 패터닝은, 예컨대 측벽을 형성할 때의 에칭에 의해서 동시에, 또는 형성한 측벽을 에칭마스크로 해서 차례로 에칭을 함으로써 이루어질 수 있다. 또한, 게이트 절연막 4a은 주변회로영역의 대략 전체면에 남은 상태라도 되고, 소스/드레인영역19a, 19b에 대하여 전기적접속을 행하기 위해서 필요한 영역만 개구한다고 하는 방법을 사용해도 상관없다.
다음에 도8에 나타낸 바와 같이, 절연막6을 기판1의 표면전체면에 소정의 막 두께가 되도록 적층하고, 다시 스토리지노드 5의 표면을 선택적으로 노출시키는 콘택홀 7a를 개구한다. 동시에, 도 8(c)의 단면에는 표시되어 있지 않으나 주변회로를 구성하는 벌크 트랜지스터 18의 게이트 전극 5a 또는 소스/드레인영역 19a, 19b의 일부를 노출시키는 콘택홀을 형성하는 것이 가능하다.
다음에, 도 9에 나타낸 바와 같이, 폴리실리콘막을 100∼1000Å정도의 막두께가 되도록 CVD법에 의해서 적층한다. 이 폴리실리콘막의 성막에 의해서, 콘택홀7a의 내부에는 콘택7이 형성된다. 폴리실리콘막은 TFT8의 소스/드레인영역 10a, 10b 및 채널영역에 대응하는 실리콘층 9에 패터닝한다. 주변회로 영역에도 동시에 실리콘층9을 형성한다.
실리콘층 9은 메모리셀영역에서는 적어도 일부가 트렌치 커패시터2와 중첩하고, 또한 주변회로영역에서는 적어도 일부가 벌크 트랜지스터18 또는 소자분리영역17에 중첩하는 상태가 되도록 형성한다. 또, 주변회로 영역에서도 메모리셀영역과 마찬가지로, 전공정에서 콘택홀을 개구하고 있는 경우는 폴리실리콘막의 성막에 의해서 개구부가 매설되어, 콘택이 형성되는 것은 물론이다.
다음에 도 10에 나타낸 바와 같이, CVD법에 의해서 실리콘산화막을 성막하거나, 또는 실리콘층9의 표면을 산화함으로써 게이트 절연막11을 얻는다.
다음에, 게이트 절연막11의 표면에 폴리실리콘막을 CVD법에 의해서 100∼1000Å정도의 두께로 적층하고, 이것을 패터닝함으로써 TFT 8를 구성하는 게이트 전극12을 메모리셀영역 및 주변회로영역에 형성한다. 다음에, 실리콘층9에 대하여 선택적으로 불순물주입을 하여, 소스/드레인영역10a, 10b을 형성한다. 메모리셀영역에서는, 소스/드레인영역 10a는 콘택7을 통해 트렌치 커패시터2와 전기적으로 접속한 상태로 된다.
다음에, 도 11에 나타나는 바와 같이, CVD 법에 의해서 기판1의 표면에 층간 절연막13을 적층한다. 또한, 이 층간절연막13에 대하여 이방성에칭을 하고, 메모리셀영역에서는 TFT8의 소스/드레인영역 10b을 노출시키는 콘택홀 13a을, 주변회로영역에서는 TFT8의 소스/드레인 영역10a을 노출시키는 콘택홀13b을, 또한 벌크 트랜지스터18의 한 편의 소스/드레인 영역19a을 노출시키는 콘택홀13c을 각각 형성한다.
다음에, 기판1의 표면에 CVD법에 의해서 폴리실리콘막을 성막함으로써, 콘택홀18a∼13c의 내부를 도전물질에 의해서 매설하여 콘택14을 형성한다. 또한, 층간 절연막13의 표면에 적층된 폴리실리콘막을 패터닝하여 비트선15이 되는 영역만을 선택적으로 남긴다.
다음에 기판1의 표면에 층간절연막16을 적층하고, TFT8를 구성하는 소스/드레인영역10b및 벌크트랜지스터18를 구성하는 다른 소스/드레인영역19b에 접촉하는 콘택20을 형성하며, 또한 층간 절연막16상에 콘택20에 접하는 상층배선21을 형성함으로써 도 1에 나타내는 것 같은 단면구조의 반도체 장치를 얻는 일이 가능해진다.
이 실시의 형태 1에 나타내는 반도체 장치는, 메모리셀 영역에서는 트렌치커패시터2의 상부에 TFT8를 중첩시키는 상태로 배치함으로써, 메모리셀 수평방향의 치수의 축소가 가능해진다. 또한 주변회로영역에서는, 벌크트랜지스터18 또는 소자분리영역17과 TFT8를 서로 중첩하도록 배치함으로써, 또한 종래에는 소자를 형성하지 않는 소자분리영역 17의 위에 TFT8을 중첩하는 상태로 배치함으로써, 수평방향의 치수의 축소가 가능해진다고 하는 효과가 있다.
구체적으로 도 12에, 본 발명을 사용한 주변회로의 단면도의 일례를 나타낸다. 도 12의 주변회로도는 종래의 기술을 나타낸 도 16에 대응하는 도면이고, 표시되어 있는 회로구성은 동일하며, 소자의 크기도 같게 되어 있다 (트랜지스터의 게이트길이는 0.35㎛로 한다).
도 16에 나타난 종래의 주변회로의 수평방향의 치수는 8.9㎛인 데 대하여, 도 12의 본 발명의 주변회로의 수평방향의 치수는 7.5㎛로서, 종래의 83%정도의 크기로 할 수 있고, 본 발명을 사용하는 것보다 고집적화된 반도체 장치를 얻는 것이 가능해지는 것을 알 수 있다.
또한, 이 실시의 형태 1로서, 본 발명의 일례가 되는 반도체 장치를 도 1∼ 도 12에 나타내었지만, 트렌치 커패시터2의 셀 플레이트3를 기판셀 플레이트가 아닌 폴리실리콘막등에 의해서 구성하는 것, 소자의 구성물질을 같은 성질을 나타내는 다른 물질로 대체하여 구성하는 것, 또한 소자의 치수를 변경하여 반도체 장치를 형성하는 것도 가능한 것은 물론이다.
(실시의 형태 2)
다음에, 본 발명의 실시의 형태 2에 관해서 설명한다.
이미 나타낸 실시의 형태 1에서는 반도체 장치의 주변회로에 형성된 비트선 15은 벌크 트랜지스터 18를 구성하는 소스/드레인 영역 19a 또는 TFT8을 구성하는 소스/드레인 영역 10a의 상부에 콘택14을 개재해서 배치되어 있고, 예컨대, 도 1(c)의 단면도에는 표시되어 있지 않은 영역에서, 비트선15은 서로 전기적으로 접속되어 있었다.
이 실시의 형태 2에서는 벌크 트랜지스터18와 TFT8의 소스/드레인 영역 19a-10a간의 서로 다른 접속방법에 관해서 설명한다.
도 13은 본 발명에 의한 반도체 장치의 주변회로를 구성하는 단면도를 나타내고 있고, 회로구성은 도 12(b)의 회로구성에 상당하는 것이다.
이 실시의 형태 2의 반도체 장치는, 도 13에 나타낸 바와 같이, 벌크 트랜지스터 18와 TFT8가 서로 중첩되어 있고, 각각의 소스/드레인 영역 19a-10a가 상하로 배치되어 있다. 그래서, 벌크 트랜지스터18의 소스/드레인 영역 19a의 상면에서 TFT8의 소스/드레인 영역10a의 저면에 걸쳐서 도전물질로 이루어지는 접속부24를 형성하여 전기적접속을 도모하는 일도 가능하다.
이와 같이, TFT8와 벌크 트랜지스터18를 직접적으로 접속함으로써, 전기적접속을 위해 필요하게 되는 배선길이가 작아지고, 배선저항의 감소가 가능하며, 또한 반도체 장치의, 특히 주변회로 영역에서의 수평방향의 치수를 보다 축소할 수 있고, 고집적화된 반도체 장치를 얻는 것이 가능해진다.
(실시의 형태 3.)
다음에 실시의 형태 3에 관해서 설명한다.
상술한 실시의 형태 1및 2에서는, 반도체 장치의 메모리셀영역, 주변회로영역의 전체의 구조에 관해서 설명하였다.
이 실시의 형태 3에서는 주변회로의 구성요소인 TFT8의 소스/드레인영역 10a와 벌크 트랜지스터 18의 게이트 전극 5a과의 접속에 관해서 설명한다.
종래의 기술에 의한 반도체 장치의 주변회로의 구성에서는, 예컨대 스위칭 트랜지스터가 서로 중첩한다고 하는 배치를 채택하고 있지 않았기 때문에, 제 1 트랜지스터의 소스/드레인 영역과 제 2 트랜지스터의 게이트 전극을 접속하려고 할 경우, 제 1 트랜지스터의 소스/드레인 영역에 접하고, 윗 쪽으로 뻗는 제 1 접속부와, 제 2 트랜지스터의 게이트 전극에 접하고 윗 쪽으로 신장하는 제 2접속부와, 제 1, 제 2 접속부를 접속하는 배선을 형성할 필요가 있었다. 따라서 접속에 요하는 영역이 크고, 또한 접속에 필요하게 되는 배선길이도 길었다.
도 14는 본 발명의 실시의 형태 3를 나타내는 것이고, 도 14(a)는 반도체 장치의 주변회로를 구성하는 TFT (Tr1)의 소스/드레인 영역과, 벌크 트랜지스터 (Tr2)의 게이트 전극이 접속되어 있는 상태를 나타내고 있다.
또한, 도 14(b)는 도 14(a)의 회로도면을 평면도로 대체한 것이고, 도면에 부착한 부호는, 이미 설명를 위해 사용한 부호와 동일한 부호는, 동일하거나 그에 상당하는 부분을 나타내는 것이다. Tr1의 소스/드레인영역 10a과 Tr2의 게이트 전극 5a은 서로 접속부25를 통해 접속된 상태에 있다.
또한, 실시의 형태 1, 2와 마찬가지로, 주변회로를 구성하는 TFT인 Tr1과 벌크트랜지스터인 Tr2가 부분적으로 중첩된 상태에 있다. 벌크 트랜지스터인 Tr2의 주위는 소자분리영역이기 때문에, TFT인 Tr1은 소자분리영역과도 중첩된 상태로 되어 있다.
다음에, 도 14(b)의 A-A 영역에서의 단면도를 도 14(c)에 나타낸다.
도 14(c)에 부착된 부호는, 이미 설명를 위해 사용한 부호와 동일한 부호는, 동일하거나 그에 상당하는 부분을 나타내고 있다. 벌크트랜지스터인 Tr2의 게이트 전극 5a과 TFT인 Tr1의 소스/드레인영역 10a은 절연막 6중에 형성된 접속부25만을 통해 접속되어 있다. 접속부25의 수직방향의 치수는, 절연막6의 막 두께에서 게이트 전극 5a 및 게이트 절연막 4a의 막 두께를 뺀 치수와 같고, 그 접속에 요하는 배선길이는 짧기 때문에, 배선저항을 감소할 수 있고, 양호한 전기 특성을 가지는 반도체 장치로되는 것을 알 수 있다. 또한 접속을 위한 배선및 콘택이 점유하는 면적을 감소할 수 있고, 보다 고집적화된 반도체 장치를 얻을 수 있다.
또한, 실시의 형태 1, 2의 경우와 같이, 도 14(b)에 나타낸 바와 같이, 주변회로를 구성하는 TFT인 Tr1과 벌크 트랜지스터인 Tr2가 부분적으로 중첩된 상태로 되어 있고, 주변회로에서 소자를 삼차원적으로 형성함으로써 반도체 장치의 수평방향의 치수의 감소를 도모할 수가 있다.
이하에, 본 발명의 각 청구항의 효과에 관해서 설명한다.
본 발명의 청구항 1에 의한 반도체 장치에 의하면, 메모리셀을 구성하는 트렌치 커패시터상에 절연막을 통해 TFT를 형성함으로써, 반도체 장치 수평방향의 형성치수의 감소를 도모할 수가 있다.
또한, 본 발명의 청구항 2에 의한 반도체 장치에 의하면, 주변회로를 구성하는 MOS 트랜지스터(벌크 트랜지스터)상에 절연막을 통해 TFT를 형성함으로써, 반도체 장치의 수평방향의 형성치수의 감소를 도모할 수가 있다.
또한, 본 발명의 청구항 3에 의한 반도체 장치에 의하면, 메모리셀을 구성하는 트렌치 커패시터상에 제 1 TFT를 형성하고, 주변회로를 구성하는 MOS 트랜지스터상에 절연막을 통해 제 2 TFT를 형성함으로써, 반도체 장치의 수평방향 형성치수의 감소를 도모할 수가 있다.
또한, 본 발명의 청구항 4에 의한 반도체 장치의 제조방법에 의하면, 반도체 기판상에 메모리셀을 구성하는 트렌치 커패시터를 형성하는 공정, 상기 트렌치 커패시터상에 절연막을 통해 TFT를 형성하는 공정을 포함하는 것에 의해, 최종적으로 얻어지는 반도체 장치 수평방향의 형성치수의 감소를 도모할 수가 있다.
또한, 본 발명의 청구항 10에 의한 반도체 장치의 제조방법에 의하면, 반도체 기판상에 주변회로를 구성하는 MOS 트랜지스터를 형성하는 공정, 상기 트렌치 커패시터 또는 상기 MOS 트랜지스터상에 절연막을 통해 TFT를 형성하는 공정을 포함하는 것에 의해, 최종적으로 얻어지는 반도체 장치 수평방향의 형성치수의 감소를 도모할 수가 있다.

Claims (5)

  1. 메모리셀을 구성하는 트렌치 커패시터상에 절연막을 개재하여 TFT(Thin Film Transistor)를 배치하고, 적어도 상기 트렌치 커패시터와 상기 TFT의 일부가 중첩하는 상태로 되는 것을 특징으로 하는 반도체 장치.
  2. 반도체 기판에 소스/드레인 영역이 형성된 MOS(Metal Oxide Semiconductor) 트랜지스터상, 또는 상기 반도체 기판에 형성된 소자분리 영역상에 절연막을 개재하여 TFT를 배치하고, 적어도 상기 MOS 트랜지스터 또는 소자분리 영역과 상기 TFT의 일부가 중첩하는 상태로 되는 것을 특징으로 하는 반도체 장치.
  3. 메모리셀을 구성하는 트렌치 커패시터상에 절연막을 개재하여 제 1 TFT가 형성되고, 반도체 기판에 소스/드레인 영역이 형성된 주변회로를 구성하는 MOS 트랜지스터상, 또는 상기 반도체 기판에 형성된 소자분리 영역상에, 별도의 절연막을 개재하여 제 2 TFT가 형성되는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판내에 매설된 셀 플레이트와 상기 셀 플레이트상에 유전체막을 개재하여 형성된 스토리지 노드를 가지고, 메모리셀을 구성하는 트렌치 커패시터를 형성하는 공정과, 상기 트렌치 커패시터상에 절연막을 개재하여 박막 실리콘층을 형성하는 공정과, 상기 박막실리콘층 내에 채널영역을 끼우는 상태로 소스/드레인 영역을 형성하고, 상기 채널영역상에 게이트 절연막을 개재하여 게이트 전극을 형성하여 TFT를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 반도체 기판의 표면에 제 1 채널영역을 개재하여 배치된 제 1 소스/드레인 영역과 상기 제 1 채널영역상에 제 1 게이트 절연막을 개재하여 형성된 제 1 게이트 전극을 가지고, 주변회로를 구성하는 MOS 트랜지스터를 형성하는 공정과, 상기 MOS 트랜지스터상에 절연막을 개재하여 박막 실리콘층을 형성하는 공정과, 상기 박막실리콘층내에 제 2 채널영역을 끼우는 상태로 제 2 소스/드레인 영역을 형성하고, 상기 제 2 채널영역상에 제 2 게이트 절연막을 개재하여 제 2 게이트 전극을 형성하여 TFT를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
KR1019980000391A 1997-07-22 1998-01-09 반도체장치및그제조방법 KR100292279B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP9195636A JPH1140772A (ja) 1997-07-22 1997-07-22 半導体装置及びその製造方法
JP195636 1997-07-22

Publications (2)

Publication Number Publication Date
KR19990013289A KR19990013289A (ko) 1999-02-25
KR100292279B1 true KR100292279B1 (ko) 2001-09-17

Family

ID=16344471

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980000391A KR100292279B1 (ko) 1997-07-22 1998-01-09 반도체장치및그제조방법

Country Status (3)

Country Link
US (1) US6191442B1 (ko)
JP (1) JPH1140772A (ko)
KR (1) KR100292279B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101872691B1 (ko) * 2010-03-19 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6350653B1 (en) * 2000-10-12 2002-02-26 International Business Machines Corporation Embedded DRAM on silicon-on-insulator substrate
JP2002175056A (ja) * 2000-12-07 2002-06-21 Hitachi Ltd 液晶表示装置
JP4275336B2 (ja) 2001-11-16 2009-06-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
US20040038612A1 (en) * 2002-08-21 2004-02-26 Kimberly-Clark Worldwide, Inc. Multi-component fibers and non-woven webs made therefrom
CN1303645C (zh) * 2003-08-13 2007-03-07 友达光电股份有限公司 多区域垂直配向薄膜晶体管阵列基板的制造方法
JP4731849B2 (ja) * 2004-07-16 2011-07-27 株式会社アドバンテスト 半導体集積回路の製造方法
EP1638142A3 (en) * 2004-09-20 2006-09-13 Samsung Electronics Co.,Ltd. SRAM cell with stacked thin-film transistors
EP1691415A1 (en) * 2005-02-14 2006-08-16 Seiko Epson Corporation Semiconductor device with implanted passive elements
KR101883802B1 (ko) * 2009-12-28 2018-07-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
CN102725842B (zh) 2010-02-05 2014-12-03 株式会社半导体能源研究所 半导体器件
WO2011096264A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
WO2011096277A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
CN102754163B (zh) * 2010-02-19 2015-11-25 株式会社半导体能源研究所 半导体器件
KR102268217B1 (ko) * 2010-03-05 2021-06-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
WO2011114905A1 (en) * 2010-03-19 2011-09-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
WO2012002186A1 (en) * 2010-07-02 2012-01-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI605549B (zh) * 2010-08-06 2017-11-11 半導體能源研究所股份有限公司 半導體裝置
WO2012029637A1 (en) * 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and driving method thereof
US8664097B2 (en) * 2010-09-13 2014-03-04 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR102111015B1 (ko) * 2011-01-28 2020-05-14 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법 및 반도체 장치
JP5898527B2 (ja) * 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
JP6023453B2 (ja) * 2011-04-15 2016-11-09 株式会社半導体エネルギー研究所 記憶装置
US9935622B2 (en) 2011-04-28 2018-04-03 Semiconductor Energy Laboratory Co., Ltd. Comparator and semiconductor device including comparator
JP6104522B2 (ja) * 2011-06-10 2017-03-29 株式会社半導体エネルギー研究所 半導体装置
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP6105266B2 (ja) 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
US9287257B2 (en) * 2014-05-30 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Power gating for three dimensional integrated circuits (3DIC)
US9281305B1 (en) * 2014-12-05 2016-03-08 National Applied Research Laboratories Transistor device structure
WO2019132939A1 (en) * 2017-12-28 2019-07-04 Intel Corporation Shielded capacitors and embedded memory employing shielded capacitors
KR20210108967A (ko) 2018-12-28 2021-09-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 메모리 디바이스, 상기 메모리 디바이스를 갖는 반도체 장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6411360A (en) * 1987-07-06 1989-01-13 Hitachi Ltd Semiconductor memory device
JPH0621387A (ja) * 1992-04-23 1994-01-28 Nippon Steel Corp 半導体記憶装置及びその製造方法
JPH06120446A (ja) * 1992-10-02 1994-04-28 Toshiba Corp 半導体記憶装置及びその製造方法
JPH06338596A (ja) * 1993-05-28 1994-12-06 Toshiba Corp 半導体装置の製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4649625A (en) * 1985-10-21 1987-03-17 International Business Machines Corporation Dynamic memory device having a single-crystal transistor on a trench capacitor structure and a fabrication method therefor
JPS62136869A (ja) * 1985-12-11 1987-06-19 Sony Corp 半導体記憶装置
US5008214A (en) * 1988-06-03 1991-04-16 Texas Instruments Incorporated Method of making crosspoint dynamic RAM cell array with overlapping wordlines and folded bitlines
KR910007181B1 (ko) * 1988-09-22 1991-09-19 현대전자산업 주식회사 Sdtas구조로 이루어진 dram셀 및 그 제조방법
US4988637A (en) * 1990-06-29 1991-01-29 International Business Machines Corp. Method for fabricating a mesa transistor-trench capacitor memory cell structure
JP3146316B2 (ja) * 1991-05-17 2001-03-12 日本テキサス・インスツルメンツ株式会社 半導体装置及びその製造方法
US5264716A (en) 1992-01-09 1993-11-23 International Business Machines Corporation Diffused buried plate trench dram cell array
JP3272517B2 (ja) 1993-12-01 2002-04-08 三菱電機株式会社 半導体装置の製造方法
US5426324A (en) * 1994-08-11 1995-06-20 International Business Machines Corporation High capacitance multi-level storage node for high density TFT load SRAMs with low soft error rates
US5585285A (en) 1995-12-06 1996-12-17 Micron Technology, Inc. Method of forming dynamic random access memory circuitry using SOI and isolation trenches
US6025224A (en) * 1997-03-31 2000-02-15 Siemens Aktiengesellschaft Device with asymmetrical channel dopant profile
US6008104A (en) * 1998-04-06 1999-12-28 Siemens Aktiengesellschaft Method of fabricating a trench capacitor with a deposited isolation collar

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6411360A (en) * 1987-07-06 1989-01-13 Hitachi Ltd Semiconductor memory device
JPH0621387A (ja) * 1992-04-23 1994-01-28 Nippon Steel Corp 半導体記憶装置及びその製造方法
JPH06120446A (ja) * 1992-10-02 1994-04-28 Toshiba Corp 半導体記憶装置及びその製造方法
JPH06338596A (ja) * 1993-05-28 1994-12-06 Toshiba Corp 半導体装置の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101872691B1 (ko) * 2010-03-19 2018-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR20180075453A (ko) * 2010-03-19 2018-07-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101971863B1 (ko) 2010-03-19 2019-04-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치

Also Published As

Publication number Publication date
KR19990013289A (ko) 1999-02-25
US6191442B1 (en) 2001-02-20
JPH1140772A (ja) 1999-02-12

Similar Documents

Publication Publication Date Title
KR100292279B1 (ko) 반도체장치및그제조방법
KR100221115B1 (ko) 반도체 장치의 제조 방법
US8486831B2 (en) Semiconductor device manufacturing method
KR970007830B1 (ko) 반도체 장치 및 그 제조방법
US8134398B2 (en) Device having gate with two buried portions with different widths
US6407420B1 (en) Integrated circuit device having line width determined by side wall spacer provided in openings formed in insulating film for connection conductors
KR920004541B1 (ko) 반도체 소자에서 식각베리어층을 사용한 콘택홀 형성방법
US7923843B2 (en) Semiconductor device with a contact plug connected to multiple interconnects formed within
US20020005534A1 (en) Semiconductor memory device and method of manufacturing the same
KR20020062590A (ko) 반도체메모리장치 및 그 제조방법
KR960019727A (ko) 반도체 메모리장치 및 그 제조방법
KR100231289B1 (ko) 반도체 기억 장치 및 그 제조 방법
JP2669364B2 (ja) 半導体記憶装置及びその製造方法
US6104050A (en) Methods for fabricating integrated circuit devices including etching barrier layers and related structures
KR100253960B1 (ko) 반도체장치
KR100386455B1 (ko) 복합 반도체 메모리소자의 제조방법
US5065215A (en) Semiconductor memory cell and method of manufacturing the same
US5329146A (en) DRAM having trench type capacitor extending through field oxide
JP3209639B2 (ja) 半導体装置の製造方法
KR19990005921A (ko) 반도체 메모리 장치 및 그 제조 방법
KR20020096550A (ko) 반도체 소자 및 그 제조방법
KR100314802B1 (ko) 반도체소자제조방법
KR100268806B1 (ko) 반도체소자및그제조방법
KR20000003877A (ko) 반도체 장치 및 그의 제조 방법
JPH1168064A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee