KR20180075453A - 반도체 장치 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

본 발명은, 전력이 공급되지 않는 경우라도 기억된 내용을 유지할 수 있고, 또 기록 횟수의 제한이 없는, 새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다. 제 1 트랜지스터 위에 형성된 제 2 트랜지스터와 용량 소자를 갖고, 용량 소자는 제 2 트랜지스터의 소스 전극 또는 드레인 전극과, 게이트 절연층과, 제 2 트랜지스터를 덮는 절연층 위에 형성된 용량 소자용 전극을 포함하고, 제 2 트랜지스터의 게이트 전극과, 용량 소자용 전극은 절연층을 사이에 두고 적어도 일부가 중첩하여 형성되는 반도체 장치를 제공한다. 제 2 트랜지스터의 게이트 전극과 요량 소자용 전극을 상이한 층으로 형성함으로써, 반도체 장치의 집적도(集積度)를 향상시킬 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 소자를 사용한 반도체 장치 및 그 제작 방법에 관한 것이다.
반도체 소자를 사용한 기억 장치는, 전력이 공급되지 않으면, 기억된 내용이 상실되는 휘발성(揮發性)의 기억 장치와, 전력이 공급되지 않아도 기억된 내용은 유지되는 비휘발성의 기억 장치로 대별(大別)된다.
휘발성 기억 장치의 대표적인 예로서는, DRAM(Dynamic Random Access Memory)이 있다. DRAM은 기억 소자를 구성하는 트랜지스터를 선택하여 용량 소자에 전하를 축적함으로써 정보를 기억한다.
상술한 원리에 따라, DRAM에 있어서는, 정보를 판독하면 용량 소자의 전하가 상실되기 때문에, 정보를 판독할 때마다 다시 기록 동작이 필요하다. 또한, 기억 소자를 구성하는 트랜지스터에는, 오프 상태에서의 소스와 드레인간의 리크 전류(오프 전류) 등에 의하여 트랜지스터가 선택되지 않는 경우에서도 전하가 유출(流出) 또는 유입(流入)하기 때문에, 데이터의 유지 기간이 짧다. 따라서, 소정의 주기로 다시 기록 동작(리프레시 동작)이 필요하고, 소비 전력을 충분히 저감하는 것은 어렵다. 또한, 전력이 공급되지 않으면, 기억된 내용이 상실되기 때문에, 기억을 장기간(長期間) 동안 유지하기 위해서는 자성(磁性) 재료나 광학 재료를 사용한, 다른 기억 장치가 필요하다.
휘발성 기억 장치의 다른 예로서는, SRAM(Static Random Access Memory)이 있다. SRAM은 플립플롭 등의 회로를 사용하여 기억된 내용을 유지하기 때문에, 리프레시 동작이 불필요하고, 이 점에 있어서는 DRAM보다 유리하다. 그러나, 플립플롭 등의 회로를 사용하기 때문에, 기억 용량당의 단가(單價)가 비싸진다는 문제가 있다. 또한, 전력이 공급되지 않으면, 기억된 내용이 상실되는 점에 대해서는 DRAM과 동일하다.
비휘발성 기억 장치의 대표적인 예로서는, 플래시 메모리(flash memory)가 있다. 플래시 메모리는, 트랜지스터의 게이트 전극과 채널 형성 영역의 사이에 플로팅 게이트를 갖고, 상기 플로팅 게이트에 전하를 유지시킴으로써 기억하기 때문에, 데이터의 유지 기간은 매우 길고(반영구적(半永久的)), 휘발성 기억 장치에서 필요한 리프레시 동작이 불필요하다는 이점을 갖는다(예를 들어, 특허 문헌 1 참조).
그러나, 기록을 행할 때에 생기는 터널 전류(tunneling current)에 의하여 기억 소자를 구성하는 게이트 절연층이 열화(劣化)하기 때문에, 소정의 횟수의 기록을 행함으로써 기억 소자가 기능하지 않게 된다는 문제가 생긴다. 이 문제의 영향을 완화하기 위해서, 예를 들어, 각 기억 소자의 기록 횟수를 균일화하는 방법이 채용되지만, 이것을 실현하기 위해서는, 복잡한 주변 회로가 필요하게 된다. 그리고, 이와 같은 방법을 채용하여도 근본적인 수명(壽命)의 문제가 해소되는 것이 아니다. 즉, 플래시 메모리는, 정보를 재기록하는 빈도(頻度)가 높은 용도에는 부적합하다.
또한, 플로팅 게이트에 전하를 주입시키기 위해서는, 또는 그 전하를 제거하기 위해서는, 높은 전압이 필요하고, 또한 그 목적을 달성하기 위한 회로도 필요하다. 또한, 전하를 주입하기 위해서는 또는 전하를 제거하기 위해서는 비교적 긴 시간이 필요하고, 기록 또는 소거의 고속화가 용이하지 않다는 문제도 있다.
[선행기술문헌]
(특허문헌 1)
특개소(昭)57-105889호 공보
상술한 문제를 감안하여, 개시하는 발명의 일 형태에서는, 전력이 공급되지 않는 경우라도 기억된 내용의 유지가 가능하고, 또 기록 횟수에도 제한이 없는 새로운 구조의 반도체 장치를 제공하는 것을 목적의 하나로 한다.
개시하는 발명에서는, 고순도화된 산화물 반도체를 사용하여 반도체 장치를 구성한다. 고순도화된 산화물 반도체를 사용하여 구성한 트랜지스터는, 리크 전류가 매우 작기 때문에, 정보를 장기간 동안 유지할 수 있다.
본 발명의 일 형태는, 트랜지스터; 및 상기 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된 용량 소자를 포함하는 반도체 장치로서, 상기 트랜지스터는 반도체층, 상기 반도체층 위의 게이트 절연층, 및 상기 게이트 절연층 위의 게이트 전극을 포함하고, 상기 트랜지스터의 상기 게이트 전극 및 상기 트랜지스터의 상기 반도체층 위에 절연층이 있고, 상기 용량 소자는 상기 절연층 위의 전극을 포함하고, 상기 절연층은 제 1 영역과 제 2 영역을 포함하고, 상기 절연층의 상기 제 1 영역은 상기 트랜지스터의 상기 반도체층의 상면에 평행한 표면을 갖고, 상기 절연층의 상기 제 2 영역은 상기 트랜지스터의 상기 게이트 전극의 측면에 평행한 표면을 갖고, 상기 용량 소자의 상기 전극은 상기 절연층의 상기 제 1 영역 및 상기 절연층의 상기 제 2 영역과 중첩하는, 반도체 장치를 제공한다.
상기 구성에 있어서, 용량 소자용 전극은, 절연층을 사이에 두고 게이트 전극과 적어도 일부가 중첩하여 형성된다.
또한, 상기 구성에 있어서, 용량 소자용 전극은, 채널 형성 영역과 적어도 일부가 중첩하여 형성된다.
또한, 상기 구성에 있어서, 트랜지스터는 채널 형성 영역을 끼우도록 형성된 불순물 영역을 갖는다. 또한, 트랜지스터의 채널 형성 영역은 산화물 반도체를 포함하여 구성된다.
또한, 상기 구성에 있어서, 용량 소자는 산화물 반도체를 포함하여 구성된다.
또한, 본 명세서 등에 있어서 “위”나 “아래”의 용어는, 구성 요소의 위치 관계가 “직상(直上)” 또는 “직하”인 것을 한정하는 것이 아니다. 예를 들어, “게이트 절연층 위의 게이트 전극”이라고 하는 표현이라면, 게이트 절연층과 게이트 전극 사이에 다른 구성 요소를 갖는 것도 포함한다.
또한, 본 명세서 등에 있어서, “전극”이나 “배선”이라고 하는 용어는, 이들의 구성 요소를 기능적으로 한정하는 것이 아니다. 예를 들어, “전극”은 “배선”의 일부로서 사용되는 경우가 있고, 그 반대의 경우도 동일하다. 또한, “전극”이나 “배선”의 용어는, 복수의 “전극”이나 “배선”이 일체가 되어 형성되는 경우 등도 포함한다.
또한, “소스”나 “드레인”의 기능은, 상이한 극성의 트랜지스터를 채용하는 경우나 회로 동작에 있어서 전류의 방향이 변화하는 경우 등에는 교체되는 경우가 있다. 따라서, 본 명세서에 있어서는, “소스”나 “드레인”의 용어는 교체시켜 사용할 수 있다.
또한, 본 명세서 등에 있어서, “전기적으로 접속”이라고 하는 표현에는, “어떠한 전기적 작용을 갖는 것”을 개재하여 접속되는 경우가 포함된다. 여기서, “어떠한 전기적 작용을 갖는 것”은, 접속 대상간에서의 전기 신호의 수수(授受)를 가능하게 하는 것이라면 특별히 제한은 없다.
예를 들어, “어떠한 전기적 작용을 갖는 것”에는, 전극이나 배선을 비롯하여 트랜지스터 등의 스위칭 소자, 저항 소자, 인덕터, 용량 소자, 그 외의 각종 기능을 갖는 소자 등이 포함된다.
산화물 반도체를 사용한 트랜지스터는, 오프 전류가 매우 작기 때문에, 이것을 사용함으로써, 기억된 내용을 매우 장기간 동안 유지할 수 있다. 즉, 리프레시 동작이 불필요하게 되는, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우라도, 기억된 내용을 장기간 동안 유지할 수 있다.
또한, 본 발명의 일 형태에 따른 반도체 장치에서는, 정보를 기록할 때에 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이, 플로팅 게이트에 대한 전자 주입이나 플로팅 게이트로부터 전자를 뽑을 필요가 없기 때문에, 게이트 절연층의 열화 문제가 전혀 생기지 않는다. 즉, 본 발명의 일 형태에 따른 반도체 장치에서는, 종래의 비휘발성 메모리에 있어서 문제가 되는 재기록이 가능한 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터를 온 상태 또는 오프 상태로 스위칭함으로써, 정보의 기록이 행해지기 때문에, 고속 동작도 용이하게 실현할 수 있다. 또한, 정보를 소거하기 위한 동작이 불필요하다는 이점도 있다.
또한, 산화물 반도체 이외의 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하기 때문에, 이것을 산화물 반도체를 사용한 트랜지스터와 조합하여 사용함으로써, 반도체 장치의 동작(예를 들어, 정보의 판독 동작)의 고속성(高速性)을 충분히 확보할 수 있다. 또한, 산화물 반도체 이외의 재료를 사용한 트랜지스터에 의하여 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적합하게 실현할 수 있다.
이와 같이, 산화물 반도체 이외의 재료를 사용한 트랜지스터(보다 넓은 뜻으로서는, 충분한 고속 동작을 행할 수 있는 트랜지스터)와 산화물 반도체를 사용한 트랜지스터(보다 넓은 뜻으로서는, 충분히 오프 전류가 작은 트랜지스터)를 일체로 구비함으로써, 종래 없었던 특징을 갖는 반도체 장치를 실현할 수 있다.
또한, 본 발명의 일 형태에서는, 산화물 반도체 재료를 사용한 트랜지스터의 게이트 전극과, 용량 소자용 전극을 상이한 도전층으로 형성하고, 게이트 전극 위에 트랜지스터를 덮는 절연층을 형성한다. 이로써, 게이트 전극과 용량 소자용 전극의 간격을 충분히 작게 하고, 이들의 전극의 일부가 중첩할 수도 있는 구성으로 한다. 이와 같이, 집적도(集積度)를 향상시킨 반도체 장치를 제공할 수 있다.
도 1a 및 도 1b는 반도체 장치의 단면도 및 평면도.
도 2a 내지 도 2d는 반도체 장치의 제작 공정에 따른 단면도.
도 3a 내지 도 3d는 반도체 장치의 제작 공정에 따른 단면도.
도 4a 내지 도 4d는 반도체 장치의 제작 공정에 따른 단면도.
도 5a 내지 도 5c는 반도체 장치의 제작 공정에 따른 단면도.
도 6a 및 도 6b는 반도체 장치의 단면도 및 평면도.
도 7a 및 도 7b는 반도체 장치의 단면도 및 평면도.
도 8a 내지 도 8h는 반도체 장치의 제작에 사용하는 반도체 기판의 제작 공정에 따른 단면도.
도 9a 내지 도 9e는 반도체 장치의 제작 공정에 따른 단면도.
도 10a 및 도 10b는 반도체 장치의 단면도 및 평면도.
도 11a 및 도 11b는 반도체 장치의 단면도 및 평면도.
도 12a 내지 도 12f는 반도체 장치의 제작 공정에 따른 단면도.
도 13a 내지 도 13c는 반도체 장치의 회로도.
도 14는 반도체 장치의 회로도.
도 15는 타이밍 차트의 도면.
도 16은 반도체 장치의 회로도.
도 17은 타이밍 차트의 도면.
도 18a 내지 도 18f는 반도체 장치를 사용한 전자 기기를 설명하기 위한 도면.
본 발명의 실시형태의 일례에 대해서 도면을 사용하여 이하에 설명한다. 다만, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 형태 및 상세한 사항은 본 발명의 취지 및 범위에서 벗어남이 없이 다양하게 변경될 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
또한, 도면 등에서 나타내는 각 구성의 위치, 크기, 범위 등은 이해를 용이하게 하기 위해서 실제의 위치, 크기, 범위 등을 나타내지 않는 경우가 있다. 따라서, 개시하는 발명은 반드시 도면 등에 개시된 위치, 크기, 범위 등에 한정되지 않는다.
또한, 본 명세서 등에 있어서의 “제 1”, “제 2”, “제 3” 등의 서수사(序數詞)는, 구성 요소의 혼동을 회피하기 위해서 붙이는 것이며, 수(數)적으로 한정하는 것은 아닌 것을 부기한다.
(실시형태 1)
본 실시형태에서는, 본 발명의 일 형태에 따른 반도체 장치의 구성 및 그 제작 방법에 대해서 도 1a 내지 도 6b를 참조하여 설명한다.
<반도체 장치의 단면 구성 및 평면 구성>
도 1a 및 도 1b는, 반도체 장치의 구성의 일례이다. 도 1a에는, 반도체 장치의 단면을 도시하고, 도 1b에는 반도체 장치의 평면을 도시한다. 여기서, 도 1a는 도 1b의 A1-A2 및 B1-B2에 있어서의 단면에 상당한다. 도 1a 및 도 1b에 도시하는 반도체 장치는, 하부(下部)에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부(上部)에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 여기서, 제 1 반도체 재료와 제 2 반도체 재료는 상이한 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 반도체 재료로서는, 예를 들어 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 인듐인, 또는 갈륨비소 등을 사용할 수 있고, 단결정 반도체를 사용하는 것이 바람직하다. 이와 같은 반도체 재료를 사용한 트랜지스터는, 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성 때문에, 전하를 장시간 동안 유지할 수 있다.
또한, 상기 트랜지스터 중 양쪽 모두는 n채널형 트랜지스터로서 설명하지만, p채널형 트랜지스터를 사용할 수 있는 것은 물론이다. 또한, 개시하는 발명의 기술적인 본질은, 정보를 유지하기 위해서 산화물 반도체와 같은 오프 전류를 충분히 저감시킬 수 있는 반도체 재료를 트랜지스터(162)에 사용하는 점에 있기 때문에, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성은 여기서 나타내는 구성에 한정될 필요는 없다.
도 1a 및 도 1b에 도시하는 트랜지스터(160)는, 반도체 재료(예를 들어, 실리콘 등)를 포함하는 기판(100)에 형성된 채널 형성 영역(116)과, 채널 형성 영역(116)을 끼우도록 형성된 불순물 영역(120)과, 불순물 영역(120)에 접하는 금속 화합물 영역(124)과, 채널 형성 영역(116) 위에 형성된 게이트 절연층(108)과, 게이트 절연층(108) 위에 형성된 게이트 전극(110)을 갖는다. 또한, 본 발명의 도면에 있어서, 명시적(明示的)으로는 소스 전극이나 드레인 전극을 갖지 않는 경우가 있지만, 편의상, 이와 같은 상태를 포함하여 트랜지스터라고 부르는 경우가 있다. 또한, 이 경우, 이와 같은 트랜지스터의 접속 관계를 설명하기 위해서 그 트랜지스터의 소스 전극이나 드레인 전극을 본 명세서에 나타내는 경우가 있다.
트랜지스터(160)의 금속 화합물 영역(124)의 일부에는, 전극(126)이 접속된다. 여기서, 전극(126)은 트랜지스터(160)의 소스 전극이나 드레인 전극으로서 기능한다. 또한, 기판(100) 위에는 트랜지스터(160)를 둘러싸도록 소자 분리 절연층(106)이 형성되고, 트랜지스터(160)에 접하여 절연층(128)이 형성된다. 또한, 고집적화를 실현하기 위해서는, 도 1a 및 도 1b에 도시하는 바와 같이, 트랜지스터(160)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(160)의 특성을 중요시하는 경우에는, 게이트 전극(110)의 측면에 사이드 월 절연층을 형성하고, 그 사이드 월 절연층과 중첩하는 영역에 형성된 불순물 농도가 상이한 영역을 포함하여 불순물 영역(120)을 형성하여도 좋다.
도 1a 및 도 1b에 있어서의 트랜지스터(162)는, 절연층(128) 위에 형성된 소스 전극 또는 드레인 전극(142a), 및 소스 전극 또는 드레인 전극(142b)과, 소스 전극 또는 드레인 전극(142a), 및 소스 전극 또는 드레인 전극(142b)과 전기적으로 접속되는 산화물 반도체층(144)과, 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b), 산화물 반도체층(144)을 덮는 게이트 절연층(146)과, 게이트 절연층(146) 위에 산화물 반도체층(144)과 중첩하도록 형성된 게이트 전극(148a)을 갖는다.
여기서, 산화물 반도체층(144)은 수소 등의 불순물이 충분히 제거됨으로써, 또는 충분한 산소가 공급됨으로써, 고순도화된 것이 바람직하다. 구체적으로는, 예를 들어, 산화물 반도체층(144)의 수소 농도는 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는 5×1017atoms/cm3 이하로 한다. 또한, 상술한 산화물 반도체층(144) 중의 수소 농도는, 2차 이온 질량 분석법(SIMS: Secondary Ion Mass Spectroscopy)으로 측정된다. 이와 같이, 수소 농도가 충분히 저감되어 고순도화되고, 충분한 산소가 공급됨으로써 산소 결손(缺損)에 기인하는 에너지 갭 중의 결함 준위가 저감된 산화물 반도체층(144)에서는, 캐리어 농도가 1×1012/cm3 미만, 바람직하게는 1×1011/cm3 미만, 더 바람직하게는 1.45×1010/cm3 미만이 된다. 예를 들어, 실온(25℃)에서의 오프 전류(여기서는 단위 채널 폭(1μm)당의 값)는, 100zA(1zA는 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다. 이와 같이, i형화(진성화) 또는 실질적으로 i형화된 산화물 반도체를 사용함으로써, 매우 뛰어난 오프 전류 특성을 갖는 트랜지스터(162)를 얻을 수 있다.
도 1a 및 도 1b에 있어서의 용량 소자(164)는, 소스 전극 또는 드레인 전극(142a), 산화물 반도체층(144), 게이트 절연층(146), 절연층(150), 및 전극(149a)으로 구성된다. 즉, 소스 전극 또는 드레인 전극(142a)은 용량 소자(164)의 한쪽의 전극으로서 기능하고, 전극(149a)은 용량 소자(164)의 다른 쪽의 전극으로서 기능한다.
도 1a 및 도 1b에 도시되는 용량 소자(164)에서는, 산화물 반도체층(144)과 게이트 절연층(146) 및 절연층(150)을 적층시킴으로써, 소스 전극 또는 드레인 전극(142a)과 전극(149a) 사이의 절연성을 충분히 확보할 수 있다. 또한, 충분한 용량을 확보하기 위해서 게이트 절연층(146) 및 절연층(150) 중 어느 한쪽을 갖지 않는 구성의 용량 소자(164)를 채용하여도 좋다. 또한, 충분한 용량을 확보하기 위해서 산화물 반도체층(144)을 갖지 않는 구성의 용량 소자(164)를 채용하여도 좋다. 또한, 산화물 반도체층(144)을 갖지 않는 구성의 용량 소자(164)를 채용하여도 좋다.
본 실시형태에서는, 트랜지스터(160)와 트랜지스터(162)가 적어도 일부가 중첩하도록 형성된다. 또한, 트랜지스터(162) 및 용량 소자(164)가 트랜지스터(160)와 중첩하도록 형성된다. 예를 들어, 용량 소자(164)의 전극(149a)은 트랜지스터(162)의 게이트 전극(148a)과 적어도 일부가 중첩하여 형성된다. 또한, 용량 소자(164)의 전극(149a)은 트랜지스터(160)의 게이트 전극(110)과 적어도 일부가 중첩하여 형성되는 구성으로 하여도 좋다. 이와 같은 평면 레이아웃을 채용함으로써, 고집적화가 가능하다. 예를 들어, 최소 가공 치수를 F로 하여 메모리 셀이 차지하는 면적을 9F2 내지 25F2로 할 수 있다. 또한, 상기 평면 레이아웃은, 트랜지스터(162)의 게이트 전극(148a)과 용량 소자(164)의 전극(149a)을 상이한 도전층으로 형성하고, 게이트 전극(148a) 위에 트랜지스터(162)를 덮는 절연층(150)을 형성함으로써 실현된다. 전극을 형성하는 프로세스의 제한에 의하여 게이트 전극(148a)과 전극(149a)을 같은 도전층으로 형성하면 전극의 간격이 충분히 좁은 구성으로 하는 것이 어렵다. 이것에 대해서 게이트 전극(148a)과 전극(149a)을 상이한 도전층으로 형성함으로써 이들의 간격을 충분히 좁게 하고 전극의 일부가 중첩하도록 구성하는 것이 가능하게 되기 때문에 고집적화가 가능하게 된다.
또한, 트랜지스터(162) 및 용량 소자(164)에 있어서, 소스 전극 또는 드레인 전극(142a), 및 소스 전극 또는 드레인 전극(142b)의 단부는 테이퍼 형상인 것이 바람직하다. 이 이유는, 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b)의 단부를 테이퍼 형상으로 함으로써, 산화물 반도체층(144)의 피복성을 향상시켜, 단절(斷切)을 방지할 수 있기 때문이다. 여기서, 테이퍼 각은 예를 들어 30° 이상 60° 이하로 한다. 또한, 테이퍼 각이란, 테이퍼 형상을 갖는 층(예를 들어, 소스 전극 또는 드레인 전극(142a))을 그 단면(기판의 표면과 직교하는 면)에 수직인 방향으로부터 관찰하였을 때에, 상기 층의 측면과 저면(底面)이 이루는 경사 각도를 가리킨다.
게이트 전극(148a)을 덮도록 절연층(150)이 형성되고, 트랜지스터(162) 및 용량 소자(164) 위에는, 절연층(151)이 형성되고, 절연층(151) 위에는 절연층(152)이 형성된다. 그리고, 게이트 절연층(146), 절연층(150), 절연층(151), 절연층(152) 등에 형성된 개구에는 전극(154)이 형성되고, 절연층(152) 위에는 전극(154)과 접속하는 배선(156)이 형성된다. 또한, 도 1a 및 도 1b에서는, 전극(126) 및 전극(154)을 사용하여 금속 화합물 영역(124), 소스 전극 또는 드레인 전극(142b), 및 배선(156)을 접속하지만, 개시하는 발명은 이것에 한정되지 않는다. 예를 들어, 소스 전극 또는 드레인 전극(142b)을 금속 화합물 영역(124)에 직접 접촉시켜도 좋다. 또는, 배선(156)을 소스 전극 또는 드레인 전극(142b)에 직접 접촉시켜도 좋다.
또한, 도 1a 및 도 1b에 있어서, 금속 화합물 영역(124)과 소스 전극 또는 드레인 전극(142b)을 접속하는 전극(126)과, 소스 전극 또는 드레인 전극(142b)과 배선(156)을 접속하는 전극(154)은 중첩하여 배치된다. 즉, 트랜지스터(160)의 소스 전극 또는 드레인 전극으로서 기능하는 전극(126)과, 트랜지스터(162)의 소스 전극 또는 드레인 전극(142b)이 접하는 영역은, 트랜지스터(162)의 소스 전극 또는 드레인 전극(142b)과, 메모리 셀 중의 하나와 다른 메모리 셀을 접속하는 배선(156)이 접하는 영역과 중첩된다. 이와 같은 레이아웃을 채용함으로써, 고집적화를 도모할 수 있다.
<반도체 장치의 제작 방법>
다음에, 상기 반도체 장치의 제작 방법의 일례에 대해서 설명한다. 이하에서는, 먼저 하부 트랜지스터(160)의 제작 방법에 대해서 도 2a 내지 도 3d를 참조하여 설명하고, 그 후 상부 트랜지스터(162) 및 용량 소자(164)의 제작 방법에 대해서 도 4a 내지 도 5c를 참조하여 설명한다.
<하부 트랜지스터의 제작 방법>
우선, 반도체 재료를 포함하는 기판(100)을 준비한다(도 2a 참조). 반도체 재료를 포함하는 기판(100)으로서는, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수 있다. 여기서는, 반도체 재료를 포함하는 기판(100)으로서, 단결정 실리콘 기판을 사용하는 경우의 일례에 대해서 나타낸다. 또한, 일반적으로는 “SOI 기판”은, 절연 표면 위에 실리콘 반도체층이 형성된 구성의 기판을 말하지만, 본 명세서 등에 있어서의 개념으로서는, 절연 표면 위에 실리콘 이외의 재료로 이루어지는 반도체층이 형성된 구성의 기판도 포함한다. 즉, “SOI 기판”이 갖는 반도체층은, 실리콘 반도체층에 한정되지 않는다. 또한, SOI 기판에는, 유리 기판 등의 절연 기판 위에 절연층을 개재하여 반도체층이 형성된 구성이 포함된다.
또한, 반도체 재료를 포함하는 기판(100)으로서, 실리콘 등의 단결정 반도체 기판을 사용하면, 반도체 장치의 판독 동작을 고속화할 수 있기 때문에 특히 적합하다.
기판(100) 위에는, 소자 분리 절연층을 형성하기 위한 마스크가 되는 보호층(102)을 형성한다(도 2a 참조). 보호층(102)으로서는, 예를 들어, 산화실리콘이나 질화실리콘, 산화질화실리콘 등을 재료로 하는 절연층을 사용할 수 있다. 또한, 이 공정의 전후(前後)에 있어서, 트랜지스터의 임계값 전압을 제어하기 위해서, n형의 도전성을 부여하는 불순물 원소나 p형의 도전성을 부여하는 불순물 원소를 기판(100)에 첨가하여도 좋다. 반도체가 실리콘인 경우, n형의 도전성을 부여하는 불순물 원소로서는, 예를 들어, 인이나 비소 등을 사용할 수 있다. 또한, p형의 도전성을 부여하는 불순물 원소로서는, 예를 들어 붕소, 알루미늄, 갈륨 등을 사용할 수 있다.
다음에, 상기 보호층(102)을 마스크로 하여 에칭을 행하고, 보호층(102)으로 덮이지 않는 영역(노출되는 영역) 중의 기판(100)의 일부를 제거한다. 이로써, 다른 반도체 영역과 분리된 반도체 영역(104)이 형성된다(도 2b 참조). 상기 에칭에는, 드라이 에칭을 사용하는 것이 바람직하지만, 웨트 에칭을 사용하여도 좋다. 에칭 가스나 에칭 액에 대해서는 피(被)에칭 재료에 따라 적절히 선택할 수 있다.
다음에, 반도체 영역(104)을 덮도록 절연층을 형성하고, 반도체 영역(104)에 중첩하는 영역의 절연층을 선택적으로 제거함으로써, 소자 분리 절연층(106)을 형성한다(도 2c 참조). 상기 절연층은, 산화실리콘이나 질화실리콘, 산화질화실리콘 등을 사용하여 형성된다. 절연층을 제거하는 방법으로서는, CMP(화학적 기계적 연마) 등의 연마 처리나 에칭 처리 등이 있지만, 그 중에서 어느 처리법을 사용하여도 좋다. 또한, 반도체 영역(104)을 형성한 후, 또는 소자 분리 절연층(106)을 형성한 후에는, 상기 보호층(102)을 제거한다.
여기서, CMP 처리란, 표면을 화학적·기계적인 복합 작용에 의하여 평탄화하는 수법이다. 보다 구체적으로는, 연마 스테이지 위에 연마포를 부착하고, 피가공물과 연마포 사이에 슬러리(연마제)를 공급하면서 연마 스테이지와 피가공물을 각각 회전 또는 요동(搖動)시켜 피가공물의 표면을, 슬러리와 피가공물 표면 사이에서의 화학 반응 및 연마포와 피가공물의 기계적 연마의 작용에 의하여 피가공물의 표면을 연마하는 방법이다.
또한, 소자 분리 절연층(106)의 형성 방법으로서, 절연층을 선택적으로 제거하는 방법 이외에 산소를 주입함으로써 절연성을 갖는 영역을 형성하는 방법 등을 사용할 수도 있다.
다음에, 반도체 영역(104) 표면에 절연층을 형성하고, 상기 절연층 위에 도전 재료를 포함하는 층을 형성한다.
절연층은, 이후 게이트 절연층이 되는 층이며, 예를 들어, 반도체 영역(104) 표면의 열 처리(열 산화 처리나 열 질화 처리 등)에 의하여 형성할 수 있다. 열 처리 대신에 고밀도 플라즈마 처리를 적용하여도 좋다. 고밀도 플라즈마 처리는, 예를 들어, 헬륨(He), 아르곤(Ar), 크립톤(Kr), 크세논(Xe) 등의 희 가스, 산소, 산화질소, 암모니아, 질소, 수소 등 중 어느 가스의 혼합 가스를 사용하여 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 사용하여 절연층을 형성하여도 좋다. 상기 절연층은, 산화갈륨, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연층의 두께는 예를 들어, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
도전 재료를 포함하는 층은, 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전 재료를 포함하는 층을 형성하여도 좋다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀코팅법 등의 각종 성막 방법을 사용할 수 있다. 또한, 본 실시형태에서는, 도전 재료를 포함하는 층을 금속 재료를 사용하여 형성하는 경우의 일례에 대해서 나타낸다.
그 후, 절연층 및 도전 재료를 포함하는 층을 선택적으로 에칭하여 게이트 절연층(108), 게이트 전극(110)을 형성한다(도 2c 참조).
다음에, 반도체 영역(104)에 인(P)이나 비소(As) 등을 첨가하여 채널 형성 영역(116) 및 불순물 영역(120)을 형성한다(도 2d 참조). 또한, 여기서는 n형 트랜지스터를 형성하기 위해서 인이나 비소를 첨가하지만, p형 트랜지스터를 형성하는 경우에는, 붕소(B)나 알루미늄(Al) 등의 불순물 원소를 첨가하면 좋다. 여기서, 첨가하는 불순물의 농도는 적절히 설정할 수 있지만, 반도체 소자가 고도로 미세화되는 경우에는, 그 농도를 높이는 것이 바람직하다.
또한, 게이트 전극(110)의 주위에 사이드 월 절연층을 형성하고, 불순물 원소가 상이한 농도로 첨가된 불순물 영역을 형성하여도 좋다.
다음에, 게이트 전극(110), 불순물 영역(120) 등을 덮도록 금속층(122)을 형성한다(도 3a 참조). 상기 금속층(122)은, 진공 증착법이나 스퍼터링법, 스핀코팅법 등의 각종 성막 방법을 사용하여 형성할 수 있다. 금속층(122)은 반도체 영역(104)을 구성하는 반도체 재료와 반응함으로써 저저항의 금속 화합물이 되는 금속 재료를 사용하여 형성하는 것이 바람직하다. 이와 같은 금속 재료로서는, 예를 들어 티타늄, 탄탈, 텅스텐, 니켈, 코발트, 백금 등이 있다.
다음에, 열 처리를 행하여 상기 금속층(122)과 반도체 재료를 반응시킨다. 이로써, 불순물 영역(120)에 접하는 금속 화합물 영역(124)이 형성된다(도 3a 참조). 또한, 게이트 전극(110)으로서 다결정 실리콘 등을 사용하는 경우에는, 게이트 전극(110)의 금속층(122)과 접촉하는 부분에도 금속 화합물 영역이 형성된다.
상기 열 처리로서는, 예를 들어, 플래시 램프 조사에 의한 열 처리를 사용할 수 있다. 물론, 그 이외의 열 처리 방법을 사용하여도 좋지만, 금속 화합물의 형성에 따른 화학 반응의 제어성(制御性)을 향상시키기 위해서는, 극히 단시간의 열 처리를 실현할 수 있는 방법을 사용하는 것이 바람직하다. 또한, 상술한 금속 화합물 영역은, 금속 재료와 반도체 재료의 반응에 의하여 형성되는 것이며, 충분히 도전성이 높아진 영역이다. 상기 금속 화합물 영역을 형성함으로써, 전기 저항을 충분히 저감하고 소자 특성을 향상시킬 수 있다. 또한, 금속 화합물 영역(124)을 형성한 후에는, 금속층(122)은 제거한다.
다음에, 금속 화합물 영역(124)의 일부와 접하는 영역에 전극(126)을 형성한다(도 3b 참조). 전극(126)은, 예를 들어 도전 재료를 포함하는 층을 형성한 후에 상기 층을 선택적으로 에칭함으로써 형성된다. 도전 재료를 포함하는 층은, 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전 재료를 포함하는 층을 형성하여도 좋다. 형성 방법도 특별히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀코팅법 등의 각종 성막 방법을 사용할 수 있다.
또한, 전극(126)은, 절연층(128)을 형성한 후에, 절연층(128)에 금속 화합물 영역(124)까지 도달하는 개구를 형성하고, 상기 개구를 메우도록 형성할 수도 있다.
이 경우, 예를 들어, 개구를 포함하는 영역에 PVD법에 의하여 티타늄막을 얇게 형성하고, CVD법에 의하여 질화티타늄막을 얇게 형성한 후에, 개구를 메우도록 텅스텐막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의하여 형성되는 티타늄막은, 피형성면의 산화막(자연 산화막 등)을 환원(還元)하고, 하부 전극 등(여기서는 금속 화합물 영역(124))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 그 후에 형성되는 질화티타늄막은, 도전성 재료의 확산을 억제하는 배리어 기능을 구비한다. 또한, 티타늄이나 질화티타늄 등에 의한 배리어막을 형성한 후에, 도금법에 의하여 구리 막을 형성하여도 좋다.
다음에, 상술한 공정에 의하여 형성된 각 구성을 덮도록 절연층(128)을 형성한다(도 3c 참조). 절연층(128)은, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 특히, 절연층(128)에 유전율이 낮은(low-k) 재료를 사용함으로써, 각종 전극이나 배선이 중첩하는 것에 기인하는 용량을 충분히 저감할 수 있기 때문에, 바람직하다. 또한, 절연층(128)에는 이들의 재료를 사용한 다공성(多孔性) 절연층을 적용하여도 좋다. 다공성의 절연층에서는, 밀도가 높은 절연층과 비교하여 유전율이 저하하기 때문에, 전극이나 배선에 기인하는 용량을 더 저감할 수 있다. 또한, 절연층(128)은, 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성할 수도 있다. 또한, 여기서는 절연층(128)의 단층 구조로 하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 2층 이상의 적층 구조로 하여도 좋다.
상술한 공정에 의하여 반도체 재료를 포함하는 기판(100)을 사용한 트랜지스터(160)가 형성된다(도 3c 참조). 이와 같은 트랜지스터(160)는, 고속 동작을 행할 수 있다는 특징을 갖는다. 따라서, 상기 트랜지스터를 판독용의 트랜지스터로서 사용함으로써, 정보의 판독을 고속으로 행할 수 있다.
그 후, 트랜지스터(162) 및 용량 소자(164)를 형성하기 전의 처리로서, 절연층(128)에 CMP 처리를 행하여 게이트 전극(110) 및 전극(126)의 상면을 노출시킨다(도 3d 참조). 게이트 전극(110) 및 전극(126)의 상면을 노출시키는 처리로서는, CMP 처리 이외에 에칭 처리 등을 적용할 수도 있지만, 트랜지스터(162)의 특성을 향상시키기 위해서 절연층(128)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
또한, 상기 각 공정의 전후에는, 전극이나 배선, 반도체층, 절연층 등을 더 형성하는 공정을 포함하여도 좋다. 예를 들어, 배선의 구조로서 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여 고도로 집적화한 반도체 장치를 실현할 수도 있다.
<상부 트랜지스터의 제작 방법>
다음에, 게이트 전극(110), 전극(126), 절연층(128) 등의 위에 도전층을 형성하고, 상기 도전층을 선택적으로 에칭하여 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b)을 형성한다(도 4a 참조).
도전층은, 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중에서 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용하여도 좋다.
도전층은, 단층 구조라도 좋고, 2층 이상의 적층 구조로 하여도 좋다. 예를 들어, 티타늄막이나 질화티타늄막의 단층 구조, 실리콘을 포함하는 알루미늄막의 단층 구조, 알루미늄막 위에 티타늄막이 적층된 2층 구조, 질화티타늄막 위에 티타늄막이 적층된 2층 구조, 티타늄막과 알루미늄막과 티타늄막이 적층된 3층 구조 등을 들 수 있다. 또한, 도전층을 티타늄막이나 질화티타늄막의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극 또는 드레인 전극(142a), 및 소스 전극 또는 드레인 전극(142b)으로 가공하기 쉽다는 장점이 있다.
또한, 도전층은 도전성의 금속 산화물을 사용하여 형성하여도 좋다. 도전성의 금속 산화물로서는, 산화인듐(In2O3), 산화주석(SnO2), 산화아연(ZnO), 산화인듐산화주석합금(In2O3-SnO2, ITO라고 약기하는 경우가 있다), 산화인듐산화아연합금(In2O3-ZnO), 또는 이들의 금속 산화물 재료에 실리콘 또는 산화실리콘을 함유시킨 것을 사용할 수 있다.
도전층의 에칭은, 형성되는 소스 전극 또는 드레인 전극(142a), 및 소스 전극 또는 드레인 전극(142b)의 단부가, 테이퍼 형상이 되도록 행하는 것이 바람직하다. 여기서, 테이퍼 각은, 예를 들어 30° 이상 60° 이하인 것이 바람직하다. 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b)의 단부를 테이퍼 형상이 되도록 에칭함으로써, 이후 형성되는 게이트 절연층(146)의 피복성을 향상시켜 단절을 방지할 수 있다.
상부 트랜지스터의 채널 길이(L)는, 소스 전극 또는 드레인 전극(142a), 및 소스 전극 또는 드레인 전극(142b) 하단부(下端部)의 간격에 따라 결정된다. 또한, 채널 길이(L)가 25nm 미만의 트랜지스터를 형성하는 경우에 사용하는 마스크를 형성하기 위한 노광을 행할 때에는, 수nm 내지 수십nm의 파장이 짧은 초자외선(Extreme Ultraviolet)을 사용하는 것이 바람직하다. 초자외선에 의한 노광은, 해상도가 높고, 초점(焦點)심도도 크다. 따라서, 이후 형성되는 트랜지스터의 채널 길이(L)를 10nm 이상 1000nm(1μm) 이하로 할 수도 있고, 회로의 동작 속도를 높일 수 있다. 또한, 미세화에 의하여 반도체 장치의 소비 전력을 저감할 수도 있다.
또한, 절연층(128) 위에는, 하지로서 기능하는 절연층을 형성하여도 좋다. 상기 절연층은, PVD법이나 CVD법 등을 사용하여 형성할 수 있다.
또한, 소스 전극 또는 드레인 전극(142a), 및 소스 전극 또는 드레인 전극(142b) 위에 각각 절연층을 형성하여도 좋다. 절연층은 이후 형성되는 게이트 전극의 일부와 중첩하도록 형성된다. 이와 같은 절연층을 형성함으로써, 게이트 전극과, 소스 전극 또는 드레인 전극 사이의 용량을 저감시킬 수 있다.
다음에, 소스 전극 또는 드레인 전극(142a), 및 소스 전극 또는 드레인 전극(142b)을 덮도록 산화물 반도체층을 형성한 후, 상기 산화물 반도체층을 선택적으로 에칭하여 산화물 반도체층(144)을 형성한다(도 4b 참조).
산화물 반도체층으로서는, 적어도 In, Ga, Sn, 및 Zn으로부터 선택된 1종 이상의 원소를 함유한다. 예를 들어, 4원계 금속 산화물인 In-Sn-Ga-Zn-O계나, 3원계 금속 산화물인 In-Ga-Zn-O계, In-Sn-Zn-O계, In-Al-Zn-O계, Sn-Ga-Zn-O계, Al-Ga-Zn-O계, Sn-Al-Zn-O계나, 2원계 금속 산화물인 In-Zn-O계, In-Ga-O계, Sn-Zn-O계, Al-Zn-O계, Zn-Mg-O계, Sn-Mg-O계, In-Mg-O계나, In-O계, Sn-O계, Zn-O계 등을 사용하여 형성할 수 있다. 또한, 상기 산화물 반도체에 In, Ga, Sn, 및 Zn 이외의 원소, 예를 들어 SiO2를 포함시켜도 좋다.
예를 들어, In-Ga-Zn-O계 산화물 반도체는, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물 반도체를 의미하고, 그 조성 비율은 불문하다.
그 중에서도, In-Ga-Zn-O계 산화물 반도체 재료는, 무전계일 때의 저항이 충분히 높고, 오프 전류를 충분히 작게 할 수 있고, 또한, 전계 효과 이동도도 높기 때문에, 반도체 장치에 사용하는 반도체 재료로서는 적합하다.
In-Ga-Zn-O계 산화물 반도체 재료의 대표적인 예로서는, InGaO3(ZnO)m(m>0)으로 표기되는 것이 있다. 또한, Ga 대신에 M의 표기를 사용하여 InMO3(ZnO)m(m>0)으로 표기되는 산화물 반도체 재료가 있다. 여기서, M은 갈륨(Ga), 알루미늄(Al), 철(Fe), 니켈(Ni), 망간(Mn), 코발트(Co) 등 중에서 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 예를 들어, M으로서는, Ga, Ga 및 Al, Ga 및 Fe, Ga 및 Ni, Ga 및 Mn, Ga 및 Co 등을 적용할 수 있다. 또한, 상술한 조성은 결정 구조로부터 얻을 수 있는 조성이고, 어디까지나 일례에 불과한 것을 부기한다.
산화물 반도체층을 스퍼터링법에 의하여 제작하기 위한 타깃으로서는, In:Ga:Zn=1:x:y(x는 0 이상, y는 0.5 이상 5 이하)의 조성 비율로 나타내는 것을 사용하는 것이 바람직하다. 예를 들어, In2O3:Ga2O3:ZnO=1:1:2[mol수 비율]의 조성 비율을 갖는 금속 산화물 타깃 등을 사용할 수 있다. 또한, In2O3:Ga2O3:ZnO=1:1:1[mol수 비율]의 조성 비율을 갖는 금속 산화물 타깃이나 In2O3:Ga2O3:ZnO=1:1:4[mol수 비율]의 조성 비율을 갖는 금속 산화물 타깃이나 In2O3:Ga2O3:ZnO=1:0:2[mol수 비율]의 조성 비율을 갖는 금속 산화물 타깃을 사용할 수도 있다.
또한, 산화물 반도체로서 In-Zn-O계의 재료를 사용하는 경우, 사용하는 타깃의 조성 비율은 원자수 비율로 In:Zn=50:1 내지 1:2(mol수 비율로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(mol수 비율로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더 바람직하게는, In:Zn=15:1 내지 1.5:1(mol수 비율로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들어, In-Zn-O계 산화물 반도체의 형성에 사용되는 타깃은 원자수 비율이 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다.
본 실시형태에서는, 비정질 구조의 산화물 반도체층을 In-Ga-Zn-O계의 금속 산화물 타깃을 사용하는 스퍼터링법에 의하여 형성한다.
금속 산화물 타깃 중의 금속 산화물의 상대 밀도는 80% 이상, 바람직하게는 95% 이상, 더 바람직하게는 99.9% 이상이다. 상대 밀도가 높은 금속 산화물 타깃을 사용함으로써, 치밀한 구조의 산화물 반도체층을 형성할 수 있다.
산화물 반도체층을 형성하는 분위기는, 희 가스(대표적으로는 아르곤) 분위기, 산소 분위기, 또는 희 가스(대표적으로는 아르곤)와 산소의 혼합 분위기로 하는 것이 바람직하다. 구체적으로는, 예를 들어, 수소, 물, 수산기, 수소화물 등의 불순물이 1ppm 이하(바람직하게는 10ppb 이하)까지 제거된 고순도 가스 분위기를 사용하는 것이 바람직하다.
산화물 반도체층을 형성할 때에는, 예를 들어 감압 상태로 유지된 처리실 내에 피처리물을 유지하고, 피처리물의 온도가 100℃ 이상 550℃ 미만, 바람직하게는 200℃ 이상 400℃ 이하가 되도록 피처리물을 가열한다. 또는, 산화물 반도체층을 형성할 때의 피처리물의 온도는, 실온(25℃±10℃, 15℃ 이상 35℃ 이하)으로 하여도 좋다. 그리고, 처리실 내의 수분을 제거하면서, 수소나 물 등이 제거된 스퍼터링 가스를 도입하고 상기 타깃을 사용하여 산화물 반도체층을 형성한다. 피처리물을 가열하면서 산화물 반도체층을 형성함으로써, 산화물 반도체층에 포함되는 불순물을 저감시킬 수 있다. 또한, 스퍼터링에 의한 손상을 경감시킬 수 있다. 처리실 내의 수분을 제거하기 위해서는, 흡착형의 진공 펌프를 사용하는 것이 바람직하다. 예를 들어, 클라이오 펌프(cryopump), 이온 펌프, 티타늄 서블리메이션 펌프(titanium sublimation pump) 등을 사용할 수 있다. 또한, 터보(turbo) 분자 펌프에 콜드 트랩(cold trap)을 설치한 것을 사용하여도 좋다. 클라이오 펌프 등을 사용하여 배기함으로써, 처리실로부터 수소나 물 등을 제거할 수 있기 때문에, 산화물 반도체층 중의 불순물 농도를 저감할 수 있다.
산화물 반도체층의 형성 조건으로서는, 예를 들어 피처리물과 타깃의 거리가 170mm, 압력이 0.4Pa, 직류(DC) 전력이 0.5kW, 분위기가 산소(산소 100%) 분위기, 또는 아르곤(아르곤 100%) 분위기, 또는 산소와 아르곤의 혼합 분위기라는 조건을 적용할 수 있다. 또한, 펄스 직류(DC) 전원을 사용하면, 성막시에 형성되는 분말 상태 물질(파티클(particle)이나 먼지라고도 한다)을 저감할 수 있고, 막 두께 분포도 균일하게 되기 때문에 바람직하다. 산화물 반도체층의 두께는, 1nm 이상 50nm 이하, 바람직하게는 1nm 이상 30nm 이하, 더 바람직하게는 1nm 이상 10nm 이하로 한다. 이와 같은 두께의 산화물 반도체층을 사용함으로써, 미세화에 따른 단 채널 효과를 억제할 수 있다. 다만, 적용하는 산화물 반도체 재료나 반도체 장치의 용도 등의 조건에 따라 산화물 반도체층의 적절한 두께는 상이하기 때문에, 그 두께는 사용하는 재료나 용도 등에 따라 선택할 수도 있다.
또한, 산화물 반도체층을 스퍼터링법에 의하여 형성하기 전에는, 아르곤 가스를 도입하여 플라즈마를 발생시키는 역 스퍼터링을 행하고, 산화물 반도체층이 형성되는 표면(예를 들어, 절연층(128) 표면)의 부착물을 제거하는 것이 바람직하다. 여기서, 일반적인 스퍼터링은 스퍼터링 타깃에 이온을 충돌시키는 방법을 가리키지만, 역 스퍼터링은 기판의 처리 표면에 이온을 충돌시킴으로써 그 표면을 개질하는 방법을 말한다. 처리 표면에 이온을 충돌시키는 방법으로서는, 아르곤 분위기하에서 처리 표면 측에 고주파 전압을 인가하여 피처리물 부근에 플라즈마를 생성하는 방법 등이 있다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등에 의한 분위기를 적용하여도 좋다.
그 후, 산화물 반도체층에 대해서, 열 처리(제 1 열 처리)를 행하는 것이 바람직하다. 이 제 1 열 처리에 의하여 산화물 반도체층 중의 과잉의 수소(물이나 수산기를 포함한다)를 제거하여 산화물 반도체층의 구조가 가지런하게 하고, 에너지 갭 중의 결함 준위를 저감시킬 수 있다. 제 1 열 처리의 온도는 예를 들어 300℃ 이상 550℃ 미만, 또는 400℃ 이상 500℃ 이하로 한다.
열 처리는, 예를 들어 저항 발열체 등을 사용한 전기로에 피처리물을 도입하여 질소 분위기하, 450℃, 1시간의 조건으로 행할 수 있다. 열 처리를 행하는 동안, 산화물 반도체층은 대기에 노출시키지 않고, 물이나 수소가 혼입하지 않도록 한다.
열 처리 장치는 전기로에 한정되지 않고, 가열된 가스 등의 매체로부터의 열 전도, 또는 열 복사(輻射)에 의하여 피처리물을 가열하는 장치를 사용하여도 좋다. 예를 들어, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 방출되는 광(전자파)의 복사에 의하여 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 열 처리를 행하는 장치이다. 가스로서는, 아르곤 등의 희 가스, 또는 질소와 같은 열 처리에 의하여 피처리물과 반응하지 않는 불활성 기체가 사용된다.
예를 들어, 제 1 열 처리로서, 가열된 불활성 가스 분위기 중에 피처리물을 투입하여 수분간 가열한 후, 상기 불활성 가스 분위기 중에서 피처리물을 꺼내는 GRTA 처리를 행하여도 좋다. GRTA 처리를 사용하면, 단시간에서의 고온 열 처리가 가능하게 된다. 또한, 피처리물의 내열 온도를 초과하는 온도라도 적용할 수 있다. 또한, 처리 중에 불활성 가스를, 산소를 포함하는 가스로 바꾸어도 좋다. 산소를 포함하는 분위기에 있어서, 제 1 열 처리를 행함으로써, 산소 결손에 기인하는 에너지 갭 중의 결함 준위를 저감할 수 있기 때문이다.
또한, 불활성 가스 분위기로서는, 질소 또는 희 가스(헬륨, 네온, 아르곤 등)를 주성분으로 하는 분위기이며, 물, 수소 등이 포함되지 않는 분위기를 적용하는 것이 바람직하다. 예를 들어, 열 처리 장치에 도입하는 질소나 헬륨, 네온, 아르곤 등의 희 가스의 순도를 6N(99.9999%) 이상, 바람직하게는 7N(99.99999%) 이상(즉, 불순물 농도가 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 한다.
어쨌든, 제 1 열 처리에 의하여 불순물을 저감시켜, i형(진성 반도체) 또는 i형에 가능한 한 가까운 산화물 반도체층을 형성함으로써, 매우 뛰어난 특성의 트랜지스터를 실현할 수 있다.
또한, 상술한 열 처리(제 1 열 처리)에는, 수소나 물 등을 제거하는 효과가 있기 때문에, 상기 열 처리를 탈수화 처리나 탈수소화 처리 등이라고 부를 수 있다. 상기 탈수화 처리나 탈수소화 처리는 산화물 반도체층을 형성한 후나 게이트 절연층을 형성한 후, 게이트 전극을 형성한 후 등의 타이밍에 있어서 행할 수도 있다. 또한, 이와 같은 탈수화 처리, 탈수소화 처리는 1번에 한정되지 않고, 복수 횟수 행하여도 좋다.
산화물 반도체층의 에칭은, 상기 열 처리 전, 또는 상기 열 처리 후 중 어느 경우에서도 행하여도 좋다. 또한, 소자의 미세화의 관점에서는, 드라이 에칭을 사용하는 것이 바람직하지만, 웨트 에칭을 사용하여도 좋다. 에칭 가스나 에칭 액에 대해서는 피에칭 재료에 따라 적절히 선택할 수 있다. 또한, 소자에 있어서의 리크 등이 문제가 되지 않는 경우에는, 산화물 반도체층을 섬 형상으로 가공하지 않고 사용하여도 좋다.
다음에, 산화물 반도체층(144)에 접하는 게이트 절연층(146)을 형성하고, 그 후 게이트 절연층(146) 위에서 산화물 반도체층(144)과 중첩하는 영역에 게이트 전극(148a)을 형성한다(도 4c 참조).
게이트 절연층(146)은, CVD법이나 스퍼터링법 등을 사용하여 형성할 수 있다. 또한, 게이트 절연층(146)은, 산화갈륨, 산화실리콘, 질화실리콘, 산화질화실리콘, 산화알루미늄, 산화탄탈, 산화하프늄, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 포함하도록 형성하는 것이 바람직하다. 게이트 절연층(146)은, 단층 구조로 하여도 좋고, 적층 구조로 하여도 좋다. 또한, 그 막 두께는 특별히 한정되지 않지만, 반도체 장치를 미세화하는 경우에는 트랜지스터의 동작을 확보하기 위해서 얇게 하는 것이 바람직하다. 예를 들어, 산화실리콘을 사용하는 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
상술한 바와 같이, 게이트 절연층을 얇게 하면, 터널 효과 등에 기인하는 게이트 리크가 문제가 된다. 게이트 리크 문제를 해소하기 위해서는, 게이트 절연층(146)에 산화하프늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등의 고유전율(high-k) 재료를 사용하면 좋다. high-k 재료를 게이트 절연층(146)에 사용함으로써, 전기적 특성을 확보하면서 게이트 리크를 억제하기 위해서 막 두께를 크게 할 수 있다. 또한, high-k 재료를 포함하는 막과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등 중의 어느 것을 포함하는 막과의 적층 구조로 하여도 좋다.
게이트 절연층(146)을 형성한 후에는, 불활성 가스 분위기하, 또는 산소 분위기하에서 제 2 열 처리를 행하는 것이 바람직하다. 열 처리의 온도는 200℃ 이상 450℃ 이하, 바람직하게는 250℃ 이상 350℃ 이하이다. 예를 들어, 질소 분위기하에서 250℃, 1시간의 열 처리를 행하면 좋다. 제 2 열 처리를 행함으로써, 트랜지스터의 전기적 특성의 편차를 경감시킬 수 있다. 또한, 게이트 절연층(146)이 산소를 포함하는 경우, 산화물 반도체(144)에 산소를 공급하여 상기 산화물 반도체층(144)의 산소 결손을 보전(補塡)하여 i형(진성 반도체) 또는 가능한 한 i형에 가까운 산화물 반도체층(144)을 형성할 수도 있다.
또한, 본 실시형태에서는, 게이트 절연층(146)을 형성한 후에 제 2 열 처리를 행하지만, 제 2 열 처리의 타이밍은 이것에 한정되지 않는다. 예를 들어, 게이트 전극을 형성한 후에 제 2 열 처리를 행하여도 좋다. 또한, 제 1 열 처리에 이어 제 2 열 처리를 행하여도 좋고, 제 1 열 처리에 제 2 열 처리를 겸하여도 좋고, 제 2 열 처리에 제 1 열 처리를 겸하여도 좋다.
상술한 바와 같이, 제 1 열 처리와 제 2 열 처리 중 적어도 하나를 적용함으로써, 산화물 반도체층(144)을 그 주성분 외의 불순물이 극력(極力) 포함되지 않도록 고순도화할 수 있다.
게이트 전극(148a)은, 게이트 절연층(146) 위에 도전층을 형성한 후에, 상기 도전층을 선택적으로 에칭함으로써 형성할 수 있다. 게이트 전극(148a)이 되는 도전층은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 자세한 내용은, 소스 전극 또는 드레인 전극(142a) 등의 경우와 마찬가지이며, 이들의 기재를 참작할 수 있다. 상술한 공정에 의하여 트랜지스터(162)를 형성할 수 있다.
다음에, 게이트 절연층(146) 및 게이트 전극(148a)을 덮도록, 절연층(150)을 형성하고, 그 후에 절연층(150) 위의 소스 전극 또는 드레인 전극(142a)과 중첩하는 영역에 전극(149a)을 형성한다(도 4d 참조). 절연층(150)을 형성하기 전에 용량 소자(164)를 형성하는 영역의 게이트 절연층(146)을 제거하여도 좋다. 용량 소자(164)를 형성하는 영역의 게이트 절연층(146)을 제거함으로써 용량 소자(164)의 용량을 증가시킬 수 있다.
절연층(150)은, CVD법이나 스퍼터링법 등을 사용하여 형성할 수 있다. 자세한 내용은, 게이트 절연층(146) 등의 경우와 마찬가지이고, 이들의 기재를 참작할 수 있다.
전극(149a)은, 절연층(150) 위에 도전층을 형성한 후에, 상기 도전층을 선택적으로 에칭함으로써 형성할 수 있다. 전극(149a)이 되는 도전층은 스퍼터링법을 비롯한 PVD법이나, 플라즈마 CVD법 등의 CVD법을 사용하여 형성할 수 있다. 자세한 내용은, 소스 전극 또는 드레인 전극(142a) 등의 경우와 마찬가지이며, 이들의 기재를 참작할 수 있다. 상술한 공정에 의하여 용량 소자(164)를 형성할 수 있다.
용량 소자용의 전극이 되는 전극(149a)은, 트랜지스터(162)의 게이트 전극(148a)의 적어도 일부가 중첩하도록 형성하는 것이 바람직하다. 또한, 전극(149a)은 트랜지스터(160)의 게이트 전극(110)의 적어도 일부가 중첩하도록 형성하여도 좋다. 이와 같은 구성을 적용함으로써, 회로 면적을 충분히 축소시킬 수 있기 때문이다. 또한, 이러한 구성을 실현할 수 있는 이유는, 게이트 전극(148a)과 전극(149a)을 상이한 도전층으로 형성하기 때문이다. 전극을 형성하는 프로세스의 제한에 의하여 게이트 전극(148a)과 전극(149a)을 같은 도전층으로 형성하는 경우에는, 전극의 간격이 충분히 좁은 구성으로 하는 것이 어렵다. 이것에 대해서, 게이트 전극(148a)과 전극(149a)을 상이한 도전층으로 형성하면 이들의 간격을 충분히 좁게 하고 전극의 일부가 중첩하도록 구성할 수 있기 때문에 고집적화가 가능하게 된다.
다음에, 절연층(150) 및 전극(149a) 위에 절연층(151) 및 절연층(152)을 형성한다(도 5a 참조). 절연층(151) 및 절연층(152)은, PVD법이나 CVD법 등을 사용하여 형성할 수 있다. 또한, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다.
또한, 절연층(151)이나 절연층(152)에는, 유전율이 낮은 재료나, 유전율이 낮은 구조(다공성 구조 등)를 사용하는 것이 바람직하다. 절연층(151)이나 절연층(152)의 유전율을 낮게 함으로써, 배선이나 전극 등의 사이에 생기는 용량을 저감하고, 동작의 고속화를 도모할 수 있기 때문이다.
또한, 본 실시형태에서는, 절연층(151)과 절연층(152)의 적층 구조로 하지만, 본 발명의 일 형태는 이것에 한정되지 않는다. 1층으로 하여도 좋고, 3층 이상의 적층 구조로 하여도 좋다. 또한, 절연층을 형성하지 않는 구성으로 할 수도 있다.
또한, 상기 절연층(152)은, 그 표면이 평탄하게 되도록 형성하는 것이 바람직하다. 표면이 평탄하게 되도록 절연층(152)을 형성함으로써, 반도체 장치를 미세화한 경우 등에 있어서도, 절연층(152) 위에 전극이나 배선 등을 적합하게 형성할 수 있기 때문이다. 또한, 절연층(152)의 평탄화는, CMP 처리 등의 방법을 사용하여 행할 수 있다.
다음에, 게이트 절연층(146), 절연층(150), 절연층(151), 절연층(152)에 소스 전극 또는 드레인 전극(142b)까지 도달하는 개구(153)를 형성한다(도 5b 참조). 상기 개구(153)는 마스크 등을 사용한 선택적인 에칭에 의하여 형성된다.
여기서, 상기 개구(153)는, 전극(126)과 중첩하는 영역에 형성하는 것이 바람직하다. 이와 같은 영역에 개구(153)를 형성함으로써, 전극의 접촉 영역에 기인하는 소자 면적의 증가를 억제할 수 있다. 즉, 반도체 장치의 집적도를 높일 수 있다.
그 후, 상기 개구(153)에 전극(154)을 형성하고, 절연층(152) 위에 전극(154)에 접하는 배선(156)을 형성한다(도 5c 참조).
전극(154)은, 예를 들어 개구(153)를 포함하는 영역에 PVD법이나 CVD법 등을 사용하여 도전층을 형성한 후, 에칭 처리나 CMP 처리를 사용하여 상기 도전층의 일부를 제거함으로써 형성할 수 있다.
보다 구체적으로는, 예를 들어, 개구(153)를 포함하는 영역에 PVD법에 의하여 티타늄막을 얇게 형성하고, CVD법에 의하여 질화티타늄막을 얇게 형성한 후에, 개구(153)를 메우도록 텅스텐막을 형성하는 방법을 적용할 수 있다. 여기서, PVD법에 의하여 형성되는 티타늄막은, 피형성면의 산화막(자연 산화막 등)을 환원하고, 하부 전극 등(여기서는 소스 전극 또는 드레인 전극(142b))과의 접촉 저항을 저감시키는 기능을 갖는다. 또한, 그 후에 형성되는 질화티타늄막은, 도전성 재료의 확산을 억제하는 배리어 기능을 구비한다. 또한, 티타늄이나 질화티타늄 등에 의한 배리어막을 형성한 후에, 도금법에 의하여 구리 막을 형성하여도 좋다.
또한, 상기 도전층의 일부를 제거하여 전극(154)을 형성할 때는, 그 표면이 평탄하게 되도록 가공하는 것이 바람직하다. 예를 들어, 개구(153)를 포함하는 영역에 티타늄막이나 질화티타늄막을 얇게 형성한 후에, 개구(153)에 메우도록 텅스텐막을 형성하는 경우에는, 그 후의 CMP 처리에 의하여 텅스텐막, 티타늄막, 질화티타늄막 등의 불필요한 부분을 제거하는 것과 함께, 그 표면의 평탄성을 향상시킬 수 있다. 이와 같이, 전극(154)을 포함하는 표면을 평탄화함으로써, 이후의 공정에 있어서, 양호한 전극, 배선, 절연층, 반도체층 등을 형성할 수 있다.
배선(156)은, 스퍼터링법을 비롯한 PVD법이나 플라즈마 CVD법 등의 CVD법을 사용하여 도전층을 형성한 후, 상기 도전층을 패터닝함으로써 형성된다. 또한, 도전층의 재료로서는, 알루미늄, 크롬, 구리, 탄탈, 티타늄, 몰리브덴, 텅스텐 중으로부터 선택된 원소나, 상술한 원소를 성분으로 하는 합금 등을 사용할 수 있다. 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴, 스칸듐 중 어느 하나, 또는 이들을 복수 조합한 재료를 사용하여도 좋다. 자세한 내용은, 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b) 등과 마찬가지다.
상술한 바와 같이, 고순도화된 산화물 반도체층(144)을 사용한 트랜지스터(162), 및 용량 소자(164)가 완성된다(도 5c 참조).
본 실시형태에서 나타내는 트랜지스터(162)에서는, 산화물 반도체층(144)이 고순도화되기 때문에, 그 수소 농도는, 5×1019atoms/cm3 이하, 바람직하게는 5×1018atoms/cm3 이하, 더 바람직하게는, 5×1017atoms/cm3 이하이다. 또한, 산화물 반도체층(144)의 캐리어 밀도는, 일반적인 실리콘 웨이퍼에 있어서의 캐리어 밀도(1×1014/cm3 정도)와 비교하여 충분히 작은 값(예를 들어, 1×1012/cm3 미만, 더 바 바람직하게는 1.45×1010/cm3 미만)이 된다. 이로써, 오프 전류가 충분히 작게 된다. 예를 들어, 실온(25℃)에서의 트랜지스터(162)의 오프 전류(여기서는 단위 채널 폭(1μm)당의 값)는, 100zA(1zA는 1×10-21A) 이하, 바람직하게는 10zA 이하가 된다.
이와 같이, 고순도화되고, 또 진성화된 산화물 반도체층(144)을 사용함으로써, 트랜지스터의 오프 전류를 충분히 저감할 수 있다. 그리고, 이와 같은 트랜지스터를 사용함으로써, 기억된 내용을 매우 장기간 동안 유지할 수 있는 반도체 장치를 얻을 수 있다.
또한, 트랜지스터(162)의 게이트 전극(148a)과 용량 소자(164)의 전극(149a)을 상이한 도전층으로 형성하고, 트랜지스터(162)를 덮는 절연층(150)을 형성함으로써, 게이트 전극과 용량 소자용의 전극의 간격을 충분히 좁게 한다. 이로써, 이들의 전극의 일부가 중첩할 수 있는 구성이 되기 때문에, 집적도를 향상시킨 반도체 장치를 제공할 수 있다.
<변형예>
다음에, 도 1a 및 도 1b에 도시하는 반도체 장치의 다른 구성에 대해서 도 6a 및 도 6b를 참조하여 설명한다.
<반도체 장치의 단면 구성 및 평면 구성>
도 6a에는, 반도체 장치의 단면을 도시하고, 도 6b에는 반도체 장치의 평면을 도시한다. 여기서, 도 6a는 도 6b의 C1-C2 및 D1-D2에 있어서의 단면에 상당한다. 도 6a 및 도 6b에 도시하는 반도체 장치는, 도 1a 및 도 1b에서 도시한 반도체 장치와 마찬가지로, 하부에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(162)를 갖는다. 여기서, 제 1 반도체 재료와 제 2 반도체 재료는 상이한 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 반도체 재료(예를 들어, 단결정 실리콘)를 사용한 트랜지스터는, 고속으로 동작하는 것이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는 그 특성 때문에 전하를 장시간 동안 유지할 수 있다.
도 6a 및 도 6b에 있어서의 반도체 장치와, 도 1a 및 도 1b에 있어서의 반도체 장치의 차이의 하나는, 트랜지스터(160)와 트랜지스터(162)의 접속 방법이다. 도 1a 및 도 1b에 있어서의 반도체 장치는, 금속 화합물 영역(124)의 일부와 접하는 영역에 전극(126)을 형성하고, 상기 전극(126)을 사이에 두고 하부 트랜지스터(160)의 금속 화합물 영역(124)과, 상부 트랜지스터(162)의 소스 전극 또는 드레인 전극(142b)이 전기적으로 접속된다. 그러나, 도 6a 및 도 6b에 있어서의 반도체 장치는, 상부 트랜지스터(162)의 소스 전극 또는 드레인 전극(142b)을 하부 트랜지스터(160)의 금속 화합물 영역(124)에 직접 접촉시킨다.
또한, 도 6a 및 도 6b에 있어서의 반도체 장치와, 도 1a 및 도 1b에 있어서의 반도체 장치의 차이의 하나는, 트랜지스터(162)와 상부 배선(156)의 접속 방법이다. 도 1a 및 도 1b에 있어서의 반도체 장치는, 소스 전극 또는 드레인 전극(142b)과 접하는 전극(154)을 형성하고, 상기 전극(154)을 사이에 두고 트랜지스터(162)의 소스 전극 또는 드레인 전극(142b)과 배선(156)이 전기적으로 접속된다. 그러나, 도 6a 및 도 6b에 있어서의 반도체 장치는, 배선(156)을 트랜지스터(162)의 소스 전극 또는 드레인 전극(142b)에 직접 접촉시킨다.
또한, 도 6a 및 도 6b에 있어서, 소스 전극 또는 드레인 전극(142b)과, 트랜지스터(160)의 소스 영역 및 드레인 영역의 한쪽이 접하는 영역은, 소스 전극 또는 드레인 전극(142b)과 메모리 셀의 하나와 다른 메모리 셀을 접속하는 배선(156)이 접하는 영역과 중첩된다. 이와 같은 레이아웃을 채용함으로써, 고집적화를 도모할 수 있다.
<반도체 장치의 제작 방법>
도 6a 및 도 6b에 도시하는 반도체 장치의 제작 방법, 특히 상부 트랜지스터(162)의 소스 전극 또는 드레인 전극의 제작 방법에 대해서 설명한다.
먼저, 도 2a 내지 도 3d에서 도시한 공정과 마찬가지로, 기판에 채널 형성 영역(116) 및 불순물 영역(120), 금속 화합물 영역(124), 게이트 절연층(108) 및 게이트 전극(110)을 형성한다. 그 후, 형성된 각 구성을 덮도록 절연층(128)을 형성하여 트랜지스터(160)를 형성한다.
다음에, 절연층(128)에 CMP 처리를 행하여 게이트 전극(110)의 상면을 노출시킨다. 게이트 전극(110)의 상면을 노출시키는 처리로서는, CMP 처리 이외에 에칭 처리 등을 적용할 수도 있지만, 이후 형성되는 트랜지스터(162)의 특성을 향상시키기 위해서 절연층(128)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
다음에, 절연층(128)에 트랜지스터(160)의 금속 화합물 영역(124)까지 도달하는 개구를 형성한다. 상기 개구는 마스크 등을 사용한 선택적인 에칭에 의하여 형성된다.
그 후, 개구를 포함하는 영역에 PVD법이나 CVD법 등을 사용하여 도전층을 형성한 후, 에칭 처리나 CMP 처리의 방법을 사용하여 상기 도전층의 일부를 선택적으로 제거함으로써 소스 전극 또는 드레인 전극(142a), 소스 전극 또는 드레인 전극(142b)을 형성한다. 개구를 메우도록 도전층을 형성함으로써, 금속 화합물 영역(124)과 소스 전극 또는 드레인 전극(142b)이 직접 접할 수 있다.
다음에, 도 4b 내지 도 4d에서 도시한 공정과 마찬가지로, 소스 전극 또는 드레인 전극(142a) 및 소스 전극 또는 드레인 전극(142b) 위에 형성된 산화물 반도체층(144)과, 산화물 반도체층(144)에 접하는 게이트 절연층(146)과, 게이트 절연층(146) 위에 형성된 게이트 전극(148a)과, 게이트 전극(148a) 위에 형성된 절연층(150)과, 절연층(150) 위에 형성된 전극(149a)을 각각 형성한다.
그 후, 도 5a 내지 도 5c에서 도시한 공정과 마찬가지로, 전극(149a)을 덮도록 절연층(151), 절연층(152)을 형성한다. 절연층(151) 및 절연층(152)을 형성한 후, 상기 절연층(152), 절연층(151), 절연층(150), 게이트 절연층(146)에 소스 전극 또는 드레인 전극(142b)까지 도달하는 개구를 형성한다. 상기 개구는 마스크 등을 사용한 선택적인 에칭에 의하여 형성된다.
그 후, 개구를 포함하는 영역에 PVD법이나 CVD법 등을 사용하여 도전층을 형성한 후, 에칭 처리나 CMP 처리 등의 방법을 사용하여 상기 도전층의 일부를 선택적으로 제거함으로써 배선(156)을 형성한다.
상술한 공정에 의하여 도 6a 및 도 6b에 도시하는 반도체 장치를 형성할 수 있다. 도 6a 및 도 6b에 도시하는 반도체 장치는, 하부 트랜지스터(160)와 상부 트랜지스터(162)의 접속, 및 상부 트랜지스터(162)와 배선(156)의 접속을 각각 전극을 형성하지 않고 상부 트랜지스터(162)의 소스 전극 또는 드레인 전극(142b)을 사용하여 직접적으로 행한다. 따라서, 전극의 형성 공정을 생략할 수 있다. 이로써, 본 실시형태에서 나타내는 반도체 장치는 저비용으로 제작할 수 있다.
이상, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 2)
본 실시형태에서는, 개시하는 발명의 별도의 일 형태에 따른 반도체 장치의 구성 및 그 제작 방법에 대해서 도 7a 내지 도 10b를 참조하여 설명한다.
<반도체 장치의 단면 구성 및 평면 구성>
도 7a 및 도 7b는, 본 실시형태에 따른 반도체 장치의 구성의 일례이다. 도 7a에는, 반도체 장치의 단면을 도시하고, 도 7b에는 반도체 장치의 평면을 도시한다. 여기서, 도 7a는 도 7b의 E1-E2 및 F1-F2에 있어서의 단면에 상당한다. 도 7a 및 도 7b에 도시하는 반도체 장치는, 하부에 제 1 반도체 재료를 사용한 트랜지스터(560)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(562)를 갖는다. 여기서, 제 1 반도체 재료와 제 2 반도체 재료는 상이한 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 재료(실리콘) 등으로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 반도체 재료(예를 들어, 단결정 실리콘)를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성 특성에 의하여 전하를 장시간 동안 유지할 수 있다.
또한, 상기 트랜지스터 중 양쪽 모두는 n채널형 트랜지스터로서 설명하지만, p채널형 트랜지스터를 사용할 수 있는 것은 물론이다. 또한, 개시하는 발명의 기술적인 본질은, 정보를 유지하기 위해서 산화물 반도체와 같은 오프 전류를 충분히 저감시킬 수 있는 재료를 트랜지스터(562)에 사용하는 점에 있기 때문에, 반도체 장치에 사용되는 재료나 반도체 장치의 구조 등, 반도체 장치의 구체적인 구성은 여기서 나타내는 구성에 한정될 필요는 없다.
도 7a 및 도 7b에 도시하는 트랜지스터(560)는, 베이스 기판(500) 위의 반도체층 중에 형성된 채널 형성 영역(526)과, 채널 형성 영역(526)을 끼우도록 형성된 불순물 영역(528)과, 채널 형성 영역(526) 위에 형성된 게이트 절연층(522a)과, 게이트 절연층(522a) 위에 형성된 게이트 전극(524a)을 갖는다. 즉, 도 7a 및 도 7b에 있어서의 트랜지스터(560)와, 도 1a 및 도 1b에 있어서의 트랜지스터(160)와의 차이 중의 하나는, 트랜지스터의 채널 형성 영역이 반도체층 중에 형성되는지 여부에 있다. 도 1a 및 도 1b에서는, 반도체 기판을 사용하지만, 도 7a 및 도 7b에서는 SOI 기판을 사용하기 때문에, 그 점이 차이점이라고 말할 수도 있다. 또한, 모든 도면에 있어서, 명시적(明示的)으로는 소스 전극이나 드레인 전극을 갖지 않는 경우가 있지만, 편의상, 이와 같은 상태를 포함하여 트랜지스터라고 부르는 경우가 있다.
트랜지스터(560)의 금속 화합물 영역(124)의 일부에는, 전극(530)이 접속된다. 여기서, 전극(530)은 트랜지스터(560)의 소스 전극이나 드레인 전극으로서 기능한다. 또한, 트랜지스터(560)를 덮도록 절연층(534)이 형성된다. 또한, 고집적화를 실현하기 위해서는, 도 7a 및 도 7b에 도시하는 바와 같이, 트랜지스터(560)가 사이드 월 절연층을 갖지 않는 구성으로 하는 것이 바람직하다. 한편, 트랜지스터(560)의 특성을 중요시하는 경우에는, 게이트 전극(524a)의 측면에 사이드 월 절연층을 형성하고, 불순물 농도가 상이한 영역을 포함하는 불순물 영역(528)을 형성하여도 좋다.
도 7a 및 도 7b에 있어서의 트랜지스터(562)는, 도 1a 및 도 1b에 있어서의 트랜지스터(162)와 마찬가지다. 즉, 도 7a 및 도 7b에 있어서의 트랜지스터(562)는 절연층(534) 위에 형성된 소스 전극 또는 드레인 전극(542a), 및 소스 전극 또는 드레인 전극(542b)과, 소스 전극 또는 드레인 전극(542a), 및 소스 전극 또는 드레인 전극(542b)과 전기적으로 접속되는 산화물 반도체층(544)과, 소스 전극 또는 드레인 전극(542a), 소스 전극 또는 드레인 전극(542b), 산화물 반도체층(544)을 덮는 게이트 절연층(546)과, 게이트 절연층(546) 위에 산화물 반도체층(544)과 중첩하도록 형성된 게이트 전극(548a)을 갖는다.
또한, 도 7a 및 도 7b에 있어서의 용량 소자(564)는, 도 1a 및 도 1b에 있어서의 용량 소자(164)와 마찬가지다. 즉, 도 7a 및 도 7b에 있어서의 용량 소자(564)는, 소스 전극 또는 드레인 전극(542a), 산화물 반도체층(544), 게이트 절연층(546), 절연층(550), 및 전극(549a)으로 구성된다. 즉, 소스 전극 또는 드레인 전극(542a)은 용량 소자(564)의 한쪽의 전극으로서 기능하고, 전극(549a)은 용량 소자(564)의 다른 쪽의 전극으로서 기능한다. 그 이외의 자세한 내용에 대해서는, 상술한 실시형태를 참작할 수 있다.
트랜지스터(562) 및 용량 소자(564) 위에 절연층(551)이 형성되고, 절연층(551) 위에는 절연층(552)이 형성되고, 게이트 절연층(546), 절연층(550), 절연층(551), 절연층(552) 등에 형성된 개구에 전극(554)이 형성되고, 절연층(552) 위에는 전극(554)과 접속하는 배선(556)이 형성되는 점에 대해서도 도 1a 및 도 1b와 마찬가지다.
<SOI 기판의 제작 방법>
다음에, 상기 반도체 장치의 제작에 사용되는 SOI 기판의 제작 방법의 일례에 대해서 도 8a 내지 도 8h를 참조하여 설명한다.
우선, 베이스 기판(500)을 준비한다(도 8a 참조). 베이스 기판(500)으로서는, 절연체로 이루어지는 기판을 사용할 수 있다. 구체적으로는, 알루미노 실리케이트 유리, 알루미노 보로실리케이트 유리, 바륨 보로실리케이트 유리와 같은 전자 공업용으로 사용되는 각종 유리 기판, 석영 기판, 세라믹 기판, 사파이어 기판을 들 수 있다. 또한, 질화실리콘과 산화알루미늄을 주성분으로 한 열 팽창 계수가 실리콘에 가까운 세라믹 기판을 사용하여도 좋다.
또한, 베이스 기판(500)으로서 단결정 실리콘 기판, 단결정 게르마늄 기판 등의 반도체 기판을 사용하여도 좋다. 베이스 기판(500)으로서 반도체 기판을 사용하는 경우에는, 유리 기판 등을 사용하는 경우와 비교하여, 열 처리의 온도 조건이 완화되기 때문에, 질이 양호한 SOI 기판을 얻는 것이 용이해진다. 여기서, 반도체 기판으로서는, 태양 전지급(太陽電池級) 실리콘(SOG-Si: Solar Grade Silicon) 기판 등을 사용하여도 좋다. 또한, 다결정 반도체 기판을 사용하여도 좋다. 태양 전지급 실리콘이나 다결정 반도체 기판 등을 사용하는 경우에는, 단결정 실리콘 기판 등을 사용하는 경우와 비교하여 제작 비용을 억제할 수 있다.
본 실시형태에서는, 베이스 기판(500)으로서 유리 기판을 사용하는 경우에 대해서 설명한다. 베이스 기판(500)으로서 대면적화가 가능하고 저렴한 유리 기판을 사용함으로써, 저비용화를 도모할 수 있다.
상기 베이스 기판(500)에 대해서는, 그 표면을 미리 세정해 두는 것이 바람직하다. 구체적으로는, 베이스 기판(500)에 대해서 염산과산화수소수 혼합 용액(HPM), 황산과산화수소수 혼합 용액(SPM), 암모니아과산화수소수 혼합 용액(APM), 희불산(DHF), FPM(불산, 과산화수소수, 순수의 혼합액) 등을 사용하여 초음파 세정을 행한다. 이와 같은 세정 처리를 행함으로써, 베이스 기판(500) 표면의 평탄성 향상이나, 베이스 기판(500) 표면에 잔존하는 연마 입자의 제거 등이 실현된다.
다음에, 베이스 기판(500) 표면에는 질소 함유층(502: 예를 들어, 질화실리콘막(SiNx)이나 질화산화실리콘막(SiNxOy)(x>y) 등의 질소를 함유하는 절연막을 포함하는 층)을 형성한다(도 8b 참조). 질소 함유층(502)은, CVD법, 스퍼터링법 등을 사용하여 형성할 수 있다.
본 실시형태에 있어서 형성되는 질소 함유층(502)은, 이후에 단결정 반도체층을 접합하기 위한 층(접합층)이 된다. 또한, 질소 함유층(502)은, 베이스 기판에 함유되는 나트륨(Na) 등의 불순물이 단결정 반도체층으로 확산되는 것을 방지하기 위한 베리어층으로서도 기능한다.
상술한 바와 같이, 본 실시형태에서는 질소 함유층(502)을 접합층으로서 사용하기 때문에, 그 표면이 소정의 평탄성을 갖도록 질소 함유층(502)을 형성하는 것이 바람직하다. 구체적으로는, 표면의 평균면 거칠기(Ra; 산술 평균 거칠기라고도 한다)가 0.50nm 이하, 제곱 평균 거칠기(RMS)가 0.60nm 이하, 보다 바람직하게는, 평균면 거칠기가 0.35nm 이하, 제곱 평균 거칠기가 0.45nm 이하가 되도록 질소 함유층(502)을 형성한다. 또한, 상술한 평균면 거칠기나 제곱 평균 거칠기에는, 예를 들어 10μm×10μm의 영역에 있어서 측정된 값을 사용할 수 있다. 막 두께는, 10nm 이상 200nm 이하, 바람직하게는 50nm 이상 100nm 이하의 범위로 한다. 이와 같이, 표면의 평탄성을 높임으로써, 이후의 공정에 있어서 단결정 반도체층의 접합 불량을 방지할 수 있다.
다음에, 본드 기판을 준비한다. 여기서는, 본드 기판으로서 단결정 반도체 기판(510)을 사용한다(도 8c 참조). 또한, 여기서는 본드 기판으로서 단결정의 기판을 사용하지만, 본드 기판의 결정성을 단결정에 한정할 필요는 없다.
단결정 반도체 기판(510)으로서는, 예를 들어, 단결정 실리콘 기판, 단결정 게르마늄 기판, 단결정 실리콘 게르마늄 기판 등, 제 14족 원소로 이루어진 단결정 반도체 기판을 사용할 수 있다. 또한, 갈륨비소나 인듐인 등의 화합물 반도체 기판을 사용할 수도 있다. 시판되고 있는 실리콘 기판으로서는, 직경 5인치(125mm), 직경 6인치(150mm), 직경 8인치(200mm), 직경 12인치(300mm), 직경 16인치(400mm) 사이즈의 원형의 실리콘 기판이 대표적이다. 또한, 단결정 반도체 기판(510)의 형상은 원형에 한정되지 않고, 예를 들어, 직사각형 등으로 가공한 것이라도 좋다. 또한, 단결정 반도체 기판(510)은, CZ(초크랄스키)법이나 FZ(플로팅 존)법을 사용하여 제작할 수 있다.
단결정 반도체 기판(510)의 표면에는 산화막(512)을 형성한다(도 8d 참조). 또한, 오염물 제거의 관점에서, 산화막(512)을 형성하기 전에 염산과산화수소수 혼합 용액(HPM), 황산과산화수소수 혼합 용액(SPM), 암모니아과산화수소수 혼합 용액(APM), 희불산(DHF), FPM(불산, 과산화수소수, 순수의 혼합액) 등을 사용하여 단결정 반도체 기판(510)의 표면을 세정해 두는 것에 바람직하다. 희불산과 오존수를 교체로 토출시켜 세정하여도 좋다.
산화막(512)은, 예를 들어, 산화실리콘막, 산화질화실리콘막 등을 단층으로 형성, 또는 적층시켜 형성할 수 있다. 상기 산화막(512)의 제작 방법으로서는, 열 산화법, CVD법, 스퍼터링법 등이 있다. 또한, CVD법을 사용하여 산화막(512)을 형성하는 경우에, 양호한 접합을 실현하기 위해서는, 테트라에톡시실란(약칭: TEOS: 화학식 Si(OC2H5)4) 등의 유기 실란을 사용하여 산화실리콘막을 형성하는 것이 바람직하다.
본 실시형태에서는, 단결정 반도체 기판(510)에 열 산화 처리를 행함으로써 산화막(512)(여기서는, SiOx막)을 형성한다. 열 산화 처리는, 산화성 분위기 중에 할로겐을 첨가하여 행하는 것이 바람직하다.
예를 들어, 염소(Cl)가 첨가된 산화성 분위기 중에서 단결정 반도체 기판(510)에 열 산화 처리를 행함으로써, 염소 산화된 산화막(512)을 형성할 수 있다. 이 경우, 산화막(512)은 염소 원자를 함유한 막이 된다. 이와 같은 염소 산화에 의하여 외인성(外因性)의 불순물인 중금속(예를 들어, 철(Fe), 크롬(Cr), 니켈(Ni), 몰리브덴(Mo) 등)을 포집(捕集)하여 금속의 염화물을 형성하고, 이것을 밖으로 제거하여 단결정 반도체 기판(510)의 오염을 저감시킬 수 있다. 또한, 베이스 기판(500)과 접합한 후에, 베이스 기판에서의 Na 등의 불순물을 고정하여, 단결정 반도체 기판(510)이 오염되는 것을 방지할 수 있다.
또한, 산화막(512)에 함유시키는 할로겐 원자는 염소 원자에 한정되지 않는다. 산화막(512)에는 불소 원자를 함유시켜도 좋다. 단결정 반도체 기판(510) 표면을 불소 산화하는 방법으로서는, 불산(HF) 용액에 침지시킨 후에 산화성 분위기 중에서 열 산화 처리를 행하는 방법이나, 삼불화질소(NF3)을 산화성 분위기에 첨가하여 열 산화 처리를 행하는 방법 등이 있다.
다음에, 전계에 의하여 가속된 이온을 단결정 반도체 기판(510)에 조사하여 첨가함으로써, 단결정 반도체 기판(510)의 소정 깊이에 결정 구조가 손상된 취화 영역(514)을 형성한다(도 8e 참조).
취화 영역(514)이 형성되는 영역의 깊이는, 이온의 운동 에너지, 이온의 질량과 전하, 이온의 입사각 등에 의하여 조절할 수 있다. 또한, 취화 영역(514)은, 이온의 평균 침입 깊이와 거의 같은 깊이의 영역에 형성된다. 그래서, 이온을 첨가하는 깊이로, 단결정 반도체 기판(510)으로부터 분리되는 단결정 반도체층의 두께를 조절할 수 있다. 예를 들어, 단결정 반도체층의 두께가, 10nm 이상 500nm 이하, 바람직하게는 50nm 이상 200nm 이하 정도가 되도록 평균 침입 깊이를 조절하면 좋다.
상기 이온의 조사 처리는, 이온 도핑 장치나 이온 주입 장치를 사용하여 행할 수 있다. 이온 도핑 장치의 대표적인 예로서는, 프로세스 가스를 플라즈마 여기하여 생성된 모든 이온종을 피처리체에 조사하는 비질량 분리형의 장치가 있다. 상기 장치에서는, 플라즈마 중의 이온종을 질량분리하지 않고 피처리체에 조사한다. 이것에 대해서, 이온 주입 장치는, 질량 분리형의 장치이다. 이온 주입 장치에서는, 플라즈마 중의 이온종을 질량 분리하고, 어느 특정의 질량의 이온종을 피처리체에 조사한다.
본 실시형태에서는, 이온 도핑 장치를 사용하여, 수소를 단결정 반도체 기판(510)에 첨가하는 예에 대해서 설명한다. 소스 가스로서는, 수소를 포함하는 가스를 사용한다. 조사하는 이온에 대해서는, H3 +의 비율을 높이면 좋다. 구체적으로는, H+, H2 +, H3 +의 총량에 대해서 H3 +의 비율이 50% 이상(보다 바람직하게는 80% 이상)이 되도록 한다. H3 +의 비율을 높임으로써, 이온 조사의 효율을 향상시킬 수 있다.
또한, 첨가하는 이온은 수소에 한정되지 않는다. 헬륨 등의 이온을 첨가하여도 좋다. 또한, 첨가하는 이온은 1종류에 한정되지 않고, 복수 종류의 이온을 첨가하여도 좋다. 예를 들어, 이온 도핑 장치를 사용하여 수소와 헬륨을 동시에 조사하는 경우는, 수소와 헬륨을 각각 다른 공정에 의하여 조사하는 경우와 비교하여 공정수를 저감할 수 있는 것과 함께, 이후의 단결정 반도체층의 표면 거칠기를 억제할 수 있다.
또한, 이온 도핑 장치를 사용하여 취화 영역(514)을 형성하는 경우에는, 중금속도 동시에 첨가될 우려가 있지만, 할로겐 원소를 함유하는 산화막(512)을 사이에 두고, 이온의 조사를 행함으로써 이들 중금속에 의한 단결정 반도체 기판(510)의 오염을 방지할 수 있다.
다음에, 베이스 기판(500)과 단결정 반도체 기판(510)을 대향시켜, 질소 함유층(502) 표면과 산화막(512)을 밀착시킨다. 이로써, 베이스 기판(500)과 단결정 반도체 기판(510)이 접합된다(도 8f 참조).
접합할 때는, 베이스 기판(500) 또는 단결정 반도체 기판(510)의 1개소에 0.001N/cm2 이상 100N/cm2 이하, 예를 들어, 1N/cm2 이상 20N/cm2 이하의 압력을 가하는 것이 바람직하다. 압력을 가하여 접합면을 접근시켜 밀착시키면, 밀착시킨 부분에서 질소 함유층(502)과 산화막(512)이 접합되고, 상기 부분을 시점(始點)으로 하여 자발적인 접합이 대략 전체면에 미친다. 이 접합에는, 반 데르 발스 힘(van der Waals' force)이나 수소 결합이 작용되고, 상온으로 행할 수 있다.
또한, 단결정 반도체 기판(510)과 베이스 기판(500)을 접합하기 전에, 접합에 따른 표면에 대해서 표면 처리를 행하는 것이 바람직하다. 표면 처리를 행함으로써, 단결정 반도체 기판(510)과 베이스 기판(500)의 접합 계면에서의 접합 강도를 향상시킬 수 있다.
표면 처리로서는, 웨트 처리, 드라이 처리, 또는 웨트 처리 및 드라이 처리의 조합을 사용할 수 있다. 또한, 다른 웨트 처리끼리를 조합하여 사용하여도 좋고, 다른 드라이 처리끼리를 조합하여 사용하여도 좋다.
또한, 접합한 후에는, 접합 강도를 증가시키기 위한 열 처리를 행하여도 좋다. 이 열 처리의 온도는, 취화 영역(514)에 있어서의 분리가 생기지 않는 온도(예를 들어, 실온 이상 400℃ 미만)로 한다. 또한, 이 온도 범위에서 가열하면서, 질소 함유층(502)과 산화막(512)을 접합시켜도 좋다. 상기 열 처리에서는, 확산로, 저항 가열로 등의 가열로, RTA(순간 열어닐, Rapid Thermal Anneal) 장치, 마이크로파 가열 장치 등을 사용할 수 있다. 또한, 상기 온도 조건은 단순히 일례에 불과하고, 개시하는 발명의 일 형태가 이것에 한정하여 해석되는 것은 아니다.
다음에, 열 처리를 행하여 단결정 반도체 기판(510)을 취화 영역에서 분리함으로써, 베이스 기판(500) 위에, 질소 함유층(502) 및 산화막(512)을 사이에 두고 단결정 반도체층(516)을 형성한다(도 8g 참조).
상기 분리를 행할 때의 열 처리 온도는 가능한 한 낮은 온도가 바람직하다. 그 이유는, 분리를 행할 때의 온도가 낮을수록, 단결정 반도체층(516)의 표면 거칠기를 억제할 수 있기 때문이다. 구체적으로는, 예를 들어, 상기 분리를 행할 때의 열 처리 온도는 300℃ 이상 600℃ 이하로 하면 좋고, 400℃ 이상 500℃ 이하로 하면 보다 효과적이다.
또한, 단결정 반도체 기판(510)을 분리한 후에는, 단결정 반도체층(516)에 대해서 500℃ 이상의 온도에서 열 처리를 행하여, 단결정 반도체층(516) 중에 잔존하는 수소의 농도를 저감시켜도 좋다.
다음에, 단결정 반도체층(516)의 표면에 레이저 광을 조사함으로써, 표면의 평탄성을 향상시키고, 또 결함을 저감시킨 단결정 반도체층(518)을 형성한다(도 8h 참조). 또한, 레이저 광의 조사 처리 대신에 열 처리를 행하여도 좋다.
또한, 본 실시형태에서는, 단결정 반도체층(516)의 분리에 따른 열 처리 직후에, 레이저 광의 조사 처리를 행하지만, 본 발명의 일 형태는 이것에 한정하여 해석되지 않는다. 단결정 반도체층(516)의 분리에 따른 열 처리 후에 에칭 처리를 행하여, 단결정 반도체층(516) 표면의 결함이 많은 영역을 제거한 후에 레이저 광의 조사 처리를 행하여도 좋고, 단결정 반도체층(516) 표면의 평탄성을 향상시킨 후에 레이저 광의 조사를 행하여도 좋다. 또한, 상기 에칭 처리로서는, 웨트 에칭 또는 드라이 에칭의 어느 쪽을 사용하여도 좋다. 또한, 본 실시형태에 있어서는 상술한 바와 같이, 레이저 광을 조사한 후에, 단결정 반도체층(516)의 막 두께를 작게 하는 박막화 공정을 행하여도 좋다. 단결정 반도체층(516)의 박막화에는, 드라이 에칭 또는 웨트 에칭의 한쪽, 또는 양쪽을 조합하여 사용하면 좋다.
상술한 공정에 의하여, 특성이 양호한 단결정 반도체층(518)을 갖는 SOI 기판을 얻을 수 있다(도 8h 참조).
<반도체 장치의 제작 방법>
다음에, 상술한 SOI 기판을 사용한 반도체 장치의 제작 방법, 특히 트랜지스터(560)의 제작 방법에 대해서 도 9a 내지 도 9e를 참조하여 설명한다. 또한, 도 9a 내지 도 9e는, 도 8a 내지 도 8h에 도시하는 방법에 의하여 제작한 SOI 기판의 일부이고, 도 7a의 일부에 상당하는 단면도이다.
우선, 단결정 반도체층(518)을 섬 형상으로 가공하여 반도체층(520)을 형성한다(도 9a 참조). 또한, 이 공정의 전후에서 트랜지스터의 임계값 전압을 제어하기 위해서 n형의 도전성을 부여하는 불순물 원소나, p형의 도전성을 부여하는 불순물 원소를 반도체층에 첨가하여도 좋다. 반도체가 실리콘인 경우, n형의 도전성을 부여하는 불순물 원소로서는, 예를 들어 인이나 비소 등을 사용할 수 있다. 또한, p형의 도전성을 부여하는 불순물 원소로서는, 예를 들어 붕소, 알루미늄, 갈륨 등을 사용할 수 있다.
다음에, 반도체층(520)을 덮도록 절연층(522)을 형성하고, 절연층(522) 위의 반도체층(520)과 중첩하는 영역에 도전층(524)을 형성한다(도 9b 참조).
절연층(522)은, 이후 게이트 절연층이 된다. 절연층(522)은, 예를 들어 반도체층(520) 표면의 열 처리(열 산화 처리나 열 질화 처리 등)에 의하여 형성할 수 있다. 열 처리 대신에 고밀도 플라즈마 처리를 적용하여도 좋다. 고밀도 플라즈마 처리는 예를 들어, He, Ar, Kr, Xe 등의 희 가스, 산소, 산화질소, 암모니아, 질소, 수소 등 중 어느 가스의 혼합 가스를 사용하여 행할 수 있다. 물론, CVD법이나 스퍼터링법 등을 사용하여 절연층을 형성하여도 좋다. 상기 절연층은 산화실리콘, 산화질화실리콘, 질화실리콘, 산화하프늄, 산화알루미늄, 산화탄탈, 산화이트륨, 하프늄실리케이트(HfSixOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 포함하는 단층 구조 또는 적층 구조로 하는 것이 바람직하다. 또한, 절연층의 두께는 예를 들어, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다. 여기서는, 플라즈마 CVD법을 사용하여 산화실리콘을 포함하는 절연층을 단층으로 형성한다.
도전층(524)은 이후 게이트 전극이 된다. 도전층(524)은, 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전 재료를 포함하는 층을 형성하여도 좋다. 형성 방법에 대해서도 특히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀코팅법 등의 각종 성막 방법을 사용할 수 있다. 또한, 본 실시형태에서는, 도전 재료를 포함하는 층을 금속 재료를 사용하여 형성하는 경우의 일례에 대해서 나타낸다.
다음에, 절연층(522) 및 도전층(524)을 선택적으로 에칭하여 반도체층(520)의 상방에 게이트 절연층(522a) 및 게이트 전극(524a)을 형성한다(도 9c 참조). 상기 에칭에는, 드라이 에칭을 사용하는 것이 바람직하지만, 웨트 에칭을 사용하여도 좋다. 에칭 가스나 에칭 액에 대해서는 피(被)에칭 재료에 따라 적절히 선택할 수 있다.
다음에, 게이트 전극(524a)을 마스크로 하여 일 도전형을 부여하는 불순물 원소를 반도체층(520)에 첨가하여 채널 형성 영역(526) 및 불순물 영역(528)을 형성한다(도 9d 참조). 또한, 여기서는 n형 트랜지스터를 형성하기 위해서, 인(P)이나 비소(As)를 첨가하지만, p형 트랜지스터를 형성하는 경우에는, 붕소(B)나 알루미늄(Al), 갈륨(Ga) 등의 불순물 원소를 첨가하면 좋다. 여기서, 첨가되는 불순물의 농도는 적절히 설정할 수 있다. 또한, 불순물 원소를 첨가한 후에는, 활성화시키기 위한 열 처리를 행한다.
또한, 반도체층(520)이 실리콘을 포함하는 재료로 이루어지는 경우에는, 소스 영역 및 드레인 영역을 더 저저항화시키기 위해서, 반도체층(520)의 일부를 실리사이드화한 실리사이드 영역을 형성하여도 좋다. 실리사이드 영역의 형성은, 반도체층에 금속을 접촉시켜, 가열 처리(예를 들어, GRTA법, LRTA법, 레이저 광의 조사 등)에 의하여 반도체층 중의 실리콘과 금속을 반응시켜 행한다. 실리사이드로서는, 예를 들어, 코발트 실리사이드나 니켈 실리사이드를 형성하면 좋다. 반도체층(520)이 얇은 경우에는, 반도체층(520)의 저면(底面) 부분까지 실리사이드 반응을 진행시켜도 좋다. 실리사이드화에 사용할 수 있는 금속 재료로서는, 코발트나 니켈 이외에, 티타늄, 텅스텐, 몰리브덴, 지르코늄, 하프늄, 탄탈, 바나듐, 네오디뮴, 크롬, 백금, 팔라듐 등을 들 수 있다.
다음에, 불순물 영역(528)의 일부와 접하는 영역에, 전극(530)을 형성하고, 그 후 형성된 각 구성을 덮도록 절연층(534)을 형성한다(도 9e 참조).
전극(530)은 예를 들어 도전 재료를 포함하는 층을 형성한 후에, 상기 층을 선택적으로 에칭함으로써 형성된다. 도전 재료를 포함하는 층은, 알루미늄이나 구리, 티타늄, 탄탈, 텅스텐 등의 금속 재료를 사용하여 형성할 수 있다. 또한, 다결정 실리콘 등의 반도체 재료를 사용하여 도전 재료를 포함하는 층을 형성하여도 좋다. 형성 방법도 특히 한정되지 않고, 증착법, CVD법, 스퍼터링법, 스핀코팅법 등의 각종 성막 방법을 사용할 수 있다.
또한, 절연층(534)을 형성한 후에, 절연층(534)에 불순물 영역(528)까지 도달하는 개구를 형성하고, 상기 개구를 메우도록 전극(530)을 형성할 수도 있다.
절연층(534)은, 산화실리콘, 산화질화실리콘, 질화실리콘, 산화알루미늄 등의 무기 절연 재료를 포함하는 재료를 사용하여 형성할 수 있다. 특히, 절연층(534)에 유전율이 낮은(low-k) 재료를 사용함으로써, 각종 전극이나 배선의 중첩에 기인하는 용량을 충분히 저감시킬 수 있기 때문에 바람직하다. 또한, 절연층(534)에는, 이들의 재료를 사용한 다공성의 절연층을 적용하여도 좋다. 다공성의 절연층에서는, 밀도가 높은 절연층과 비교하여 유전율이 저하하기 때문에, 전극이나 배선에 기인하는 용량을 더 저감시킬 수 있다. 또한, 절연층(534)은 폴리이미드, 아크릴 등의 유기 절연 재료를 사용하여 형성할 수도 있다. 또한, 여기서는, 절연층(534)의 적층 구조로 하지만, 개시하는 발명의 일 형태는 이것에 한정되지 않는다. 1층으로 구성하여도 좋고, 3층 이상의 적층 구조로 구성하여도 좋다.
이상에 의해 SOI 기판을 사용한 트랜지스터(560)가 형성된다(도 9e 참조). 산화물 반도체 이외의 재료를 사용한 트랜지스터(560)는, 고속 동작이 가능하기 때문에, 상기 트랜지스터를 판독 트랜지스터로서 사용함으로써, 판독 동작을 고속화할 수 있다. 또한, 트랜지스터(560)를 사용하여 다른 논리 회로(연산 회로라고도 한다) 등을 구성할 수도 있다.
그 후, 절연층(534)에 CMP 처리를 행하여 게이트 전극(524a) 및 전극(530)의 상면을 노출시킨다(도시하지 않는다). 게이트 전극(524a) 및 전극(530)의 상면을 노출시키는 처리로서는, CMP 처리 이외에 에칭 처리 등을 적용할 수도 있지만, 이후 형성되는 트랜지스터(562)의 특성을 향상시키기 위해서 절연층(534)의 표면은 가능한 한 평탄하게 해 두는 것이 바람직하다.
또한, 상술한 각 공정의 전후에는, 전극이나 배선, 반도체층, 절연층 등을 형성하는 공정을 더 포함하여도 좋다. 예를 들어, 배선의 구조로서, 절연층 및 도전층의 적층 구조로 이루어지는 다층 배선 구조를 채용하여 고도로 집적화된 반도체 장치를 실현할 수도 있다.
그 후, 트랜지스터(560)와 전기적으로 접속하는 트랜지스터(562) 및 용량 소자(564)를 형성한다(도 7a 참조). 트랜지스터(562) 및 용량 소자(564)의 제작 방법은, 트랜지스터(162) 및 용량 소자(164)의 경우와 마찬가지기 때문에, 여기서는 생략한다. 제작 방법의 자세한 내용에 대해서는, 상술한 실시형태를 참작할 수 있다.
<변형예>
다음에, 도 7a 및 도 7b에 도시하는 반도체 장치의 다른 구성에 대해서 도 10a 및 도 10b를 참조하여 설명한다.
<반도체 장치의 단면 구성 및 평면 구성>
도 10a에는, 반도체 장치의 단면도를 도시하고, 도 10b에는 반도체 장치의 평면도를 도시한다. 여기서, 도 10a는 도 10b의 G1-G2 및 H1-H2에 있어서의 단면에 상당한다. 도 10a 및 도 10b에 도시하는 반도체 장치는, 도 7a 및 도 7b에 도시한 반도체 장치와 마찬가지로, 하부에 제 1 반도체 재료를 사용한 트랜지스터(560)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(562)를 갖는다. 여기서, 제 1 반도체 재료와 제 2 반도체 재료는 상이한 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 재료(실리콘)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 반도체 재료(예를 들어, 단결정 실리콘)를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성 때문에, 전하를 장시간 동안 유지할 수 있다.
도 10a 및 도 10b에 있어서의 반도체 장치와, 도 7a 및 도 7b에 있어서의 반도체 장치의 차이 중의 하나는, 트랜지스터(560)와 트랜지스터(562)의 접속 방법이다. 도 7a 및 도 7b에 있어서의 반도체 장치는, 불순물 영역(528)의 일부와 접하는 영역에 전극(530)을 형성하고, 상기 전극(530)을 사이에 두고 하부 트랜지스터(560)의 불순물 영역(528)과, 상부 트랜지스터(562)의 소스 전극 또는 드레인 전극(542b)이 전기적으로 접속된다. 그러나, 도 10a 및 도 10b에 있어서의 반도체 장치는, 상부 트랜지스터(562)의 소스 전극 또는 드레인 전극(542b)을 하부 트랜지스터(560)의 불순물 영역(528)에 직접 접촉시킨다.
또한, 도 10a 및 도 10b에 있어서의 반도체 장치와, 도 7a 및 도 7b에 있어서의 반도체 장치의 차이 중의 다른 하나는, 트랜지스터(562)와 상부 배선(556)의 접속 방법이다. 도 7a 및 도 7b에 있어서의 반도체 장치는, 소스 전극 또는 드레인 전극(542b)과 접하는 전극(554)을 형성하고, 상기 전극(554)을 사이에 두고 트랜지스터(562)의 소스 전극 또는 드레인 전극(542b)과 배선(556)이 전기적으로 접속된다. 그러나, 도 10a 및 도 10b에 있어서의 반도체 장치는, 배선(556)을 트랜지스터(562)의 소스 전극 또는 드레인 전극(542b)에 직접 접촉시킨다.
또한, 도 10a 및 도 10b에 있어서의 트랜지스터(560)는, 도 7a 및 도 7b에 있어서의 트랜지스터(560)와 마찬가지이며, 도 10a 및 도 10b에 있어서의 트랜지스터(562)는 도 7a 및 도 7b에 있어서의 트랜지스터(562)와 마찬가지다. 또한, 도 10a 및 도 10b에 있어서의 용량 소자(564)는 도 7a 및 도 7b에 있어서의 용량 소자(564)와 마찬가지다. 자세한 내용에 대해서는 상술한 실시형태를 참작할 수 있다.
또한, 도 10a 및 도 10b에 도시하는 반도체 장치, 특히 상부 트랜지스터(562)의 소스 전극 또는 드레인 전극의 제작 방법, 배선(556)의 제작 방법에 대해서는, 상술한 실시형태를 참조하면 좋기 때문에, 자세한 설명은 생략한다.
상술한 바와 같이, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 3)
본 실시형태에서는, 개시하는 발명의 다른 일 형태에 따른 반도체 장치의 구성 및 그 제작 방법에 대해서 도 11a 내지 도 12f를 참조하여 설명한다.
<반도체 장치의 단면 구성 및 평면 구성>
도 11a 및 도 11b는, 본 실시형태에 따른 반도체 장치의 구성의 일례이다. 도 11a에는, 반도체 장치의 단면도를 도시하고, 도 11b에는 반도체 장치의 평면도를 도시한다. 여기서, 도 11a는 도 11b의 I1-I2 및 J1-J2에 있어서의 단면에 상당한다. 도 11a 및 도 11b에 도시하는 반도체 장치는, 하부에 제 1 반도체 재료를 사용한 트랜지스터(160)를 갖고, 상부에 제 2 반도체 재료를 사용한 트랜지스터(262)를 갖는다. 여기서, 제 1 반도체 재료와 제 2 반도체 재료는 상이한 재료로 하는 것이 바람직하다. 예를 들어, 제 1 반도체 재료를 산화물 반도체 이외의 재료(실리콘)로 하고, 제 2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 반도체 재료(예를 들어, 단결정 실리콘)를 사용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 사용한 트랜지스터는, 그 특성 때문에, 전하를 장시간 동안 유지할 수 있다.
도 11a 및 도 11b에서는, 하부 트랜지스터로서 도 1a 및 도 1b에 도시하는 트랜지스터(160)를 채용하지만, 도 7a 및 도 7b에 도시하는 트랜지스터(560)를 채용할 수도 있다. 또한, 도 11a 및 도 11b에서는, 상부 트랜지스터(262)의 구조가 상술한 실시형태에 나타내는 트랜지스터(162)의 구조와 상이하기 때문에, 트랜지스터(262)에 대해서 자세히 설명한다.
도 11a 및 도 11b에 있어서의 트랜지스터(262)는, 절연층(128) 위에 절연층(243a)과, 절연층(243a) 중에 매설된 소스 전극 또는 드레인 전극(242a) 및 소스 전극 또는 드레인 전극(242b)과, 상기 절연층(243a)의 상면, 소스 전극 또는 드레인 전극(242a), 소스 전극 또는 드레인 전극(242b)의 상면의 일부와 접하는 산화물 반도체층(244)과, 산화물 반도체층(244)을 덮는 게이트 절연층(246)과, 게이트 절연층(246) 위의 게이트 전극(248a)을 갖는다.
또한, 절연층(243a)의 상면의 일부(특히, 피형성면에 수평인 영역을 말한다)이며, 산화물 반도체층(244)과 접하는 영역은, 그 제곱 평균 평방근(RMS) 거칠기가 1nm 이하이며, 절연층(243a)의 상면의 일부와 소스 전극 또는 드레인 전극(242a)의 상면과의 고저차(高低差), 또는 절연층(243a)의 상면의 일부와 소스 전극 또는 드레인 전극(242b)의 상면의 고저차는 5nm 미만이다.
상술한 바와 같이, 개시하는 발명의 일 형태에서는, 제곱 평균 평방근(RMS) 거칠기가 1nm 이하며 매우 평탄한 영역에 트랜지스터(262)의 채널 형성 영역이 형성된다. 이로써, 트랜지스터(262)가 미세화되는 상황에 있어서도, 단채널 효과 등의 문제를 방지하고, 특성이 양호한 트랜지스터(262)를 제공할 수 있다.
또한, 피형성면의 평탄성을 높임으로써, 산화물 반도체층(244)의 막 두께의 분포를 균일화하여 트랜지스터(262)의 특성을 향상시킬 수 있다. 또한, 큰 고저차에 기인하여 생길 수 있는 피복성의 저하를 억제하고, 산화물 반도체층(244)의 단절(단선)이나 접속 불량을 방지할 수 있다.
<상부 트랜지스터의 제작 방법>
다음에, 상기 반도체 장치의 제작 방법에 대해서 도 12a 내지 도 12f를 참조하여 설명한다. 여기서, 도 12a 내지 도 12f는 도 11a 및 도 11b에 도시하는 상부 트랜지스터(262)의 제작 방법의 예에 대해서 도시하는 도면이다. 또한, 하부 트랜지스터(160)의 제작 방법은, 도 2a 내지 도 3d를 참조하면 좋기 때문에, 자세한 설명은 생략한다.
우선, 절연층(128), 게이트 전극(110), 및 전극(126) 등 위에 도전층을 형성하고, 상기 도전층을 선택적으로 에칭하여 소스 전극 또는 드레인 전극(242a), 소스 전극 또는 드레인 전극(242b)을 형성한다(도 12a 참조). 다음에, 소스 전극 또는 드레인 전극(242a), 소스 전극 또는 드레인 전극(242b)을 덮도록 절연층(243)을 형성한다(도 12b 참조). 소스 전극 또는 드레인 전극(242a), 소스 전극 또는 드레인 전극(242b) 및 절연층(243)의 재료 및 형성 방법에 대해서는 상술한 실시형태를 참조할 수 있기 때문에, 자세한 설명은 생략한다.
또한, 소스 전극 또는 드레인 전극(242a), 소스 전극 또는 드레인 전극(242b)을 형성하기 전의 처리로서, 절연층(128)에 CMP 처리를 행하여 게이트 전극(110) 및 전극(126)의 상면을 노출시키는 것이 바람직하다. 게이트 전극(110) 및 전극(126) 상면을 노출시키는 처리로서는, CMP 처리 이외에 에칭 처리 등을 적용할 수도 있지만, 트랜지스터(262)의 특성을 향상시키기 위해서 절연층(128)의 표면은 가능한 한 평탄하게 하는 것이 바람직하다.
다음에, 절연층(243)을 CMP 처리에 의하여 박막화하여 절연층(243a)을 형성한다(도 12c 참조). 여기서는, 소스 전극 또는 드레인 전극(242a), 소스 전극 또는 드레인 전극(242b)의 표면이 노출되는 조건으로 CMP 처리를 행한다. 또한, 상기 CMP 처리는 절연층(243a) 표면의 제곱 평균 평방근(RMS) 거칠기가 1nm 이하(바람직하게는, 0.5nm 이하)가 되는 조건으로 행한다. 이와 같은 조건으로 CMP 처리를 행함으로써, 이후 산화물 반도체층(244)이 형성되는 표면의 평탄성을 향상시키고, 트랜지스터(262)의 특성을 향상시킬 수 있다.
또한, CMP 처리는 1번만 행하여도 좋고, 복수 횟수 행하여도 좋다. 복수 횟수로 나누어 CMP 처리를 행하는 경우는, 높은 연마 레이트의 1차 연마를 행한 후, 낮은 연마 레이트의 마무리 연마를 행하는 것이 바람직하다. 이와 같이, 연마 레이트가 다른 연마를 조합함으로써, 절연층(243a)의 표면의 평탄성을 더 향상시킬 수 있다.
상기 CMP 처리에 의하여 절연층(243a)의 상면의 일부와 소스 전극 또는 드레인 전극(242a)의 상면의 고저차, 또는 절연층(243a)의 상면의 일부와 소스 전극 또는 드레인 전극(242b)의 상면의 고저차를 5nm 미만으로 할 수 있다.
다음에, 소스 전극 또는 드레인 전극(242a), 소스 전극 또는 드레인 전극(242b), 및 절연층(243a)의 일부에 접하도록 상기 표면을 덮는 산화물 반도체층(244)을 형성한 후, 상기 산화물 반도체층(244)을 덮도록 게이트 절연층(246)을 형성한다(도 12d 참조).
또한, 본 발명의 일 형태에서는, 산화물 반도체층(244)의 형성 표면을 충분히 평탄화한다. 따라서, 두께가 얇은 산화물 반도체층이라도, 적합하게 형성할 수 있다. 또한, 본 발명의 일 형태에서는, 도 12d에 도시하는 바와 같이, 산화물 반도체층(244)의 단면 형상을 평탄한 형상으로 하는 것이 바람직하다. 산화물 반도체층(244)의 단면 형상을 평탄한 형상으로 함으로써, 산화물 반도체층(244)의 단면 형상이 평탄하지 않는 경우와 비교하여 리크 전류를 저감시킬 수 있다.
다음에, 게이트 절연층(246) 위에 게이트 전극(248a)을 형성한 후, 게이트 전극(248a)을 덮도록 절연층(250)을 형성한다. 그 후, 절연층(250) 위에 전극(249a)을 형성한다(도 12e 참조).
용량 소자(264)의 전극(249a)은, 트랜지스터(262)의 게이트 전극(248a)과 적어도 일부가 중첩하여 형성된다. 또는 용량 소자(264)의 전극(249a)은 트랜지스터(160)의 게이트 전극(110)과 적어도 일부가 중첩하여 형성되는 구성으로 하여도 좋다. 또한, 용량 소자(264)의 전극(249a)은, 트랜지스터(262)의 채널 형성 영역과 적어도 일부가 중첩하여 형성되는 구성으로 하여도 좋다. 이와 같은 평면 레이아웃을 채용함으로써, 고집적화가 가능하다.
다음에, 절연층(250), 전극(249a)을 덮도록 절연층(251)을 형성하고, 상기 절연층(251) 위에 절연층(252)을 형성한다(도 12f 참조).
상술한 공정에 의하여 트랜지스터(262)를 제작할 수 있다(도 12f 참조).
상술한 바와 같이, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 4)
본 실시형태에서는, 개시하는 발명의 일 형태에 따른 반도체 장치의 회로 구성 및 동작에 대해서 도 13a 내지 도 13c를 참조하여 설명한다. 또한, 도 13a 내지 도 13c에 도시하는 회로도에 있어서는, 도 1a 및 도 1b에 도시하는 반도체 장치의 부호를 참조하여 설명한다. 또한, 회로도에 있어서는 산화물 반도체를 사용한 트랜지스터인 것을 나타내기 위해서 “OS”의 부호를 함께 붙이는 경우가 있다.
도 13a에 도시하는 반도체 장치에 있어서, 제 1 배선(1st Line)과 트랜지스터(160)의 소스 전극은, 전기적으로 접속되고, 제 2 배선(2nd Line)과 트랜지스터(160)의 드레인 전극은 전기적으로 접속된다. 또한, 제 3 배선(3rd Line)과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 한쪽은, 전기적으로 접속되고, 제 4 배선(4th Line)과 트랜지스터(162)의 게이트 전극은 전기적으로 접속된다. 그리고, 트랜지스터(160)의 게이트 전극과 트랜지스터(162)의 소스 전극 또는 드레인 전극의 다른 쪽은, 용량 소자(164)의 전극의 한쪽과 전기적으로 접속되고, 제 5 배선(5th Line)과 용량 소자(164)의 전극의 다른 쪽은 전기적으로 접속된다.
여기서, 트랜지스터(162)에는 예를 들어, 상술한 산화물 반도체를 사용한 트랜지스터가 적용된다. 산화물 반도체를 사용한 트랜지스터는, 오프 전류가 매우 작다는 특징을 갖는다. 따라서, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극의 전위를 매우 장시간 동안 유지할 수 있다. 그리고, 용량 소자(164)를 가짐으로써, 트랜지스터(160)의 게이트 전극에 주어진 전하를 유지하기 쉽게 되고, 또한 유지된 정보의 판독이 용이하게 된다.
또한, 트랜지스터(160)에 대해서는 특별히 한정되지 않는다. 정보의 판독 속도를 향상시키는 관점에서 보면, 예를 들어 단결정 실리콘을 사용한 트랜지스터 등, 스위칭 속도가 높은 트랜지스터를 적용하는 것이 바람직하다.
또한, 도 13b에 도시하는 바와 같이, 용량 소자(164)를 형성하지 않는 구성으로 할 수도 있다.
도 13a에 도시하는 반도체 장치에서는, 트랜지스터(160)의 게이트 전극의 전위를 유지할 수 있다는 특징을 발휘시킴으로써, 다음과 같이, 정보의 기록, 유지, 판독이 가능하다.
우선, 정보의 기록 및 유지에 대해서 설명한다. 우선, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위가 트랜지스터(160)의 게이트 전극, 및 용량 소자(164)에 공급된다. 즉, 트랜지스터(160)의 게이트 전극에는 소정의 전하가 주어진다(기록). 여기서는, 상이한 2개의 전위를 공급하는 전하(이하, 저전위를 공급하는 전하를 전하 QL, 고전위를 공급하는 전하를 전하 QH라고 한다) 중의 어느 하나가 제 3 배선을 통하여 주어지는 것으로 한다. 또한, 상이한 3개 또는 그 이상의 전위를 공급하는 전하를 적용하여 기억 용량을 향상시켜도 좋다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극에 주어진 전하가 유지된다(유지).
트랜지스터(162)의 오프 전류는 매우 작기 때문에, 트랜지스터(160)의 게이트 전극의 전하는 장시간 동안 유지된다.
다음에, 정보의 판독에 대해서 설명한다. 제 1 배선에 소정의 전위(정전위)를 공급한 상태대로 제 5 배선에 적절한 전위(판독 전위)를 주면, 트랜지스터(160)의 게이트 전극에 유지된 전하량에 따라, 제 2 배선은 상이한 전위가 된다. 이 이유는, 일반적으로 트랜지스터(160)를 n채널형으로 하면, 트랜지스터(160)의 게이트 전극에 QH가 주어지는 경우의 외관상의 임계값 Vth_H는, 트랜지스터(160)의 게이트 전극에 QL이 주어지는 경우의 외관상의 임계값 Vth_L보다 낮게 되기 때문이다. 여기서, 외관상의 임계값이란, 트랜지스터(160)를 “온 상태”로 하기 위해서 필요하게 되는 제 5 배선의 전위를 가리킨다. 따라서, 제 5 배선의 전위를 Vth_H와 Vth_L의 중간의 전위 V0으로 함으로써, 트랜지스터(160)의 게이트 전극에 주어진 전하를 판별할 수 있다. 예를 들어, 기록 동작에 있어서 QH가 주어진 경우에는, 제 5 배선의 전위가 V0(>Vth_H)이 되면, 트랜지스터(160)는 “온 상태”가 된다. QL이 주어진 경우에는, 제 5 배선의 전위가 V0(<Vth_L)이 되어도, 트랜지스터(160)는 “오프 상태”대로이다. 따라서, 제 2 배선의 전위를 측정함으로써 유지되는 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 상태로 배치하여 사용하는 경우에는, 원하는 메모리 셀의 정보만을 판독할 필요가 있다. 이와 같이, 소정의 메모리 셀의 정보를 판독하여 그 이외의 메모리 셀의 정보를 판독하지 않는 경우에는, 판독의 대상이 아닌 메모리 셀의 제 5 배선에 대해서 게이트 전극의 상태에 상관없이, 트랜지스터(160)가 “오프 상태”가 되는 전위, 즉 Vth_H보다 작은 전위를 공급하면 좋다. 또는, 게이트 전극의 상태에 상관없이, 트랜지스터(160)가 “온 상태”가 되는 전위, 즉 Vth_L보다 큰 전위를 제 5 배선에 공급하면 좋다.
다음에, 정보를 재기록하는 동작에 대해서 설명한다. 정보의 재기록은 상기 정보의 기록 및 유지와 마찬가지로 행해진다. 즉, 제 4 배선의 전위를 트랜지스터(162)가 온 상태가 되는 전위로 하여 트랜지스터(162)를 온 상태로 한다. 이로써, 제 3 배선의 전위(새로운 정보에 따른 전위)가, 트랜지스터(160)의 게이트 전극 및 용량 소자(164)에 공급된다. 그 후, 제 4 배선의 전위를 트랜지스터(162)가 오프 상태가 되는 전위로 하고, 트랜지스터(162)를 오프 상태로 함으로써, 트랜지스터(160)의 게이트 전극은 새로운 정보에 따른 전하가 주어진 상태가 된다.
이와 같이, 개시하는 발명에 따른 반도체 장치는, 재차 정보를 기록함으로써 직접적으로 정보를 재기록할 수 있다. 따라서, 플래시 메모리 등에 있어서 필요하게 되는 고전압을 사용하여 플로팅 게이트로부터 전하를 뽑는 일이 불필요하고, 소거 동작에 기인하는 동작 속도의 저하를 억제할 수 있다. 즉, 반도체 장치의 고속 동작이 실현된다.
또한, 트랜지스터(162)의 소스 전극 또는 드레인 전극은, 트랜지스터(160)의 게이트 전극과 전기적으로 접속됨으로써, 비휘발성 메모리 소자로서 사용되는 플로팅 게이트형 트랜지스터의 플로팅 게이트와 같은 정도의 작용을 갖는다. 따라서, 도면의 트랜지스터(162)의 소스 전극 또는 드레인 전극과 트랜지스터(160)의 게이트 전극이 전기적으로 접속되는 부위를 플로팅 게이트부 FG라고 부르는 경우가 있다. 트랜지스터(162)가 오프인 경우, 상기 플로팅 게이트부 FG는 절연체 중에 매설된다고 간주할 수 있고, 플로팅 게이트부 FG에는 전하가 유지된다. 산화물 반도체를 사용한 트랜지스터(162)의 오프 전류는 실리콘 반도체 등에 의하여 형성되는 트랜지스터의 1/100000 이하이기 때문에, 트랜지스터(162)의 리크에 의하여 플로팅 게이트부 FG에 축적되는 전하가 소실(消失)하는 것을 무시할 수 있다. 즉, 산화물 반도체를 사용한 트랜지스터(162)에 의하여, 전력이 공급되지 않아도 정보를 유지할 수 있는 비휘발성 기억 장치를 실현할 수 있다.
예를 들어, 트랜지스터(162)의 실온(25℃)에서의 오프 전류가 10zA(1zA는 1×10-21A) 이하이고, 용량 소자(164)의 용량값이 10fF 정도인 경우에는, 적어도 104초 이상의 데이터 유지가 가능하다. 또한, 상기 유지 시간이 트랜지스터 특성이나 용량값에 따라 변동하는 것은 물론이다.
또한, 이 경우, 종래의 플로팅 게이트형 트랜지스터에 있어서 지적되는 게이트 절연막(터널 절연막)의 열화라는 문제가 존재하지 않는다. 즉, 종래 문제가 되어 왔던 전자를 플로팅 게이트에 주입할 때의 게이트 절연막의 열화를 해소할 수 있다. 이것은, 원리적인 기록 횟수의 제한이 존재하지 않는 것을 가리킨다. 또한, 종래의 플로팅 게이트형 트랜지스터에 있어서 기록이나 소거를 행할 때에 필요한 고전압도 불필요하다.
도 13a에 도시하는 반도체 장치는, 상기 반도체 장치를 구성하는 트랜지스터 등의 요소가 저항 및 용량을 포함하는 구성으로서 도 13c에 도시하는 바와 같이 생각할 수 있다. 즉, 도 13c에서는 트랜지스터(160) 및 용량 소자(164)가 각각 저항 및 용량을 포함하여 구성된다고 생각할 수 있다. R1 및 C1은 각각 용량 소자(164)의 저항값 및 용량값이며, 저항값 R1은, 용량 소자(164)를 구성하는 절연층에 따른 저항값에 상당한다. 또한, R2 및 C2는 각각 트랜지스터(160)의 저항값 및 용량값이고, 저항값 R2는 트랜지스터(160)가 온 상태일 때의 게이트 절연층에 따른 저항값에 상당하고, 용량값 C2는 소위 게이트 용량(게이트 전극과 소스 전극 또는 드레인 전극의 사이에 형성되는 용량 및 게이트 전극과 채널 형성 영역 사이에 형성되는 용량)의 용량값에 상당한다.
트랜지스터(162)가 오프 상태인 경우의 소스 전극과 드레인 전극간의 저항값(실효 저항이라고도 부른다)을 ROS로 하면, 트랜지스터(162)의 게이트 리크 전류가 충분히 작은 조건에 있어서, R1 및 R2가 R1≥ROS(R1은 ROS 이상), R2≥ROS(R2는 ROS 이상)를 충족시키는 경우에는, 전하의 유지 기간(정보의 유지 기간이라고 말할 수도 있다)은, 주로 트랜지스터(162)의 오프 전류에 따라 결정된다.
한편, 상기 조건을 충족시키지 않는 경우는, 트랜지스터(162)의 오프 전류가 충분히 작아도, 유지 기간을 충분히 확보하기 어렵다. 그 이유는, 트랜지스터(162)의 오프 전류 이외의 리크 전류(예를 들어, 트랜지스터(160)에 있어서의 소스 전극과 게이트 전극 사이에서 생기는 리크 전류 등)가 크기 때문이다. 따라서, 본 실시형태에 있어서 개시되는 반도체 장치는, 상술한 관계를 충족시키는 반도체 장치인 것이 바람직하다.
한편, C1과 C2는 C1≥C2(C1은 C2 이상)의 관계를 충족시키는 것이 바람직하다. 그 이유는, 제 5 배선에 의하여 플로팅 게이트부 FG의 전위를 제어할 때에, C1을 크게 함으로써 제 5 배선의 전위를 효율 좋게 플로팅 게이트부 FG에 공급할 수 있고, 제 5 배선에 공급하는 전위간(예를 들어, 판독 전위와 비판독 전위)의 전위차를 낮게 억제할 수 있기 때문이다.
상술한 관계를 충족시킴으로써, 보다 바람직한 반도체 장치를 실현할 수 있다. 또한, R1 및 R2는 트랜지스터(160)의 게이트 절연층 및 용량 소자(164)의 절연층에 의하여 결정된다. C1 및 C2도 마찬가지다. 따라서, 게이트 절연층의 재료나 두께 등을 적절히 설정하여 상술한 관계를 충족시키도록 하는 것이 바람직하다.
본 실시형태에서 나타내는 반도체 장치에서는, 플로팅 게이트부 FG가 플래시 메모리 등의 플로팅 게이트형 트랜지스터의 플로팅 게이트와 같은 정도의 작용을 갖지만, 본 실시형태의 플로팅 게이트부 FG는, 플래시 메모리 등의 플로팅 게이트와 본질적으로 상이한 특징을 갖는다. 플래시 메모리에서는, 컨트롤 게이트(control gate)에 인가되는 전압이 높기 때문에, 그 전위가 인접하는 셀의 플로팅 게이트에 영향을 주지 않도록, 셀끼리의 간격을 어느 정도 유지할 필요가 있다. 이것은, 반도체 장치의 고집적화를 저해(沮害)하는 요인 중의 하나이다. 그리고, 상기 요인은 고전계를 인가하여 터널 전류를 발생시키는 플래시 메모리의 근본적인 원리에 기인하는 것이다.
한편, 본 실시형태에 따른 반도체 장치는, 산화물 반도체를 사용한 트랜지스터의 스위칭에 따라 동작하고, 상술한 바와 같은 터널 전류에 의한 전하 주입의 원리를 사용하지 않는다. 즉, 플래시 메모리와 같은 전하를 주입하기 위한 고전계가 불필요하다. 이로써, 컨트롤 게이트에 의한 인접하는 셀에 대한 고전계의 영향을 고려할 필요가 없기 때문에, 고집적화가 용이하게 된다.
또한, 고전계가 불필요하고, 대형의 주변 회로(승압 회로 등)가 불필요한 점도, 플래시 메모리에 대한 우위점(優位点)이다. 예를 들어, 본 실시형태에 따른 메모리 셀에 인가되는 전압(메모리 셀의 각 단자에 동시에 인가되는 전위의 최대 전위와 최소 전위의 차이)의 최대값은, 2치(1비트)의 정보를 기록하는 경우, 하나의 메모리 셀에 있어서, 5V 이하, 바람직하게는 3V 이하로 할 수 있다.
또한, 용량 소자(164)를 구성하는 절연층의 비유전율 εr1과, 트랜지스터(160)를 구성하는 절연층의 비유전율 εr2를 상이하게 하는 경우에는, 용량 소자(164)의 면적 S1과, 트랜지스터(160)에 있어서 게이트 용량을 갖는 영역의 면적 S2가 2·S2≥S1(2·S2는 S1 이상), 바람직하게는 S2≥S1(S2는 S1 이상)을 충족시키면서, C1≥C2(C1은 C2 이상)를 실현하는 것이 용이하다. 구체적으로는, 예를 들어 용량 소자(164)를 구성하는 절연층에 있어서는 산화하프늄 등의 high-k 재료로 이루어지는 막, 또는 산화하프늄 등의 high-k 재료로 이루어지는 막과 산화물 반도체로 이루어지는 막의 적층 구조를 채용하여 εr1을 10 이상, 바람직하게는 15 이상으로 하고, 트랜지스터(160)를 구성하는 게이트 절연층에 있어서는 산화실리콘을 채용하여 3≤εr2≤4(εr2는 3 이상 4 이하)로 할 수 있다.
이와 같은 구성을 함께 사용함으로써 개시하는 발명에 따른 반도체 장치를 더 한층 고집적화시킬 수 있다.
또한, 반도체 장치의 기억 용량을 증대시키기 위해서는, 고집적화 이외에 다치화(多値化)의 방법을 채용할 수도 있다. 예를 들어, 메모리 셀 중의 하나에 3단계 이상의 정보를 기록하는 구성으로 함으로써, 2단계의 정보를 기록하는 경우와 비교하여 기억 용량을 증대시킬 수 있다. 예를 들어, 상술한 바와 같은 저전위를 공급하는 전하 QL, 고전위를 공급하는 전하 QH에 추가하여 다른 전위를 공급하는 전하 Q를 트랜지스터(160)의 게이트 전극에 줌으로써, 다치화를 실현할 수 있다. 이 경우, F2가 충분히 작게 되지 않는 회로 구성을 채용하여도 충분한 기억 용량을 확보할 수 있다.
또한, 상기 설명은, 전자를 다수 캐리어로 하는 n형 트랜지스터(n채널형 트랜지스터)를 사용하는 경우의 설명이지만, n형 트랜지스터 대신에 정공을 다수 캐리어로 하는 p형 트랜지스터를 사용할 수 있는 것은 물론이다.
상술한 바와 같이, 본 실시형태에 따른 반도체 장치는 고집적화하기에 적합하지만, 개시하는 발명의 일 형태에 따른 배선의 공통화, 접촉 영역의 축소 등에 의하여 집적도를 더 높인 반도체 장치를 제공할 수 있다.
상술한 바와 같이, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 5)
본 실시형태에서는 상술한 실시형태에서 설명한 반도체 장치의 응용예의 하나에 대해서 설명한다. 구체적으로는, 상술한 실시형태에서 설명한 반도체 장치를 매트릭스 상태로 배열한 반도체 장치의 일례에 대해서 설명한다.
도 14에 (m×n)비트의 기억 용량을 갖는 반도체 장치의 회로도의 일례를 도시한다.
본 발명의 일 형태에 따른 반도체 장치는 m개(m은 2 이상의 정수(整數))의 신호선 S와, m개의 워드선 WL과, n개(n은 2 이상의 정수)의 비트선 BL과, k개(k는 n 미만의 자연수)의 소스선 SL과, 메모리 셀(1100; (1,1) 내지 (m,n))이 세로 m개(행)×가로 n개(열)의 매트릭스 상태로 배치된 메모리 셀 어레이와, 제 1 구동 회로(1111), 제 2 구동 회로(1112), 제 3 구동 회로(1113), 제 4 구동 회로(1114) 등의 주변 회로로 구성된다. 여기서, 메모리 셀(1100)로서는 상술한 실시형태에서 설명한 구성(도 13a에 도시된 구성)이 적용된다.
각 메모리 셀(1100)은 제 1 트랜지스터, 제 2 트랜지스터, 용량 소자를 각각 갖는다. 각 메모리 셀(1100)에 있어서 제 1 트랜지스터의 게이트 전극과 제 2 트랜지스터의 소스 전극 또는 드레인 전극의 한쪽과 용량 소자의 전극의 한쪽은, 전기적으로 접속되고, 소스선 SL과 제 1 트랜지스터의 소스 전극(소스 영역)은 전기적으로 접속된다. 또한, 비트선 BL과 제 2 트랜지스터의 소스 전극 또는 드레인 전극의 다른 쪽과 제 1 트랜지스터의 드레인 전극은 전기적으로 접속되고, 워드선 WL과 용량 소자의 전극의 다른 쪽은 전기적으로 접속되고, 신호선 S와 제 2 트랜지스터의 게이트 전극은 전기적으로 접속된다. 즉, 소스선 SL이 도 13a에 도시하는 구성에 있어서의 제 1 배선(1st Line)에 상당하고, 비트선 BL이 제 2 배선(2nd Line) 및 제 3 배선(3rd Line)에 상당하고, 신호선 S가 제 4 배선(4th Line)에 상당하고, 워드선 WL이 제 5 배선(5th Line)에 상당한다.
또한, 도 14에 도시하는 메모리 셀 어레이에 있어서, 비트선 BL, 소스선 SL, 워드선 WL, 및 신호선 S는 매트릭스를 구성한다. 비트선 BL 중의 하나는 같은 열에 배치된 m개의 메모리 셀(1100)이 접속된다. 또한, 워드선 WL 중의 하나 및 신호선 S 중의 하나에는 각각 같은 행에 배치된 n개의 메모리 셀(1100)이 접속된다. 또한, 소스선 SL의 개수는 비트선 BL의 개수보다 적기 때문에, 소스선 SL 중의 하나는, 2개 이상의 상이한 비트선 BL에 접속된 메모리 셀(1100)을 포함하는 복수의 메모리 셀과 접속할 필요가 있다. 즉, 소스선 SL 중의 하나에는 j개(j는 (m+1) 이상 (m×n) 이하의 정수)의 메모리 셀(1100)이 접속된다. 또한, 소스선 SL은 복수의 비트선 BL에 대해서 1개씩 배치되는(즉, (n/k)가 정수인) 것이 바람직하고, 이 경우 각 소스선 SL에 접속되는 메모리 셀(1100)의 개수가 동일하면, 소스선 SL 중의 하나에는 (m×n/k)개의 메모리 셀(1100)이 접속된다.
도 14에 도시하는 메모리 셀 어레이와 같이, 메모리 셀(1100) 중의 하나와 다른 메모리 셀을 접속하는 소스선 SL 중의 하나를 2개 이상의 상이한 비트선 BL에 접속된 메모리 셀을 포함하는 복수의 메모리 셀(1100)과 접속하는 구성으로 하고, 소스선 SL의 개수를 비트선 BL의 개수보다 적게 한다. 따라서, 소스선의 개수를 충분히 적게 할 수 있기 때문에, 반도체 장치의 집적도를 향상시킬 수 있다.
비트선 BL은 제 1 구동 회로(1111)와 전기적으로 접속되고, 소스선 SL은 제 2 구동 회로(1112)와 전기적으로 접속되고, 신호선 S는 제 3 구동 회로(1113)와 전기적으로 접속되고, 워드선 WL은 제 4 구동 회로(1114)와 전기적으로 접속된다. 또한, 여기서는, 제 1 구동 회로(1111), 제 2 구동 회로(1112), 제 3 구동 회로(1113), 제 4 구동 회로(1114)는 각각 독립적으로 형성하지만, 개시하는 발명은 이것에 한정되지 않는다. 어느 하나 또는 복수의 기능을 갖는 구동 회로를 사용하여도 좋다.
다음에, 기록 동작 및 판독 동작에 대해서 설명한다. 도 15는 도 14에 도시하는 반도체 장치의 기록 동작 및 판독 동작의 타이밍 차트의 일례이다.
또한, 여기서는, 이해를 용이하게 하기 위해서 2행×2열의 메모리 셀 어레이로 구성되는 반도체 장치의 동작에 대해서 설명하지만, 개시하는 발명은 이것에 한정되지 않는다.
제 1행째의 메모리 셀(1100)(1,1) 및 메모리 셀(1100)(1,2)에 대한 기록을 행하는 경우와, 제 1행째의 메모리 셀(1100)(1,1) 및 메모리 셀(1100)(1,2)로부터의 판독을 행하는 경우에 대해서 설명한다. 또한, 이하에서는 메모리 셀(1,1)에 기록되는 데이터를 “1”로 하고, 메모리 셀(1, 2)에 기록되는 데이터를 “0”으로 하는 경우에 대해서 설명한다.
우선, 기록에 대해서 설명한다. 제 1행째의 신호선 S_1에 전위 V1을 공급하여 제 1행째의 제 2 트랜지스터를 온 상태로 한다. 또한, 제 2행째의 신호선 S_2에 전위 0V를 공급하여 제 2행째의 제 2 트랜지스터를 오프 상태로 한다.
또한, 제 1열째의 비트선 BL_1에 전위 V2를 공급하고, 제 2열째의 비트선 BL_2에는 전위 0V를 공급한다.
결과적으로, 메모리 셀(1,1)의 플로팅 게이트부 FG에는 전위 V2가 공급되고, 메모리 셀(1,2)의 플로팅 게이트부 FG에는 0V가 공급된다. 여기서는, 전위 V2는 제 1 트랜지스터의 임계값보다 높은 전위로 한다. 그리고, 제 1행째의 신호선 S_1의 전위를 0V로 하고, 제 1행째의 제 2 트랜지스터를 오프 상태로 함으로써, 기록을 종료한다. 또한, 전위 V2는 전위 V1과 같은 정도 또는 전위 V1 이하로 하는 것이 바람직하다.
또한, 기록 동작을 행하는 동안, 제 1행째의 워드선 WL_1 및 제 2행째의 워드선 WL_2는 전위 0V로 해 둔다. 또한, 기록 동작이 종료할 때는, 제 1열째의 비트선 BL_1의 전위를 변화시키기 전에 제 1행째의 신호선 S_1을 전위 0V로 한다. 기록한 후에 있어서, 메모리 셀의 임계값은 데이터 “0”인 경우는 Vw0, 데이터 “1”인 경우에는 Vw1이 된다. 여기서, 메모리 셀의 임계값이란, 제 1 트랜지스터의 소스 전극과 드레인 전극 사이의 저항 상태가 변화되는, 워드선 WL에 접속되는 단자의 전압을 가리킨다. 또한, 여기서는 Vw0>0>Vw1로 한다. 또한, 소스선 SL은 예를 들어, 데이터 “1”을 기록하는 열의 비트선과 같은 V2로 한다.
다음에, 판독에 대해서 설명한다. 여기서, 비트선 BL에는 도 16에 도시하는 판독 회로가 전기적으로 접속된다.
우선, 제 1행째의 워드선 WL_1에 전위 0V를 공급하고, 제 2행째의 워드선 WL_2에는 전위 VL을 공급한다. 전위 VL은 임계값 Vw1보다 낮은 전위로 한다. WL_1을 전위 0V로 하면, 제 1행째에 있어서, 데이터 “0”이 유지되는 메모리 셀의 제 1 트랜지스터는 오프 상태, 데이터 “1”이 유지되는 메모리 셀의 제 1 트랜지스터는 온 상태가 된다. 워드선 WL_2를 전위 VL로 하면, 제 2행째에 있어서, 데이터 “0”, 데이터 “1” 중의 어느 하나가 유지되는 메모리 셀이라도, 제 1 트랜지스터는 오프 상태가 된다.
결과적으로, 비트선 BL_1-소스선 SL 사이는 메모리 셀(1,1)의 제 1 트랜지스터가 온 상태이기 때문에 저저항 상태가 되고, 비트선 BL_2-소스선 SL_1 사이는 메모리 셀(1,2)의 제 1 트랜지스터가 오프 상태이기 때문에 고저항 상태가 된다. 비트선 BL_1, 비트선 BL_2에 접속되는 판독 회로는 비트선의 저항 상태의 차이에 의하여 데이터를 판독할 수 있다.
또한, 판독 동작을 행하는 동안, 신호선 S_1에는 전위 0V를 공급하고, 신호선 S_2에는 전위 VL을 공급하여 제 2 트랜지스터를 모두 오프 상태로 해 둔다. 제 1행째의 플로팅 게이트부 FG의 전위는 0V 또는 V2이기 때문에, 신호선 S_1을 전위 0V로 함으로써, 제 2 트랜지스터를 모두 오프 상태로 할 수 있다. 한편, 제 2행째의 플로팅 게이트부 FG의 전위는 워드선 WL_2에 전위 VL이 공급되면, 기록 동작 직후(直後)의 전위보다 낮은 전위가 된다. 이로써, 제 2 트랜지스터가 온 상태가 되는 것을 방지하기 위해서 신호선 S_2를 워드선 WL_2와 같은 저전위(전위 VL)로 한다. 즉, 판독 동작을 행하지 않는 행에서는, 신호선 S와 워드선 WL을 같은 전위(전위 VL)로 한다. 상술한 공정에 의하여 제 2 트랜지스터를 모두 오프 상태로 할 수 있다.
판독 회로로서, 도 16에 도시하는 회로를 사용하는 경우의 출력 전위에 대해서 설명한다. 도 16에 도시하는 판독 회로에서는, 비트선 BL은 리드 인에이블(Read Enable) 신호(RE 신호)에 의하여 제어되는 스위치를 통하여 클록드 인버터(clocked inverter), 및 전위 V1이 공급된 배선에 다이오드 접속된 트랜지스터에 접속된다. 또한, 소스선 SL에는 정전위(예를 들어 0V)를 입력한다. 비트선 BL_1-소스선 SL 사이는 저저항이기 때문에, 클록드 인버터에는 저전위가 공급되고, 출력 D_1은 High(V1)가 된다. 비트선 BL_2-소스선 SL 사이는 고저항이기 때문에, 클록드 인버터에는 고전위가 입력되고, 출력 D_2는 Low(0V)가 된다.
동작 전위는, 예를 들어 V1=2V, V2=1.5V, VH=2V, VL=-2V로 설정할 수 있다.
다음에, 상술한 기록 동작과 상이한 기록 동작에 대해서 설명한다. 기록하는 데이터는 상술한 동작과 마찬가지다. 도 17은 상기 기록 동작 및 판독 동작의 타이밍 차트의 일례이다.
도 15에 도시하는 타이밍 차트를 사용한 기록(제 1행째의 기록)에서는, 기록을 행할 때의 워드선 WL_2의 전위를 전위 0V로 하기 때문에, 예를 들어 메모리 셀(2,1) 또는 메모리 셀(2,2)에 기록되는 데이터가 데이터 “1”인 경우에는, 비트선 BL_1과 비트선 BL_2 사이에 정상(定常) 전류가 흐른다. 제 1행째의 기록을 행할 때에는, 제 2행째의 메모리 셀이 갖는 제 1 트랜지스터가 온 상태가 되고, 비트선 BL_1과 비트선 BL_2가 소스선을 통하여 저저항으로 접속되기 때문이다. 도 17에 도시하는 기록 동작은, 이와 같은 정상 전류의 발생을 방지하는 방법이다.
우선, 제 1행째의 신호선 S_1에 전위 V1을 공급하여, 제 1행째의 제 2 트랜지스터를 온 상태로 한다. 또한, 제 2행째의 신호선 S_2에 전위 VL을 공급하여, 제 2행째의 제 2 트랜지스터를 오프 상태로 한다.
또한, 제 1열째의 비트선 BL_1에 전위 V2를 공급하고, 제 2열째의 비트선 BL_2에는 전위 0V를 공급한다.
결과적으로, 메모리 셀(1,1)의 플로팅 게이트부 FG에는 전위 V2가 공급되고, 메모리 셀(1,2)의 플로팅 게이트부 FG에는 전위 0V가 공급된다. 여기서는, 전위 V2는 제 1 트랜지스터의 임계값보다 높은 전위로 한다. 그리고, 제 1행째의 신호선 S_1의 전위를 0V로 하여, 제 1행째의 제 2 트랜지스터를 오프 상태로 함으로써 기록을 종료한다.
또한, 기록 동작을 행하는 동안, 제 1행째의 워드선 WL_1의 전위는 0V로 하고, 제 2행째의 워드선 WL_2의 전위는 VL로 한다. 제 2행째의 워드선 WL_2를 전위 VL로 함으로써, 제 2행째에 있어서, 데이터 “0”, 데이터 “1” 중 어느 하나가 유지되는 메모리 셀이라도 제 1 트랜지스터는 오프 상태가 된다. 또한, 기록 동작을 행하는 동안, 소스선 SL에는 전위 V2를 공급한다. 기록 데이터가 모두 “0”인 경우에는, 소스선에는 전위 0V를 공급하여도 좋다.
또한, 기록이 종료할 때에는, 제 1열째의 비트선 BL_1의 전위를 변화시키기 전에, 제 1행째의 신호선 S_1을 전위 0V로 한다. 기록을 행한 후에, 메모리 셀의 임계값은 데이터 “0”인 경우에는 Vw0, 데이터 “1”인 경우에는 Vw1이 된다. 여기서는, Vw0>0>Vw1로 한다.
상기 기록 동작에 있어서, 기록을 행하지 않는 행(이 경우에는 제 2행째)의 메모리 셀의 제 1 트랜지스터는 오프 상태이기 때문에, 비트선과 소스선 사이의 정상 전류가 문제가 되는 곳은 기록을 행하는 행의 메모리 셀만이다. 기록을 행하는 행의 메모리 셀에 데이터 “0”을 기록하는 경우에는, 상기 메모리 셀이 갖는 제 1 트랜지스터는 오프 상태가 되기 때문에, 정상 전류의 문제는 생기지 않는다. 한편, 기록을 행하는 행의 메모리 셀에 데이터 “1”을 기록하는 경우에는, 상기 메모리 셀이 갖는 제 1 트랜지스터는 온 상태가 되기 때문에, 소스선 SL과 비트선 BL(이 경우에는 비트선 BL_1) 사이에 전위차가 존재하는 경우에는, 정상 전류가 발생한다. 그래서, 소스선 SL의 전위를 비트선 BL_1의 전위 V2와 일치시킴으로써, 비트선과 소스선 사이의 정상 전류를 방지할 수 있다.
상술한 바와 같이, 상기 기록 동작에 의하여 기록을 행할 때의 정상 전류의 발생을 방지할 수 있는 것을 알 수 있다. 즉, 상기 기록 동작에서는, 기록 동작을 행할 때의 소비 전력을 충분히 억제할 수 있다.
또한, 판독 동작에 대해서는, 상술한 판독 동작과 마찬가지다.
도 14에 도시하는 반도체 장치에 오프 전류가 매우 작은 산화물 반도체를 포함하는 반도체 장치를 사용함으로써, 매우 장기간 동안 기억된 내용을 유지할 수 있다. 즉, 리프레시 동작이 불필요하게 되거나, 또는 리프레시 동작의 빈도를 매우 적게 할 수 있기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우라도, 기억된 내용을 장기간 동안 유지할 수 있다.
또한, 도 14에 도시하는 반도체 장치에서는, 정보를 기록하기 위해서 높은 전압을 필요로 하지 않고, 소자의 열화 문제도 없다. 따라서, 도 14에 도시하는 반도체 장치에서는, 종래의 비휘발성 메모리에 있어서 문제가 되는 재기록이 가능한 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터를 온 상태 또는 오프 상태로 스위칭함으로써, 정보의 기록이 행해지기 때문에, 고속 동작도 용이하게 실현할 수 있다. 또한, 정보를 소거하기 위한 동작이 불필요하다는 이점도 있다.
또한, 산화물 반도체 이외의 재료를 사용한 트랜지스터는 충분한 고속 동작이 가능하기 때문에, 이것을 산화물 반도체를 사용한 트랜지스터와 조합하여 사용함으로써, 반도체 장치의 동작(예를 들어, 정보의 판독 동작)의 고속성을 충분히 확보할 수 있다. 또한, 산화물 반도체 이외의 재료를 사용한 트랜지스터에 의하여 고속 동작이 요구되는 각종 회로(논리 회로, 구동 회로 등)를 적합하게 실현할 수 있다.
이와 같이, 산화물 반도체 이외의 재료를 사용한 트랜지스터와, 산화물 반도체를 사용한 트랜지스터를 일체로 구비함으로써, 종래에는 없었던 특징을 갖는 반도체 장치를 실현할 수 있다.
또한, 도 14에 도시하는 반도체 장치에서는, 메모리 셀 1개당의 배선 개수를 삭감할 수 있다. 따라서, 메모리 셀의 점유 면적을 저감시켜 반도체 장치의 단위 면적당의 기억 용량을 증대시킬 수 있다.
상술한 바와 같이, 본 실시형태에 나타내는 구성, 방법 등은, 다른 실시형태에 나타내는 구성, 방법 등과 적절히 조합하여 사용할 수 있다.
(실시형태 6)
본 실시형태에서는, 상술한 실시형태에서 설명한 반도체 장치를 전자 기기에 적용하는 경우에 대해서 도 18a 내지 도 18f를 사용하여 설명한다. 본 실시형태에서는, 컴퓨터, 휴대 전화기(휴대 전화, 휴대 전화 장치라고도 한다), 휴대 정보 단말(휴대형 게임기, 음향 재생 장치 등도 포함한다), 디지털 카메라, 디지털 비디오 카메라 등의 카메라, 전자 페이퍼, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 한다) 등의 전자 기기에 상술한 반도체 장치를 적용하는 경우에 대해서 설명한다.
도 18a는, 노트형의 퍼스널 컴퓨터이고, 하우징(701), 하우징(702), 표시부(703), 키보드(704) 등으로 구성된다. 하우징(701)과 하우징(702) 중 적어도 하나에는, 상술한 실시형태에 나타내는 반도체 장치가 설치된다. 따라서, 정보의 기록 및 판독을 고속으로 행할 수 있고, 기억을 장기간 동안 유지할 수 있고, 또 소비 전력이 충분히 저감된 노트형 퍼스널 컴퓨터가 실현된다.
도 18b는, 휴대 정보 단말(PDA)이고, 본체(711)에는 표시부(713)와 외부 인터페이스(715)와 조작 버튼(714) 등이 설치된다. 또한, 휴대 정보 단말을 조작하는스타일러스(stylus; 712) 등을 구비한다. 본체(711) 내에는, 상술한 실시형태에 나타내는 반도체 장치가 설치된다. 따라서, 정보의 기록 및 판독을 고속으로 행할 수 있고, 기억을 장기간 동안 유지할 수 있고, 또 소비 전력이 충분히 저감된 휴대 정보 단말이 실현된다.
도 18c는, 전자 페이퍼를 실장한 전자 서적(720)이고, 하우징(721) 및 하우징(723)의 2개의 하우징으로 구성된다. 하우징(721) 및 하우징(723)에는, 각각 표시부(725) 및 표시부(727)가 설치된다. 하우징(721)과 하우징(723)은, 축(軸)부(737)로 접속되고, 상기 축부(737)를 축으로 하여 개폐 동작을 행할 수 있다. 또한, 하우징(721)은, 전원(731), 조작 키(733), 스피커(735) 등을 구비한다. 하우징(721), 하우징(723) 중의 적어도 하나에는 상술한 실시형태에 나타내는 반도체 장치가 설치된다. 따라서, 정보의 기록 및 판독을 고속으로 행할 수 있고, 기억을 장기간 동안 유지할 수 있고, 또 소비 전력이 충분히 저감된 전자 서적이 실현된다.
도 18d는, 휴대 전화기이고, 하우징(740)과 하우징(741)의 2개의 하우징으로 구성된다. 또한, 하우징(740)과 하우징(741)은 슬라이드하여 도 18d에 도시하는 바와 같이 전개(展開)되는 상태로부터 중첩한 상태로 할 수 있고, 휴대하기에 적합한 소형화가 가능하다. 또한, 하우징(741)은, 표시 패널(742), 스피커(743), 마이크로 폰(744), 조작 키(745), 포인팅 디바이스(746), 카메라용 렌즈(747), 외부 접속 단자(748) 등을 구비한다. 또한, 하우징(740)은, 휴대 전화기의 충전을 행하는 태양 전지 셀(749), 외부 메모리 슬롯(750) 등을 구비한다. 또한, 안테나는, 하우징(741)에 내장된다. 하우징(740)과 하우징(741) 중 적어도 하나에는, 상술한 실시형태에 나타내는 반도체 장치가 설치된다. 따라서, 정보의 기록 및 판독을 고속으로 행할 수 있고, 기억을 장기간 동안 유지할 수 있고, 또 소비 전력이 충분히 저감된 휴대 전화기가 실현된다.
도 18e는, 디지털 카메라이고, 본체(761), 표시부(767), 접안부(763), 조작 스위치(764), 표시부(765), 배터리(766) 등으로 구성된다. 본체(761) 내에는 상술한 실시형태에 나타내는 반도체 장치가 설치된다. 따라서, 정보의 기록 및 판독을 고속으로 행할 수 있고, 기억을 장기간 동안 유지할 수 있고, 또 소비 전력이 충분히 저감된 디지털 카메라가 실현된다.
도 18f는, 텔레비전 장치(770)이고, 하우징(771), 표시부(773), 스탠드(775) 등으로 구성된다. 텔레비전 장치(770)의 조작은 하우징(771)이 구비하는 스위치나, 리모트 컨트롤러(780)에 의하여 행할 수 있다. 하우징(771) 및 리모트 컨트롤러(780)에는, 상술한 실시형태에 나타내는 반도체 장치가 탑재된다. 따라서, 정보의 기록 및 판독을 고속으로 행할 수 있고, 기억을 장기간 동안 유지할 수 있고, 또 소비 전력이 충분히 저감된 텔레비전 장치가 실현된다.
상술한 바와 같이, 본 실시형태에 나타내는 전자 기기에는, 상술한 실시형태에 따른 반도체 장치가 탑재된다. 따라서, 소비 전력을 저감한 전자 기기가 실현된다.
100: 기판 106: 소자 분리 절연층
108: 게이트 절연층 110: 게이트 전극
116: 채널 형성 영역 120: 불순물 영역
124: 금속 화합물 영역 126: 전극
128: 절연층 142a: 소스 전극 또는 드레인 전극
142b: 소스 전극 또는 드레인 전극 144: 산화물 반도체층
146: 게이트 절연층 148a: 게이트 전극
149a: 전극 150: 절연층
151: 절연층 152: 절연층
154: 전극 156: 배선
160: 트랜지스터 162: 트랜지스터
164: 용량 소자

Claims (8)

  1. 트랜지스터; 및
    상기 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된 용량 소자를 포함하는 반도체 장치로서,
    상기 트랜지스터는 반도체층, 상기 반도체층 위의 게이트 절연층, 및 상기 게이트 절연층 위의 게이트 전극을 포함하고,
    상기 트랜지스터의 상기 게이트 전극 및 상기 트랜지스터의 상기 반도체층 위에 절연층이 있고,
    상기 용량 소자는 상기 절연층 위의 전극을 포함하고,
    상기 절연층은 제 1 영역과 제 2 영역을 포함하고,
    상기 절연층의 상기 제 1 영역은 상기 트랜지스터의 상기 반도체층의 상면에 평행한 표면을 갖고,
    상기 절연층의 상기 제 2 영역은 상기 트랜지스터의 상기 게이트 전극의 측면에 평행한 표면을 갖고,
    상기 용량 소자의 상기 전극은 상기 절연층의 상기 제 1 영역 및 상기 절연층의 상기 제 2 영역과 중첩하는, 반도체 장치.
  2. 트랜지스터; 및
    상기 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된 용량 소자를 포함하는 메모리 셀을 포함하는 반도체 장치로서,
    상기 트랜지스터는 산화물 반도체층, 상기 산화물 반도체층 위의 게이트 절연층, 및 상기 게이트 절연층 위의 게이트 전극을 포함하고,
    상기 트랜지스터의 상기 게이트 전극 및 상기 트랜지스터의 상기 산화물 반도체층 위에 절연층이 있고,
    상기 용량 소자는 상기 절연층 위의 전극을 포함하고,
    상기 절연층은 제 1 영역과 제 2 영역을 포함하고,
    상기 절연층의 상기 제 1 영역은 상기 트랜지스터의 상기 산화물 반도체층의 상면에 평행한 표면을 갖고,
    상기 절연층의 상기 제 2 영역은 상기 트랜지스터의 상기 게이트 전극의 측면에 평행한 표면을 갖고,
    상기 용량 소자의 상기 전극은 상기 절연층의 상기 제 1 영역 및 상기 절연층의 상기 제 2 영역과 중첩하는, 반도체 장치.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 용량 소자의 상기 전극은 상기 트랜지스터의 상기 게이트 전극과 중첩하는, 반도체 장치.
  4. 제 1 트랜지스터; 상기 제 1 트랜지스터 위의 제 2 트랜지스터; 및 상기 제 1 트랜지스터의 게이트와, 상기 제 2 트랜지스터의 소스 및 드레인 중 한쪽에 전기적으로 접속된 용량 소자를 포함하는 메모리 셀을 포함하는 반도체 장치로서,
    상기 제 2 트랜지스터는 산화물 반도체층, 상기 산화물 반도체층 위의 게이트 절연층, 및 상기 게이트 절연층 위의 게이트 전극을 포함하고,
    상기 제 2 트랜지스터의 상기 게이트 전극 및 상기 제 2 트랜지스터의 상기 산화물 반도체층 위에 절연층이 있고,
    상기 용량 소자는 상기 절연층 위의 전극을 포함하고,
    상기 절연층은 제 1 영역과 제 2 영역을 포함하고,
    상기 절연층의 상기 제 1 영역은 상기 제 2 트랜지스터의 상기 산화물 반도체층의 상면에 평행한 표면을 갖고,
    상기 절연층의 상기 제 2 영역은 상기 제 2 트랜지스터의 상기 게이트 전극의 측면에 평행한 표면을 갖고,
    상기 용량 소자의 상기 전극은 상기 절연층의 상기 제 1 영역 및 상기 절연층의 상기 제 2 영역과 중첩하는, 반도체 장치.
  5. 제 4 항에 있어서,
    상기 용량 소자의 상기 전극은 상기 제 2 트랜지스터의 상기 게이트 전극과 중첩하는, 반도체 장치.
  6. 제 4 항에 있어서,
    상기 제 1 트랜지스터의 채널 형성 영역은 단결정 실리콘 기판에 형성되는, 반도체 장치.
  7. 제 4 항에 있어서,
    상기 제 1 트랜지스터의 채널 형성 영역은 기판 위의 반도체막에 형성되는, 반도체 장치.
  8. 제 7 항에 있어서,
    상기 반도체막은 실리콘을 포함하는, 반도체 장치.

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