JP6053490B2 - 半導体装置の作製方法 - Google Patents

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Description

半導体装置および半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジスタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、および亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１参照）。
特開２００６−１６５５２８号公報
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を達成するためにはトランジスタの微細化が必須である。
より高性能な半導体装置を実現するため、微細化されたトランジスタのオン特性（例えば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現する構成およびその作製方法を提供することを目的の一とする。
また、トランジスタの微細化に伴って作製工程における歩留まりの低下が懸念される。
微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供することを目的の一とする。
また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、および高生産化を達成することを目的の一とする。
酸化物半導体膜、ゲート絶縁膜、および側面および上面に第１の絶縁膜が設けられたゲート電極が順に積層されたトランジスタを有する半導体装置において、ソース電極およびドレイン電極は、酸化物半導体膜および第１の絶縁膜に接して設けられる。該半導体装置の作製工程において、酸化物半導体膜、第１の絶縁膜、およびゲート電極上を覆うように導電膜および第２の絶縁膜を積層し、第２の絶縁膜および導電膜を除去（研磨）することによりゲート電極上の導電膜を除去してソース電極およびドレイン電極を形成する。除去（研磨）方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法を好適に用いることができる。
また、ゲート電極の側面の絶縁膜（サイドウォール絶縁膜）の形成を、レジストマスクを用いて行い、同時に絶縁膜によってゲート電極領域の高さを高くする。ここで、本明細書中における「ゲート電極領域の高さ」とは、ゲート電極の底面から該ゲート電極上に接する膜の上面までの高さを指すものとする。ゲート電極領域の高さを高くすることで、ソース電極およびドレイン電極の分離を簡便に行うことができる。
また、電子ビームを用いてレジストを露光することで形成された、線幅が小さいレジストマスクを用いることでチャネル長を短くすることができる。堆積する膜のエッチング選択比を考慮し、具体的には、導電膜上にハードマスク膜を設け、その上に電子ビームを用いてレジストを露光し、現像したレジストマスクをハードマスク膜のエッチングマスクとして用い、エッチングされたハードマスク膜をマスクにして、導電膜をエッチングしてゲート電極を形成する。ゲート電極と重畳する領域の酸化物半導体膜はトランジスタのチャネル形成領域となる。
本発明の一態様は、絶縁表面上の酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上の酸化物半導体膜と重畳するゲート電極と、ゲート絶縁膜およびゲート電極上の第１の絶縁膜と、酸化物半導体膜の一端および第１の絶縁膜の一端と接するソース電極と、酸化物半導体膜の他端および第１の絶縁膜の他端と接するドレイン電極と、ソース電極およびドレイン電極上に第２の絶縁膜と、を有し、ソース電極およびドレイン電極の上面の高さは、第１の絶縁膜および第２の絶縁膜の上面の高さと実質的に揃っており、酸化物半導体膜のチャネル長は、１ｎｍ以上３０ｎｍ以下である半導体装置である。
また、本発明の他の一態様は、絶縁表面上のチャネル形成領域、およびチャネル形成領域を挟む第１の低抵抗領域および第２の低抵抗領域を含む酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜と、ゲート絶縁膜上のチャネル形成領域と重畳するゲート電極と、ゲート絶縁膜およびゲート電極上の第１の絶縁膜と、第１の低抵抗領域の一部と接するソース電極と、第２の低抵抗領域の一部と接するドレイン電極と、ソース電極およびドレイン電極上に第２の絶縁膜と、を有し、ソース電極およびドレイン電極の上面の高さは、第１の絶縁膜および第２の絶縁膜の上面の高さと実質的に揃っており、酸化物半導体膜のチャネル長は、１ｎｍ以上３０ｎｍ以下である半導体装置である。
また、本発明の他の一態様は、絶縁表面上に酸化物半導体膜を形成し、酸化物半導体膜を覆うようにゲート絶縁膜を形成し、酸化物半導体膜と重畳するゲート絶縁膜上に第１の導電膜を形成し、第１の導電膜上にハードマスク膜を形成し、ハードマスク膜上に電子ビーム露光を行うことで第１のレジストを形成し、ハードマスク膜を選択的にエッチングし、エッチングされたハードマスク膜をマスクとして、第１の導電膜を選択的にエッチングしてゲート電極を形成し、ゲート絶縁膜およびゲート電極上に第１の絶縁膜を形成し、ゲート電極が露出しないように第１の絶縁膜の一部に除去処理を行い、除去処理を行った第１の絶縁膜上に反射防止膜を形成し、酸化物半導体膜と重畳する反射防止膜上に電子ビーム露光を行うことで第２のレジストを形成し、反射防止膜、第１の絶縁膜およびゲート絶縁膜を選択的にエッチングして、絶縁表面、酸化物半導体膜の一部を露出させ、露出させた絶縁表面、酸化物半導体膜および反射防止膜上に第２の導電膜を形成し、第２の導電膜上に第２の絶縁膜を形成し、第１の絶縁膜が露出するように第２の絶縁膜、第２導電膜の一部および反射防止膜に除去処理を行い、除去処理を行った第２の導電膜を加工してソース電極およびドレイン電極を形成する半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面上に酸化物半導体膜を形成し、酸化物半導体膜を覆うようにゲート絶縁膜を形成し、酸化物半導体膜と重畳するゲート絶縁膜上に第１の導電膜を形成し、第１の導電膜上にハードマスク膜を形成し、ハードマスク膜上に電子ビーム露光を行うことで第１のレジストを形成し、ハードマスク膜を選択的にエッチングし、エッチングされたハードマスク膜をマスクとして、第１の導電膜を選択的にエッチングしてゲート電極を形成し、不純物を添加し、自己整合的に酸化物半導体膜中のゲート電極と重畳している領域にチャネル形成領域を、チャネル形成領域を挟むように、酸化物半導体膜中に第１の低抵抗領域および第２の低抵抗領域を、それぞれ形成し、ゲート絶縁膜およびゲート電極上に第１の絶縁膜を形成し、ゲート電極が露出しないように第１の絶縁膜の一部に除去処理を行い、除去処理を行った第１の絶縁膜上に反射防止膜を形成し、チャネル形成領域、第１の低抵抗領域および第２の低抵抗領域と重畳する反射防止膜上に電子ビーム露光を行うことで第２のレジストを形成し、反射防止膜、第１の絶縁膜およびゲート絶縁膜を選択的にエッチングして、絶縁表面、第１の低抵抗領域および第２の低抵抗領域の一部を露出させ、露出させた絶縁表面、第１の低抵抗領域、第２の低抵抗領域および反射防止膜上に第２の導電膜を形成し、第２の導電膜上に第２の絶縁膜を形成し、第１の絶縁膜が露出するように第２の絶縁膜、第２の導電膜の一部および反射防止膜に除去処理を行い、除去処理を行った第２の導電膜を加工してソース電極およびドレイン電極を形成する半導体装置の作製方法である。
また、本発明の他の一態様は、上記作製方法において、除去処理は、化学的機械研磨により行うことが好ましい。
また、本発明の他の一態様は、上記作製方法において、ハードマスク膜は、窒化酸化シリコン膜およびアモルファスシリコン膜の積層膜、または、酸化シリコン膜およびアモルファスシリコン膜の積層膜であると好ましい。
また、本発明の他の一態様は、上記作製方法において、反射防止膜形成後から第２のレジスト形成前の間に第２のハードマスク膜を形成し、第２のハードマスク膜は、窒化酸化シリコン膜およびアモルファスシリコン膜の積層膜、または、酸化シリコン膜およびアモルファスシリコン膜の積層膜であると好ましい。
また、本発明の他の一態様は、上記作製方法において、酸化物半導体膜のチャネル長は、電子ビーム露光によって決定される。
また、上記酸化物半導体膜は、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物が混入または酸化物半導体膜表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体膜表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば、成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。
酸化物半導体膜は、水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。また、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体膜を覆うように過剰酸素を含む絶縁膜（ＳｉＯｘなど）を接して設ける。
過剰酸素を含む絶縁膜は、プラズマＣＶＤ法やスパッタ法における成膜条件を適宜設定して膜中に酸素を多く含ませたＳｉＯｘ膜や、酸化窒化シリコン膜を用いる。また、多くの過剰酸素を絶縁膜に含ませたい場合には、イオン注入法やイオンドーピング法やプラズマ処理によって酸素を添加する。
過剰酸素を含む絶縁膜の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である場合には、トランジスタの初期特性のバラツキの増大、チャネル長依存性の増大、さらにＢＴストレス試験において大きく劣化するため、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とする。即ち、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、かつ、過剰酸素を含む絶縁膜の水素濃度は、７．２×１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
さらに酸化物半導体膜を包み、かつ、過剰酸素を含む絶縁膜の外側に配置されるように、酸化物半導体膜の酸素の放出を抑えるブロッキング膜（ＡｌＯｘなど）を設けると好ましい。
過剰酸素を含む絶縁膜またはブロッキング膜で酸化物半導体膜を包み込むことで、酸化物半導体膜において化学量論的組成より酸素が多い過飽和の状態とすることができる。例えば、酸化物半導体膜の化学量論的組成がＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子数比］である場合、ＩＧＺＯに含まれる酸素の原子数比は４より多い状態となる。
微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供することができる。
また、チャネル長が短い微細なトランジスタを実現し、回路の動作速度を高速化し、消費電力を低減することができる。
また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、および高生産化を達成することができる。
本発明の一態様の半導体装置を示す平面図および断面図。 本発明の一態様の半導体装置の作製工程を示す断面図。 本発明の一態様の半導体装置の作製工程を示す断面図。 本発明の一態様の半導体装置の作製工程を示す断面図。 本発明の一態様の半導体装置を示す平面図および断面図。 半導体装置の一形態を示す断面図、平面図および回路図。 半導体装置の一形態を示す回路図および斜視図。 半導体装置の一形態を示す断面図および平面図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さないことがある。また、便宜上、絶縁膜は上面図には表さないことがある。
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上」または「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲート電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを除外しない。
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
なお、以下の説明において、第１、第２などの序数詞は、説明の便宜上付したものであり、その数を限定するものではない。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置および半導体装置の作製方法の一形態を図１乃至図４を用いて説明する。
図１に、トランジスタ４５０の平面図および断面図を示す。図１（Ａ）は平面図であり、図１（Ｂ）は、図１（Ａ）におけるＡ−Ｂ断面に係る断面図である。なお、図１（Ａ）では、煩雑になることを避けるため、トランジスタ４５０の構成要素の一部（例えば、下地絶縁膜４３２など）を省略している。
＜本実施の形態における半導体装置の構成＞
図１は、本実施の形態の方法にて作製された半導体装置の構成例である。図１に示すトランジスタ４５０は、絶縁表面を有する基板４００上に設けられた下地絶縁膜４３２と、下地絶縁膜４３２上のチャネル形成領域４０３ｃ、並びにチャネル形成領域４０３ｃを挟む低抵抗領域４０３ａおよび低抵抗領域４０３ｂとを含む酸化物半導体膜４０３と、酸化物半導体膜４０３上のゲート絶縁膜４１２ａと、ゲート絶縁膜４１２ａ上の、チャネル形成領域４０３ｃと重畳するゲート電極４０１ａと、ゲート絶縁膜４１２ａおよびゲート電極４０１ａ上の絶縁膜４１５ｂと、下地絶縁膜４３２および低抵抗領域４０３ａの一部と重畳するソース電極４０５ａと、下地絶縁膜４３２および低抵抗領域４０３ｂの一部と重畳するドレイン電極４０５ｂと、ソース電極４０５ａおよびドレイン電極４０５ｂ上の絶縁膜４２５ａと、を有する。
絶縁膜４１５ｂをゲート電極４０１ａに設けることで、ゲート電極領域の高さを高くしつつ、ゲート電極４０１ａ側面にサイドウォール絶縁膜を形成することができる。これにより、ソース電極およびドレイン電極となる導電膜の一部を除去（研磨）処理する際に、ソース電極４０５ａおよびドレイン電極４０５ｂの分離を簡便に行うことができる。
また、電子ビームによる露光によってゲート電極４０１ａのチャネル長方向の長さを決定することができる。ここで、ゲート電極４０１ａが形成された領域と重なる酸化物半導体膜４０３は、トランジスタのチャネル形成領域となる。つまり、電子ビームによる露光によってチャネル長を決定することができるため、チャネル長の小さいトランジスタを作製することができる。
また、ソース電極４０５ａおよびドレイン電極４０５ｂは、露出した酸化物半導体膜４０３上面、および絶縁膜４１５ｂと接して設けられている。よって、ソース電極４０５ａ（またはドレイン電極４０５ｂ）と酸化物半導体膜４０３とが接する領域（コンタクト領域）と、ゲート電極４０１ａの距離Ｌ１は、電子ビームによる露光によって、決定することができるため、ソース電極４０５ａ（またはドレイン電極４０５ｂ）と酸化物半導体膜４０３とが接する領域（コンタクト領域）、およびゲート電極４０１ａ間の抵抗が減少し、トランジスタ４５０のオン特性を向上させることが可能となる。
＜本実施の形態における半導体装置の作製方法＞
トランジスタ４５０の作製方法について図２乃至図４を用いて説明する。
まず、基板４００上に下地絶縁膜４３２を形成し、下地絶縁膜４３２上に酸化物半導体膜４０３を形成する（図２（Ａ）参照）。
基板４００としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料を用いる。また、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒｓ）基板などを適用することもでき、これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
下地絶縁膜４３２は、プラズマＣＶＤ法またはスパッタリング法を用いて５０ｎｍ以上２μｍ以下の膜厚で、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から選ばれた一層またはこれらの積層膜を用いる。下地絶縁膜４３２により、基板４００側からの不純物の侵入を抑制することができる。なお、下地絶縁膜４３２が不要な場合、例えば、基板４００の表面吸着した水分、および基板４００に含有する水分が少ない場合には下地絶縁膜４３２を設けない構成としてもよい。
下地絶縁膜４３２は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算しての酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以下に説明する。
ＴＤＳ分析による気体の放出量は、スペクトルの積分値に比例する。このため、測定したスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することができる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分値に対する原子密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、および絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（１）で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣＨ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準試料をＴＤＳ分析によるスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析によるスペクトルの積分値である。αは、ＴＤＳにおけるスペクトル強度に影響する係数である。式（１）の詳細に関しては、特開平６−２７５６９７号公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。
なお、本明細書中において、酸化窒化シリコンなどの「酸化窒化物」とは、その組成として、窒素よりも酸素の含有量が多いものをいう。
なお、本明細書中において、窒化酸化シリコンなどの「窒化酸化物」とは、その組成として、酸素よりも窒素の含有量が多いものをいう。
また、基板４００と下地絶縁膜４３２の間に酸化アルミニウム膜を設けると好ましい。特に膜密度が３．２ｇ／ｃｍ３以上、さらに好ましくは３．６ｇ／ｃｍ３以上の酸化アルミニウム膜を用いるとよい。酸化アルミニウム膜の膜厚は、３０ｎｍ以上１５０ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下であるとよい。当該酸化アルミニウム膜の密度を上記数値とすることで、水分や水素が酸化物半導体膜に侵入し、拡散することを抑制することができる。また、酸化物半導体膜４０３から酸素が抜けてしまうことを抑制することができる。
下地絶縁膜４３２は、６５０℃以下の温度における加熱処理により水素や水を除去すると好ましい。
酸化物半導体膜４０３は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて成膜される。また、酸化物半導体膜４０３は、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態で成膜を行うスパッタリング装置を用いて成膜されてもよい。本実施の形態では、酸化物半導体膜４０３は、エッチング処理を施し、島状に形成されているがこれに限られない。
酸化物半導体膜４０３を成膜する際、酸化物半導体膜４０３に含まれる水素濃度をできる限り低減させることが好ましい。酸化物半導体膜４０３に含まれる水素濃度を低減させるためには、例えば、スパッタリング法を用いて成膜する場合、スパッタリング装置の成膜室内に供給するガスとして、水素、水、水酸基、または水素化物などの不純物が除去された高純度の希ガス（代表的には、アルゴン）、酸素、または希ガスと酸素との混合ガスを用いることが好ましい。
また、成膜室内の残留水分を除去しつつ、水素および水などが除去されたガスを導入して成膜を行うことで、成膜された酸化物半導体膜４０３に含まれる水素濃度を低減させることができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポンプは、例えば、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含む化合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜された酸化物半導体膜４０３に含まれる不純物の濃度を低減できる。
また、酸化物半導体膜４０３を、スパッタリング法を用いて成膜する場合、成膜に用いる金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９９．９％以下とすることが好ましい。相対密度が高い金属酸化物ターゲットを用いることにより、成膜された酸化物半導体膜４０３を緻密な膜とすることができる。
酸化物半導体膜４０３の材料として、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いればよい。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素である。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料から酸素が脱離することを抑制する機能を有する元素である。金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、信頼性の高いトランジスタを得ることができる。
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種または二種以上選択すればよい。また、金属元素Ｍに変えてＳｉやＧｅを用いることもできる。
ここで、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料で表される酸化物半導体は、Ｉｎの濃度が高いほどキャリア移動度およびキャリア密度が高まる。結果、Ｉｎの濃度が高いほど導電率の高い酸化物半導体となる。
酸化物半導体膜４０３は、単層構造であってもよいし、積層構造であってもよい。また、酸化物半導体膜４０３は、単結晶、多結晶（ポリクリスタルともいう）、または非晶質（アモルファスともいう）であってもよい。
また、本実施の形態において、酸化物半導体膜４０３は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜であるのが好ましい。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであることが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃い、かつ、ａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形成面の近傍に対し、表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクトルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、または成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲットを用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオンが衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａｂ面から劈開し、ａｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離することがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好ましくは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットについて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ比で混合し、加圧処理後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで、所定のｍｏｌ比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。なお、粉末の種類、およびその混合するｍｏｌ比は、作製するスパッタリング用ターゲットによって適宜変更すればよい。
また、酸化物半導体膜は成膜直後において、化学量論的組成より酸素が多い過飽和の状態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば、成膜温度を３００℃以上としても、膜中からのＺｎの放出が抑えられる。
また、酸化物半導体膜において、銅、アルミニウム、塩素などの不純物がほとんど含まれない高純度化されたものであることが望ましい。トランジスタの製造工程において、これらの不純物が混入または酸化物半導体膜表面に付着する恐れのない工程を適宜選択することが好ましく、酸化物半導体膜表面に付着した場合には、シュウ酸や希フッ酸などに曝す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜の銅濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする。また、酸化物半導体膜の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
酸化物半導体膜は水素などの不純物が十分に除去されることにより、または、十分な酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであることが望ましい。具体的には、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。また、十分な酸素が供給されて酸素が過飽和の状態とするため、酸化物半導体膜を包みこむように過剰酸素を含む絶縁膜（ＳｉＯｘなど）を接して設ける。
次に、下地絶縁膜４３２および酸化物半導体膜４０３上にゲート絶縁膜４１２を形成する（図２（Ｂ）参照）。なお、ゲート絶縁膜４１２は、少なくとも後に形成されるゲート電極４０１ａと酸化物半導体膜４０３の間にあればよい。
ゲート絶縁膜４１２の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム、酸化タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いて形成することができる。
ゲート絶縁膜４１２は、２５０℃以上７００℃以下、好ましくは３００℃以上４５０℃以下の温度における加熱処理により酸素を放出する絶縁膜を用いてもよい。
酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜中の酸素欠損はドナーとなるため、トランジスタのしきい値電圧をマイナス方向へシフトさせる要因となる。また、ゲート絶縁膜と酸化物半導体膜との界面における酸素欠損は、トランジスタの動作などに起因して電荷を捕獲するため、トランジスタの電気特性を変動させる要因となる。従って、酸化物半導体膜中、および酸化物半導体膜とゲート絶縁膜との界面における酸素欠損を低減することは、酸化物半導体膜を用いたトランジスタの電気特性を安定させ、かつ信頼性を向上させることに繋がる。そのため、ゲート絶縁膜から酸素が放出されると、酸化物半導体膜中、および酸化物半導体膜とゲート絶縁膜との界面における酸素欠損を低減することができる。
次に、ゲート絶縁膜４１２が形成された基板４００に対して、水分や水素などを除去するための加熱処理を行ってもよい。
なお、加熱処理としては、電気炉、もしくは抵抗発熱体などの発熱体からの熱伝導または熱輻射によって、被処理物を加熱する装置を用いることができる。例えば、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温のガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反応しない不活性気体が用いられる。
例えば、加熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度を超える温度条件であっても適用が可能となる。なお、処理中に不活性ガスを、酸素を含むガスに切り替えても良い。酸素を含む雰囲気において加熱処理を行うことで、膜中の欠陥密度を低減することができる。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等）を主成分とする雰囲気であって、水分、水素などが含まれない雰囲気を適用するのが望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
加熱処理温度は、基板４００として、マザーガラスを用いた場合、処理温度が高く、処理時間が長いと大幅に収縮するため、２００℃以上４５０℃以下、さらに好ましくは、２５０℃以上３５０℃以下である。
なお、加熱処理を行うことで、ゲート絶縁膜４１２中の水分や水素等の不純物を除去することができる。また、当該加熱処理により、膜中の欠陥密度を低減することができる。ゲート絶縁膜４１２膜中の不純物、または欠陥密度が低減することにより、トランジスタの電気特性が向上し、また、トランジスタの動作に伴う電気特性の変動を抑制することができる。
ところで、上述の加熱処理には水分や水素などを除去する効果があるため、当該加熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。また、このような脱水化処理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、ゲート絶縁膜４１２上に導電膜４０１を形成する。（図２（Ｂ）参照）。
導電膜４０１は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層して用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。本実施の形態では、窒化タンタル膜を３０ｎｍ成膜した上にタングステン膜を２００ｎｍ成膜する。
また、後に電子ビームを用いた露光によって形成されるレジストマスクは薄く、導電膜４０１のパターン形成が難しい場合がある。そのため、導電膜４０１上にハードマスク膜４０８、ハードマスク膜４０８上にハードマスク膜４０９を成膜し、該ハードマスク膜をマスクにする（図２（Ｂ）参照）。
ハードマスク膜４０８は、導電膜４０１をエッチングするときに、ハードマスク膜４０８をマスクとして利用するため、導電膜４０１をエッチングする条件でエッチングされにくい膜であることが好ましい。ハードマスク膜４０８には、酸化シリコン膜または窒化酸化シリコン膜を用いることが好ましい。
また、ハードマスク膜４０９は、ハードマスク膜４０８をエッチングするときに、ハードマスク膜４０９をマスクとして利用するため、ハードマスク膜４０８をエッチングする条件でエッチングされにくい膜であることが好ましい。ハードマスク膜４０９には、アモルファスシリコン膜を用いることが好ましい。
ハードマスク膜４０９は、電子ビームを用いた露光によって形成されるレジストマスクとのエッチング選択比が高く、レジストマスクが薄くてもパターン形成が容易にできる。また、ハードマスク膜４０８とハードマスク膜４０９とのエッチング選択比およびハードマスク膜４０８と導電膜４０１（本実施の形態では上層のタングステン膜）とのエッチング選択比が高いため、上層のパターン形成された膜をマスクに下層のパターン形成が容易にできる。
次に、ハードマスク膜４０９上にレジストを形成し、該レジストに対して電子ビームを用いた露光を行い、レジストマスク４２０を形成する（図２（Ｂ）参照）。
電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は５ｋＶ〜５０ｋＶであることが好ましい。また、電流強度は、５×１０―１２Ａ〜１×１０―１１Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好ましい。また、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。
上記条件により、例えば、レジストマスク４２０の幅を１ｎｍ以上３０ｎｍ以下、好ましくは２０ｎｍ以下さらに好ましくは８ｎｍ以下にすることができる。
また、電子ビームを用いた露光では、できるだけレジストマスク４２０は薄い方が好ましい。レジストマスク４２０を薄くする場合、被形成面の凹凸をできるだけ平坦にすることが好ましい。本実施の形態の半導体装置の作製方法では、下地絶縁膜４３２等にＣＭＰ処理等の研磨処理、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などの平坦化処理を行うことにより、下地絶縁膜４３２等による凹凸が低減されるため、レジストマスクを薄くすることができる。これにより、電子ビームを用いた露光が容易になる。
次に、ハードマスク膜４０９を選択的にエッチングし、ハードマスク膜４０９ａを形成する（図２（Ｃ）参照）。また、エッチング後にレジストマスク４２０は除去する。本実施の形態では、レジストマスク４２０を除去したが、これに限られない。レジストマスク４２０は、ほぼ消失しているのでそのまま残しても構わない。
次に、ハードマスク膜４０９ａをマスクにして、ハードマスク膜４０８を選択的にエッチングし、ハードマスク膜４０８ａを形成する（図２（Ｄ）参照）。また、エッチング後にハードマスク膜４０９ａは除去する。ハードマスク膜４０９ａもレジストマスク４２０と同様に除去せず、そのまま残しても構わない。
次に、ハードマスク膜４０８ａをマスクにして、導電膜４０１をエッチングし、ゲート電極４０１ａを形成する（図３（Ａ）参照）。また、エッチング後にハードマスク膜４０８ａは除去してもよい。ここで、上部にゲート電極４０１ａが形成された酸化物半導体膜４０３の領域は、後にトランジスタ４５０のチャネル形成領域となる。電子ビームによる露光によってチャネル長Ｌを決定することができるため、チャネル長の小さい、例えば、チャネル長が１ｎｍ以上３０ｎｍ以下のトランジスタを作製することができる。
次に、ゲート電極４０１ａをマスクとして酸化物半導体膜４０３に不純物４２１を添加する処理を行って、自己整合的に低抵抗領域４０３ａ、低抵抗領域４０３ｂおよびチャネル形成領域４０３ｃを形成してもよい（図３（Ａ）参照）。
添加する不純物４２１は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、インジウムまたはこれらを含む分子イオンなどがある。また、酸化物半導体膜４０３に不純物４２１を添加する方法として、イオンドーピング法またはイオンインプランテーション法を用いることができる。
なお、酸化物半導体膜４０３に不純物４２１を添加する処理は、複数回行っても良い。酸化物半導体膜４０３に不純物４２１を添加する処理を複数回行う場合、不純物４２１は複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
なお、不純物４２１のドーズ量は、１×１０１３〜５×１０１６ｉｏｎｓ／ｃｍ２とするのが好ましい。また、不純物としてリンを添加する場合、加速電圧を０．５〜８０ｋＶとするのが好ましい。本実施の形態では、不純物４２１としてリンを、イオンインプランテーション法を用いて酸化物半導体膜４０３に加速電圧を３０ｋＶ、ドーズ量を１．０×１０１５ｉｏｎｓ／ｃｍ２の条件で添加する。
また、低抵抗領域４０３ａおよび低抵抗領域４０３ｂは、チャネル形成領域４０３ｃよりも不純物濃度が高くなっている。不純物濃度を高くすることによって酸化物半導体膜中のキャリア密度が増加し、ソース電極およびドレイン電極と酸化物半導体膜の間のコンタクト抵抗が低くなるため、ソース電極およびドレイン電極と酸化物半導体膜の間で良好なオーミックコンタクトをとることができる。
次に、ゲート絶縁膜４１２およびゲート電極４０１ａ上に絶縁膜４１５を形成する（図３（Ｂ）参照）。
絶縁膜４１５の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム、酸化タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いて形成することができる。絶縁膜４１５は、単層でも積層でも構わない。
また、ゲート絶縁膜４１２およびゲート電極４０１ａに接する絶縁膜４１５に酸化アルミニウム膜を設けると好ましい。特に膜密度が３．２ｇ／ｃｍ３以上、さらに好ましくは３．６ｇ／ｃｍ３以上の酸化アルミニウム膜を用いるとよい。酸化アルミニウム膜の膜厚は、３０ｎｍ以上１５０ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下であるとよい。当該酸化アルミニウム膜の密度を上記数値とすることで、水分や水素が酸化物半導体膜に侵入し、拡散することを抑制することができる。また、酸化物半導体膜４０３から酸素が抜けてしまうことを抑制することができる。
次に、ゲート電極４０１ａが露出しないように絶縁膜４１５の一部に除去（研磨）処理を行い、絶縁膜４１５ａを形成する（図３（Ｃ）参照）。本実施の形態では、ゲート電極４０１ａ上に絶縁膜４１５ａが１００ｎｍ形成されるように除去処理を行う。
除去方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好適である。
なお、本実施の形態では、除去処理にＣＭＰ処理を用いたが、他の除去処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。除去処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、絶縁膜４１５の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。また、ＣＭＰ処理で絶縁膜４１５の大部分を除去し、残りの絶縁膜４１５をドライエッチング処理で除去してもよい。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁膜４１５の表面の平坦性をより向上させることができる。
上記のような構成にすることで、ゲート電極領域の高さを絶縁膜４１５ａで高くすることができ、後にゲート電極４０１ａ側面にサイドウォール絶縁膜を形成しつつ、ソース電極およびドレイン電極の分離を簡便に行うことができる。
次に、絶縁膜４１５ａ上に反射防止膜４０７を形成し、反射防止膜４０７上にレジストを形成し、該レジストに対して電子ビームを用いた露光を行い、低抵抗領域４０３ａ、低抵抗領域４０３ｂおよびチャネル形成領域４０３ｃと重畳するレジストマスク４３０を選択的に形成する（図３（Ｄ）参照）。
反射防止膜４０７は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｚｒ、Ｍｏ、ＴａおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層して用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。本実施の形態では、反射防止膜４０７としてタングステン膜を３０ｎｍ成膜する。
反射防止膜４０７は、露光する際の光が反射しないようにまたは光が透過しないようにレジストの下に設けている。レジストの下に反射防止膜を設けることで、露光・現像後のパターンの形状の形成の精度が向上する。
また、ゲート電極４０１ａの形成と同様、反射防止膜４０７上にハードマスク膜（窒化酸化シリコン膜または酸化シリコン膜上にアモルファスシリコン膜が積層している積層膜）を形成した方がより好ましい。このようにすることで、レジストマスクが薄くてもエッチング選択比が高いため、上層のパターン形成された膜をマスクに下層のパターン形成が容易にできる。
また、電子ビームを用いた露光の条件については、先のレジストマスク４２０の条件を参酌することができる。
次に、反射防止膜４０７、絶縁膜４１５ａおよびゲート絶縁膜４１２をエッチングして、島状の反射防止膜４０７ａ、絶縁膜４１５ｂおよびゲート絶縁膜４１２ａを形成する（図４（Ａ）参照）。ここで、図中の距離Ｌ１は、電子ビームによる露光によって、決定することができるため、後に形成されるソース電極４０５ａ（またはドレイン電極４０５ｂ）と酸化物半導体膜４０３とが接する領域（コンタクト領域）、およびゲート電極４０１ａ間の抵抗が減少し、トランジスタ４５０のオン特性を向上させることが可能となる。例えば、図中の距離Ｌ１が３０ｎｍ以下のトランジスタを作製することができる。
次に、レジストマスク４３０を除去し、下地絶縁膜４３２、低抵抗領域４０３ａ、低抵抗領域４０３ｂおよび反射防止膜４０７ａ上に導電膜４０５を形成する（図４（Ｂ）参照）。
導電膜４０５は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔａ、ＲｕおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層して用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。本実施の形態では、タングステン膜を３０ｎｍ成膜した。
次に、導電膜４０５上に絶縁膜４２５を形成する（図４（Ｃ）参照）。
絶縁膜４２５の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム、酸化タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シリコン等を用いて形成することができる。絶縁膜４２５は、単層でも積層でも構わない。
また、導電膜４０５に接する絶縁膜４２５に酸化アルミニウム膜を設けると好ましい。特に膜密度が３．２ｇ／ｃｍ３以上、さらに好ましくは３．６ｇ／ｃｍ３以上の酸化アルミニウム膜を用いるとよい。酸化アルミニウム膜の膜厚は、３０ｎｍ以上１５０ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下であるとよい。当該酸化アルミニウム膜の密度を上記数値とすることで、水分や水素が酸化物半導体膜に侵入し、拡散することを抑制することができる。また、酸化物半導体膜４０３から酸素が抜けてしまうことを抑制することができる。
次に、絶縁膜４１５ｂが露出するように絶縁膜４２５、導電膜４０５の一部および反射防止膜４０７ａに除去（研磨）処理を行い、絶縁膜４２５、導電膜４０５を加工して絶縁膜４２５ａ、ソース電極４０５ａおよびドレイン電極４０５ｂを形成する（図４（Ｄ）参照）。
除去方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好適である。
なお、本実施の形態では、ソース電極４０５ａおよびドレイン電極４０５ｂの上面の高さと絶縁膜４１５ｂおよび絶縁膜４２５ａの上面の高さは実質的に揃っている。なお、本実施の形態で「ソース電極４０５ａおよびドレイン電極４０５ｂの上面の高さと絶縁膜４１５ｂおよび絶縁膜４２５ａの上面の高さは実質的に揃っている」とは、ゲート電極領域の高さの１０％以内、かつ、２０ｎｍ以下のずれを含むものとする。このような構成にすることで、後の工程（トランジスタ４５０を有する半導体装置や電子機器の作製工程等）で形成される薄膜の被覆性を向上させることができ、薄い膜や配線の段切れを抑制することができる。例えば、ソース電極４０５ａおよびドレイン電極４０５ｂと絶縁膜４１５ｂおよび絶縁膜４２５ａの間に段差があると、段差部にかかる膜や配線が切れてしまい、不良となってしまうが、ソース電極４０５ａおよびドレイン電極４０５ｂの上面と絶縁膜４１５ｂおよび絶縁膜４２５ａの上面の高さが実質的に揃っているとそのような不良を抑制できるため、信頼性を向上させることができる。
また、後の工程で形成される膜や配線の被覆性が損なわれない程度の浅い段差であれば、ソース電極４０５ａおよびドレイン電極４０５ｂの上面の高さと絶縁膜４１５ｂおよび絶縁膜４２５ａの上面の高さが多少ずれていても構わない。
なお、本実施の形態では、除去処理にＣＭＰ処理を用いたが、他の除去処理を用いてもよい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエッチング）処理や、プラズマ処理などを組み合わせてもよい。除去処理に、エッチング処理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、絶縁膜４２５の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。また、ＣＭＰ処理で絶縁膜４２５の大部分を除去し、残りの絶縁膜４２５をドライエッチング処理で除去してもよい。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることによって、絶縁膜４２５の表面の平坦性をより向上させることができる。
このように、絶縁膜４１５ｂが露出するように除去処理を行うことで、ソース電極４０５ａおよびドレイン電極４０５ｂを形成することができる。
以上のような構成にすることで、ゲート電極領域の高さを絶縁膜４１５ｂで高くすることができ、同時にゲート電極４０１ａ側面にサイドウォール絶縁膜を形成することができる。これにより、ソース電極およびドレイン電極となる導電膜を除去（研磨）処理し、該導電膜を加工してソース電極４０５ａおよびドレイン電極４０５ｂの分離を簡便に行うことができる。
また、電子ビームによる露光によってゲート電極４０１ａのチャネル長方向の長さを決定することができる。ここで、ゲート電極４０１ａが形成された領域の酸化物半導体膜４０３は、トランジスタのチャネル形成領域となる。つまり、電子ビームによる露光によってチャネル長Ｌを決定することができるため、チャネル長の小さいトランジスタを作製することができる。
また、ソース電極４０５ａおよびドレイン電極４０５ｂは、露出した酸化物半導体膜４０３上面、および絶縁膜４１５ｂと接して設けられている。よって、ソース電極４０５ａ（またはドレイン電極４０５ｂ）と酸化物半導体膜４０３とが接する領域（コンタクト領域）と、ゲート電極４０１ａの距離Ｌ１は、電子ビームによる露光によって、決定することができるため、ソース電極４０５ａ（またはドレイン電極４０５ｂ）と酸化物半導体膜４０３とが接する領域（コンタクト領域）、およびゲート電極４０１ａ間の抵抗が減少し、トランジスタ４５０のオン特性を向上させることが可能となる。
したがって、微細化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる本発明の一態様の半導体装置の構成について説明する。
図５に、トランジスタ４７０の平面図および断面図を示す。図５（Ａ）は平面図であり、図５（Ｂ）は、図５（Ａ）におけるＣ−Ｄ断面に係る断面図である。なお、図５（Ａ）では、煩雑になることを避けるため、トランジスタ４７０の構成要素の一部（例えば、下地絶縁膜４３２など）を省略している。
なお、本実施の形態では実施の形態１と同様の部分については、図面において同一の符号を付し、詳細な説明は省略する。
＜本実施の形態における半導体装置の構成＞
図５は、本実施の形態の方法にて作製された半導体装置の構成例である。図５に示すトランジスタ４７０は、絶縁表面を有する基板４００上に設けられた下地絶縁膜４３２と、下地絶縁膜４３２上の低抵抗領域４０３ａ、低抵抗領域４０３ａを囲うチャネル形成領域４０３ｃ、並びにチャネル形成領域４０３ｃを囲う低抵抗領域４０３ｂとを含む酸化物半導体膜４０３と、酸化物半導体膜４０３上のゲート絶縁膜４１２ａと、ゲート絶縁膜４１２ａ上の、チャネル形成領域４０３ｃと重畳するゲート電極４０１ａと、ゲート絶縁膜４１２ａおよびゲート電極４０１ａ上の絶縁膜４１５ｂと、低抵抗領域４０３ａの一部と重畳するソース電極４０５ａと、下地絶縁膜４３２および低抵抗領域４０３ｂの一部と重畳するドレイン電極４０５ｂと、ソース電極４０５ａおよびドレイン電極４０５ｂ上の絶縁膜４２５ａと、絶縁膜４１５ｂ、絶縁膜４２５ａ、ソース電極４０５ａおよびドレイン電極４０５ｂ上の層間絶縁膜４２７と、絶縁膜４１５ｂおよび絶縁膜４２５ａに設けられた開口を介してゲート電極４０１ａ、ソース電極４０５ａおよびドレイン電極４０５ｂとそれぞれ電気的に接続する配線層４３１ａ、配線層４３１ｂおよび配線層４３１ｃと、を有する。
なお、図では、ソース電極４０５ａを中央に配置し、その周囲にゲート電極４０１ａおよびドレイン電極４０５ｂを配置する構成としているが、半導体装置のレイアウトはこれに限定されない。各構成要素の配置は、半導体装置の機能を害さない範囲において適宜変更することができる。
＜本実施の形態における半導体装置の作製方法＞
トランジスタ４７０の作製方法について説明する。なお、実施の形態１と同様の点については説明を省略する。
トランジスタ４７０が有する、基板４００、下地絶縁膜４３２、酸化物半導体膜４０３およびゲート絶縁膜（後のゲート絶縁膜４１２ａ）は実施の形態１に示す方法と同様の材料、方法を用いて形成することができる。
ゲート絶縁膜を形成した後、ゲート絶縁膜上にゲート電極４０１ａとなる導電膜を形成する。該導電膜は実施の形態１と同様の材料および方法を用いて形成することができる。
ゲート電極４０１ａとなる導電膜上にハードマスク膜、レジストを順に形成し、電子ビームによる露光を用いてレジストをパターニングして、マスクを形成する。また、ハードマスク膜は単層でも積層されていてもよい。ハードマスク膜は、実施の形態１と同様の材料および方法を用いて形成することができる。
上記レジストによるマスクを用いてハードマスク膜を選択的にエッチングし、島状のハードマスク膜を形成する。さらに島状のハードマスク膜をマスクとして導電膜を選択的にエッチングし、ゲート電極４０１ａを形成する。ここで、ゲート電極４０１ａが形成された領域の酸化物半導体膜４０３は、後にトランジスタ４７０のチャネル形成領域となる。電子ビームによる露光によってチャネル長Ｌを決定することができるため、チャネル長の小さい、例えば、チャネル長が１ｎｍ以上３０ｎｍ以下のトランジスタを作製することができる。
トランジスタ４７０のチャネル長は、トランジスタ内のどこでも均等であることが好ましい。本実施の形態のトランジスタのチャネル形成領域の形状には、曲線が含まれているため、電子ビームによる露光によって該曲線をなめらかに、また、線幅を均等に形成することが好ましい。
電子ビームによる露光によって、線幅が均等でなめらかな曲線を作製するには、例えば、基板が重畳しているステージを回転させることによって曲線の露光を行う方法等がある。また、直線状に移動するステージを用いても、電子ビームによる描画領域を分割する図形のサイズや向きを電子ビームのパターンに合わせて最適化する方法や、パターンの露光量が一定になるように、図形を均等な幅でずらして重ね描きする多重描画法等を適用し、トランジスタのチャネル長が均等になるようにレジストマスクをパターニングすることができる。上記の方法等を用いて、レジストマスクの線幅を均一に形成し、トランジスタ４７０のチャネル長を均等にすることが好ましい。
ゲート電極４０１ａを形成した後、ゲート絶縁膜およびゲート電極４０１ａ上に絶縁膜（後の絶縁膜４１５ｂ）を形成する。該絶縁膜は実施の形態１と同様の材料および方法を用いて形成することができる。
次に、絶縁膜の一部に除去（研磨）処理を行い、除去処理を行った絶縁膜上に露光の光の反射を防止する反射防止膜およびレジストを形成し、エッチングによりゲート電極４０１ａ側面にサイドウォール絶縁膜を形成する。同時にゲート電極領域の高さを、サイドウォール絶縁膜を形成する絶縁膜を用いて高くする。該除去処理、反射防止膜およびレジストは実施の形態１と同様の材料および方法を用いて形成することができる。
次に、エッチングして露出した下地絶縁膜４３２、低抵抗領域４０３ａ、低抵抗領域４０３ｂおよび反射防止膜上にソース電極４０５ａおよびドレイン電極４０５ｂとなる導電膜を形成し、導電膜上に絶縁膜（後の絶縁膜４２５ａ）を形成する。該反射防止膜および絶縁膜は実施の形態１と同様の材料および方法を用いて形成することができる。
次に、反射防止膜が消失するまで除去（研磨）処理を行い、ソース電極４０５ａおよびドレイン電極４０５ｂを形成する。同時に絶縁膜４２５ａが形成される。
ここで、ソース電極４０５ａおよびドレイン電極４０５ｂは、露出した酸化物半導体膜４０３上面、および絶縁膜４１５ｂと接して設けられている。よって、ソース電極４０５ａ（またはドレイン電極４０５ｂ）と酸化物半導体膜４０３とが接する領域（コンタクト領域）と、ゲート電極４０１ａの距離Ｌ１は、電子ビームによる露光によって、決定することができるため、ソース電極４０５ａ（またはドレイン電極４０５ｂ）と酸化物半導体膜４０３とが接する領域（コンタクト領域）、およびゲート電極４０１ａ間の抵抗が減少し、トランジスタ４７０のオン特性を向上させることが可能となる。
次に、絶縁膜４１５ｂ、絶縁膜４２５ａ、ソース電極４０５ａおよびドレイン電極４０５ｂ上に層間絶縁膜４２７を形成し、絶縁膜４１５ｂ、絶縁膜４２５ａ、層間絶縁膜４２７をエッチングし、ゲート電極４０１ａ、ソース電極４０５ａおよびドレイン電極４０５ｂに達する開口をそれぞれ形成する。
次に、各開口および層間絶縁膜４２７上に、導電膜を形成し、該導電膜をエッチングすることで、ゲート電極４０１ａ、ソース電極４０５ａおよびドレイン電極４０５ｂとそれぞれ電気的に接続する配線層４３１ａ、配線層４３１ｂおよび配線層４３１ｃを形成することができる。
本実施の形態に示したトランジスタ４７０は、ゲート電極４０１ａのチャネル長方向の長さは、電子ビームを用いた露光によって得られるレジストをマスクとして決定される。電子ビームを用いることで、精密に露光、現像を行い、精細なパターンを実現することができる。
以上のような構成にすることで、ゲート電極の領域の高さを絶縁膜４１５ｂで高くすることができ、同時にゲート電極４０１ａ側面にサイドウォール絶縁膜を形成することができる。これにより、ソース電極およびドレイン電極となる導電膜を除去（研磨）処理する際に、ソース電極４０５ａおよびドレイン電極４０５ｂの分離を簡便に行うことができる。
また、電子ビームによる露光によってゲート電極４０１ａのチャネル長方向の長さを決定することができる。ここで、ゲート電極４０１ａが形成された領域の酸化物半導体膜４０３は、トランジスタのチャネル形成領域となる。つまり、電子ビームによる露光によってチャネル長Ｌを決定することができるため、チャネル長の小さいトランジスタを作製することができる。
また、ソース電極４０５ａおよびドレイン電極４０５ｂは、露出した酸化物半導体膜４０３上面、および絶縁膜４１５ｂと接して設けられている。よって、ソース電極４０５ａ（またはドレイン電極４０５ｂ）と酸化物半導体膜４０３とが接する領域（コンタクト領域）と、ゲート電極４０１ａの距離Ｌ１は、電子ビームによる露光によって、決定することができるため、ソース電極４０５ａ（またはドレイン電極４０５ｂ）と酸化物半導体膜４０３とが接する領域（コンタクト領域）、およびゲート電極４０１ａ間の抵抗が減少し、トランジスタ４７０のオン特性を向上させることが可能となる。
さらに、トランジスタ４７０は、低抵抗化されやすい酸化物半導体膜の端部において、ソース電極またはドレイン電極の一方のみが接続しているため、寄生チャネルが形成されにくく、電気特性に優れるトランジスタを提供することができる。
したがって、微細化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１に記載のトランジスタ４５０を適用して構成される。
図６は、半導体装置の構成の一例である。図６（Ａ）に半導体装置の断面図を、図６（Ｂ）に半導体装置の平面図を、図６（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで、図６（Ａ）は、図６（Ｂ）のＥ−Ｆ、およびＧ−Ｈにおける断面に相当する。
図６（Ａ）および図６（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたトランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有するものである。トランジスタ１６２は、実施の形態１で示したトランジスタ４５０と同一の構成とすることができる。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間の電荷保持を可能とする。
トランジスタ１６２は、酸化物半導体を含むトランジスタであり、オフ電流が小さいため、このトランジスタを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示すものに限定する必要はない。
図６（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むように設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４と、チャネル形成領域１１６上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁膜１０６が設けられており、トランジスタ１６０を覆うように絶縁膜１３０が設けられている。なお、高集積化を実現するためには、図６（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁膜を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する場合には、ゲート電極１１０の側面にサイドウォール絶縁膜を設け、不純物濃度が異なる領域を含む不純物領域１２０としてもよい。
図６（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたトランジスタである。また、酸化物半導体膜１４４は、低抵抗領域１４４ａ、低抵抗領域１４４ｂおよびチャネル形成領域１４４ｃを含み、酸化物半導体膜１４４上にゲート絶縁膜１４６が形成されている。チャネル形成領域１４４ｃは、低抵抗領域１４４ａおよび低抵抗領域１４４ｂに挟まれて形成される。
トランジスタ１６２は作製工程において、ゲート電極１４８上に設けられた絶縁膜を化学機械研磨処理により除去する工程を用いて、ゲート電極１４８側面にサイドウォール絶縁膜を有する絶縁膜１３５を形成する。また、同時にゲート電極の領域の高さを、サイドウォール絶縁膜を形成する絶縁膜で高くすることができる。
よって、トランジスタ１６２は、ゲート電極の領域の高さが高くなることで、ソース電極およびドレイン電極となる導電膜を除去（研磨）処理する際に、ソース電極およびドレイン電極の分離を簡便に行うことができる。
また、電子ビームによる露光によってゲート電極１４８のチャネル長方向の長さを決定することができる。ここで、ゲート電極１４８が形成された領域の酸化物半導体膜は、トランジスタのチャネル形成領域となる。つまり、電子ビームによる露光によってチャネル長Ｌを決定することができるため、チャネル長の小さい、例えば、チャネル長が１ｎｍ以上３０ｎｍ以下のトランジスタを作製することができる。
また、ソース電極１４２ａおよびドレイン電極１４２ｂは、露出した酸化物半導体膜１４４上面、および絶縁膜１３５と接して設けられている。よって、ソース電極１４２ａ（またはドレイン電極１４２ｂ）と酸化物半導体膜１４４とが接する領域（コンタクト領域）と、ゲート電極１４８の距離は、電子ビームによる露光によって、決定することができるため、ソース電極１４２ａ（またはドレイン電極１４２ｂ）と酸化物半導体膜１４４とが接する領域（コンタクト領域）、およびゲート電極１４８間の抵抗が減少し、トランジスタ１６２のオン特性を向上させることが可能となる。例えば、ソース電極１４２ａ（またはドレイン電極１４２ｂ）と酸化物半導体膜１４４とが接する領域（コンタクト領域）と、ゲート電極１４８の距離が１ｎｍ以上３０ｎｍ以下のトランジスタを作製することができる。
トランジスタ１６２上には、層間絶縁膜１４９、絶縁膜１５０が単層または積層で設けられている。本実施の形態では、絶縁膜１５０として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって、トランジスタ１６２に安定な電気特性を付与することができる。
また、層間絶縁膜１４９および絶縁膜１５０を介して、ソース電極１４２ａと重畳する領域には、導電膜１５３が設けられており、ソース電極１４２ａと、層間絶縁膜１４９と、絶縁膜１５０と、導電膜１５３とによって、容量素子１６４が構成される。すなわち、ソース電極１４２ａは、容量素子１６４の一方の電極として機能し、導電膜１５３は、容量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１６２の上方に設けてもよい。
トランジスタ１６２および容量素子１６４の上には絶縁膜１５２が設けられている。そして、絶縁膜１５２上には配線１５６ａおよび配線１５６ｂが設けられ、その配線１５６ａおよび配線１５６ｂはトランジスタ１６２と他のトランジスタを接続するために設けられている。配線１５６ａは、層間絶縁膜１４９、絶縁膜１５０、および絶縁膜１５２に形成された開口に形成された電極を介してソース電極１４２ａと電気的に接続される。配線１５６ｂは、層間絶縁膜１４９、絶縁膜１５０、および絶縁膜１５２に形成された開口に形成された電極を介してドレイン電極１４２ｂと電気的に接続される。
図６（Ａ）および図６（Ｂ）において、トランジスタ１６０と、トランジスタ１６２とは、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域またはドレイン領域と酸化物半導体膜１４４の一部が重畳するように設けられているのが好ましい。また、トランジスタ１６２および容量素子１６４が、トランジスタ１６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電膜１５３は、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられている。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
次に、図６（Ａ）および図６（Ｂ）に対応する回路構成の一例を図６（Ｃ）に示す。
図６（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０のドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース電極またはドレイン電極の他方は、容量素子１６４の電極の一方と電気的に接続され、第５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されている。
図６（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４が接続されたノード（ノードＦＧ）に与えられる。すなわち、ノードＦＧには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１６２をオフ状態とすることにより、ノードＦＧに与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネル型とすると、ノードＦＧ（トランジスタ１６０のゲート電極と言い換えることもできる）にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、ノードＦＧにＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずトランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
また、トランジスタ１６２において、酸化物半導体膜の低抵抗領域１４４ａ（または低抵抗領域１４４ｂ）はソース電極１４２ａ（またはドレイン電極１４２ｂ）と接して電気的に接続するため、コンタクト抵抗を低減することができ、電気的特性の優れた（例えば、高いオン電流特性を有する）トランジスタとすることができる。したがって、トランジスタ１６２を適用することで、半導体装置の高性能化を達成することができる。さらに、トランジスタ１６２は信頼性の高いトランジスタであるため、半導体装置の高信頼性化を図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置について、実施の形態３に示した構成と異なる構成について、図７および図８を用いて説明を行う。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１に記載のトランジスタを適用して構成される。トランジスタ１６２としては、先の実施の形態で示すトランジスタのいずれの構造も適用することができる。
図７（Ａ）は、半導体装置の回路構成の一例を示し、図７（Ｂ）は半導体装置の一例を示す概念図である。まず、図７（Ａ）に示す半導体装置について説明を行い、続けて図７（Ｂ）に示す半導体装置について、以下説明を行う。
図７（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電極またはドレイン電極の一方とは電気的に接続され、ワード線ＷＬとトランジスタ１６２のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極またはドレイン電極の他方と容量素子１６４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有している。このため、トランジスタ１６２をオフ状態とすることで、容量素子１６４の第１の端子の電位（あるいは、容量素子１６４に蓄積された電荷）を極めて長時間にわたって保持することが可能である。
次に、図７（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トランジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子１６４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、容量素子１６４の第１の端子の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、容量素子１６４の第１の端子の電位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮遊状態であるビット線ＢＬと容量素子１６４とが導通し、ビット線ＢＬと容量素子１６４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの電位の変化量は、容量素子１６４の第１の端子の電位（あるいは容量素子１６４に蓄積された電荷）によって、異なる値をとる。
例えば、容量素子１６４の第１の端子の電位をＶ、容量素子１６４の容量をＣ、ビット線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態として、容量素子１６４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができる。
このように、図７（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて小さいという特徴から、容量素子１６４に蓄積された電荷は長時間にわたって保持することができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能である。
次に、図７（Ｂ）に示す半導体装置について、説明を行う。
図７（Ｂ）に示す半導体装置は、上部に記憶回路として図７（Ａ）に示したメモリセル２５０を複数有するメモリセルアレイ２５１（メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂ）を有し、下部に、メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂを動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂと電気的に接続されている。
図７（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂの直下に設けることができるため半導体装置の小型化を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能である。
なお、図７（Ｂ）に示した半導体装置では、メモリセルアレイ２５１ａとメモリセルアレイ２５１ｂの２つのメモリセルアレイが積層された構成を例示したが、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成としても良い。
次に、図７（Ａ）に示したメモリセル２５０の具体的な構成について図８を用いて説明を行う。
図８は、メモリセル２５０の構成の一例である。図８（Ａ）に、メモリセル２５０の断面図を、図８（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図８（Ａ）は、図８（Ｂ）のＩ−Ｊ、およびＫ−Ｌにおける断面に相当する。
図８（Ａ）および図８（Ｂ）に示すトランジスタ１６２は、実施の形態１で示した構成と同一の構成とすることができる。
トランジスタ１６２上には、層間絶縁膜１４９が単層または積層で設けられている。また、層間絶縁膜１４９および絶縁膜１５０を介して、トランジスタ１６２のソース電極１４２ａと重畳する領域には、導電膜１５３が設けられており、ソース電極１４２ａと、層間絶縁膜１４９と、絶縁膜１５０と、導電膜１５３とによって、容量素子１６４が構成される。すなわち、トランジスタ１６２のソース電極１４２ａは、容量素子１６４の一方の電極として機能し、導電膜１５３は、容量素子１６４の他方の電極として機能する。
トランジスタ１６２および容量素子１６４の上には絶縁膜１５２が設けられている。そして、絶縁膜１５２上には配線１５６ａおよび配線１５６ｂが設けられ、その配線１５６ａおよび配線１５６ｂはメモリセル２５０と隣接するメモリセル２５０を接続するためのれている。配線１５６ａは、層間絶縁膜１４９、絶縁膜１５０、および絶縁膜１５２に形成された開口に形成された電極を介してソース電極１４２ａと電気的に接続される。配線１５６ｂは、層間絶縁膜１４９、絶縁膜１５０、および絶縁膜１５２に形成された開口に形成された電極を介してドレイン電極１４２ｂと電気的に接続される。但し、開口に他の導電膜を設け、該他の導電膜を介して、配線１５６ａ、配線１５６ｂとソース電極１４２ａ、ドレイン電極１４２ｂとを電気的に接続してもよい。なお、配線１５６ａ、配線１５６ｂは、図７（Ａ）の回路図におけるビット線ＢＬに相当する。
図８（Ａ）および図８（Ｂ）において、トランジスタ１６２のドレイン電極１４２ｂは、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができる。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
図８（Ｂ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減を図ることができるため、高集積化を図ることができる。
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備えることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導体装置、および該半導体装置の作製方法を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電子書籍などの携帯機器に応用した場合の例を図９乃至図１２を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴がある。
通常のＳＲＡＭは、図９（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし、１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最も高い。
それに対して、ＤＲＡＭはメモリセルが図９（Ｂ）に示すようにトランジスタ８１１、保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッシュが必要であり、書き換えを行わない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり、かつ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、かつ消費電力が低減することができる。
図１０に携帯機器のブロック図を示す。図１０に示す携帯機器はＲＦ回路９０１、アナログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプレイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。アプリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（ＩＦ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減することができる。
図１１に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を使用した例を示す。図１１に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、スイッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５２、およびメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、および制御を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成される（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、スイッチ９５５、およびディスプレイコントローラ９５６を介してディスプレイ９５７に送られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６により読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶される。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９５５、およびディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像データＢが送られ、表示が行われる。この読み出しは、さらに次に新たな画像データがメモリ９５２に記憶されるまで継続される。
このようにメモリ９５２およびメモリ９５３は交互に画像データの書き込みと、画像データの読み出しを行うことによって、ディスプレイ９５７の表示を行う。なお、メモリ９５２およびメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２およびメモリ９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減することができる。
図１２に電子書籍のブロック図を示す。図１２に示す電子書籍は、バッテリー１００１、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディスプレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図１２のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用することができる。メモリ回路１００７は書籍の内容を一時的に保持する機能をもつ。例えば、ユーザーが電子書籍を読んでいるときに、表示の色を変える、アンダーラインを引く、文字を太くする、文字の書体を変えるなどによって、特定の箇所を周囲と区別するハイライト機能を使用する場合などがある。ユーザーが指定した箇所の情報を長期に保存する場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減することができる。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力を低減した携帯機器が実現される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１００ 基板
１０６ 素子分離絶縁膜
１０８ ゲート絶縁膜
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属間化合物領域
１３０ 絶縁膜
１３５ 絶縁膜
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体膜
１４４ａ 低抵抗領域
１４４ｂ 低抵抗領域
１４４ｃ チャネル形成領域
１４６ ゲート絶縁膜
１４８ ゲート電極
１４９ 層間絶縁膜
１５０ 絶縁膜
１５２ 絶縁膜
１５３ 導電膜
１５６ａ 配線
１５６ｂ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
４００ 基板
４０１ 導電膜
４０１ａ ゲート電極
４０３ 酸化物半導体膜
４０３ａ 低抵抗領域
４０３ｂ 低抵抗領域
４０３ｃ チャネル形成領域
４０５ 導電膜
４０５ａ ソース電極
４０５ｂ ドレイン電極
４０７ 反射防止膜
４０７ａ 反射防止膜
４１２ ゲート絶縁膜
４１２ａ ゲート絶縁膜
４１５ 絶縁膜
４１５ａ 絶縁膜
４１５ｂ 絶縁膜
４２０ レジストマスク
４２１ 不純物
４２５ 絶縁膜
４２５ａ 絶縁膜
４２７ 層間絶縁膜
４３０ レジストマスク
４３１ａ 配線層
４３１ｂ 配線層
４３１ｃ 配線層
４３２ 下地絶縁膜
４５０ トランジスタ
４７０ トランジスタ
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス（ＩＦ）
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ

Claims (9)

  1. 絶縁表面上の酸化物半導体膜と、
    前記酸化物半導体膜上のゲート絶縁膜と、
    前記ゲート絶縁膜上の第１の導電膜と、を形成し、
    前記第１の導電膜上にハードマスク膜を形成し、
    電子ビーム露光を行うことで前記ハードマスク膜上に第１のレジストを形成し、
    前記第１のレジストをマスクとして前記ハードマスク膜を選択的にエッチングし、
    エッチングされた前記ハードマスク膜をマスクとして前記第１の導電膜を選択的にエッチングすることでゲート電極を形成し、
    前記ゲート絶縁膜上及び前記ゲート電極上に第１の絶縁膜を形成し、
    前記ゲート電極が露出しないように、前記第１の絶縁膜の一部に第１の除去処理を行い、
    前記第１の除去処理を行った前記第１の絶縁膜上に反射防止膜を形成し、
    電子ビーム露光を行うことで前記反射防止膜上に前記酸化物半導体膜と重なる領域を有する第２のレジストを形成し、
    前記第２のレジストをマスクとして前記反射防止膜、前記第１の絶縁膜、及び前記ゲート絶縁膜を選択的にエッチングして、前記絶縁表面、前記酸化物半導体膜の一部を露出させ、
    露出させた前記絶縁表面、前記酸化物半導体膜、及び前記反射防止膜上に第２の導電膜を形成し、
    前記第２の導電膜上に第２の絶縁膜を形成し、
    前記第２のレジストをマスクとして選択的にエッチングされた前記第１の絶縁膜が露出するように、前記第２の絶縁膜、前記第２の導電膜の一部、及び前記第２のレジストをマスクとして選択的にエッチングされた前記反射防止膜に第２の除去処理を行い、
    前記第２の導電膜の一部に前記第２の除去処理を行うことでソース電極及びドレイン電極が形成される半導体装置の作製方法。
  2. 絶縁表面上の酸化物半導体膜と、
    前記酸化物半導体膜上のゲート絶縁膜と、
    前記ゲート絶縁膜上の第１の導電膜と、を形成し、
    前記第１の導電膜上にハードマスク膜を形成し、
    電子ビーム露光を行うことで前記ハードマスク膜上に第１のレジストを形成し、
    前記第１のレジストをマスクとして前記ハードマスク膜を選択的にエッチングし、
    エッチングされた前記ハードマスク膜をマスクとして前記第１の導電膜を選択的にエッチングすることでゲート電極を形成し、
    前記酸化物半導体膜に不純物を添加し、前記ゲート電極と重なる領域を有するチャネル形成領域と、前記チャネル形成領域を挟む第１の低抵抗領域及び第２の低抵抗領域とを、それぞれ前記酸化物半導体膜中に形成し、
    前記ゲート絶縁膜上及び前記ゲート電極上に第１の絶縁膜を形成し、
    前記ゲート電極が露出しないように、前記第１の絶縁膜の一部に第１の除去処理を行い、
    前記第１の除去処理を行った前記第１の絶縁膜上に反射防止膜を形成し、
    電子ビーム露光を行うことで前記反射防止膜上に前記酸化物半導体膜と重なる領域を有する第２のレジストを形成し、
    前記第２のレジストをマスクとして前記反射防止膜、前記第１の絶縁膜、及び前記ゲート絶縁膜を選択的にエッチングして、前記絶縁表面、前記第１の低抵抗領域の一部、及び前記第２の低抵抗領域の一部を露出させ、
    露出させた前記絶縁表面、前記第１の低抵抗領域の一部、前記第２の低抵抗領域の一部、及び前記反射防止膜上に第２の導電膜を形成し、
    前記第２の導電膜上に第２の絶縁膜を形成し、
    前記第２のレジストをマスクとして選択的にエッチングされた前記第１の絶縁膜が露出するように、前記第２の絶縁膜、前記第２の導電膜の一部、及び前記第２のレジストをマスクとして選択的にエッチングされた前記反射防止膜に第２の除去処理を行い、
    前記第２の導電膜の一部に前記第２の除去処理を行うことでソース電極及びドレイン電極が形成される半導体装置の作製方法。
  3. 前記ハードマスク膜は、窒化酸化シリコン膜と前記窒化酸化シリコン膜上のアモルファスシリコン膜とを有する積層膜、または、窒化酸化シリコン膜と前記窒化酸化シリコン膜上のアモルファスシリコン膜とを有する積層膜である請求項１または請求項２に記載の半導体装置の作製方法。
  4. 絶縁表面上の酸化物半導体膜と、
    前記酸化物半導体膜上のゲート絶縁膜と、
    前記ゲート絶縁膜上の第１の導電膜と、を形成し、
    前記第１の導電膜上に第１のハードマスク膜を形成し、
    前記第１のハードマスク膜上に第２のハードマスク膜を形成し、
    電子ビーム露光を行うことで前記第２のハードマスク膜上に第１のレジストを形成し、
    前記第１のレジストをマスクとして前記第２のハードマスク膜を選択的にエッチングし、
    エッチングされた前記第２のハードマスク膜をマスクとして前記第１のハードマスク膜を選択的にエッチングし、
    エッチングされた前記第１のハードマスク膜をマスクとして前記第１の導電膜を選択的にエッチングすることでゲート電極を形成し、
    前記ゲート絶縁膜上及び前記ゲート電極上に第１の絶縁膜を形成し、
    前記ゲート電極が露出しないように、前記第１の絶縁膜の一部に第１の除去処理を行い、
    前記第１の除去処理を行った前記第１の絶縁膜上に反射防止膜を形成し、
    電子ビーム露光を行うことで前記反射防止膜上に前記酸化物半導体膜と重なる領域を有する第２のレジストを形成し、
    前記第２のレジストをマスクとして前記反射防止膜、前記第１の絶縁膜、及び前記ゲート絶縁膜を選択的にエッチングして、前記絶縁表面、前記酸化物半導体膜の一部を露出させ、
    露出させた前記絶縁表面、前記酸化物半導体膜、及び前記反射防止膜上に第２の導電膜を形成し、
    前記第２の導電膜上に第２の絶縁膜を形成し、
    前記第２のレジストをマスクとして選択的にエッチングされた前記第１の絶縁膜が露出するように、前記第２の絶縁膜、前記第２の導電膜の一部、及び前記第２のレジストをマスクとして選択的にエッチングされた前記反射防止膜に第２の除去処理を行い、
    前記第２の導電膜の一部に前記第２の除去処理を行うことでソース電極及びドレイン電極が形成される半導体装置の作製方法。
  5. 絶縁表面上の酸化物半導体膜と、
    前記酸化物半導体膜上のゲート絶縁膜と、
    前記ゲート絶縁膜上の第１の導電膜と、を形成し、
    前記第１の導電膜上に第１のハードマスク膜を形成し、
    前記第１のハードマスク膜上に第２のハードマスク膜を形成し、
    電子ビーム露光を行うことで前記第２のハードマスク膜上に第１のレジストを形成し、
    前記第１のレジストをマスクとして前記第２のハードマスク膜を選択的にエッチングし、
    エッチングされた前記第２のハードマスク膜をマスクとして前記第１のハードマスク膜を選択的にエッチングし、
    エッチングされた前記第１のハードマスク膜をマスクとして前記第１の導電膜を選択的にエッチングすることでゲート電極を形成し、
    前記酸化物半導体膜に不純物を添加し、前記ゲート電極と重なる領域を有するチャネル形成領域と、前記チャネル形成領域を挟む第１の低抵抗領域及び第２の低抵抗領域とを、それぞれ前記酸化物半導体膜中に形成し、
    前記ゲート絶縁膜上及び前記ゲート電極上に第１の絶縁膜を形成し、
    前記ゲート電極が露出しないように、前記第１の絶縁膜の一部に第１の除去処理を行い、
    前記第１の除去処理を行った前記第１の絶縁膜上に反射防止膜を形成し、
    電子ビーム露光を行うことで前記反射防止膜上に前記酸化物半導体膜と重なる領域を有する第２のレジストを形成し、
    前記第２のレジストをマスクとして前記反射防止膜、前記第１の絶縁膜、及び前記ゲート絶縁膜を選択的にエッチングして、前記絶縁表面、前記第１の低抵抗領域の一部、及び前記第２の低抵抗領域の一部を露出させ、
    露出させた前記絶縁表面、前記第１の低抵抗領域の一部、前記第２の低抵抗領域の一部、及び前記反射防止膜上に第２の導電膜を形成し、
    前記第２の導電膜上に第２の絶縁膜を形成し、
    前記第２のレジストをマスクとして選択的にエッチングされた前記第１の絶縁膜が露出するように、前記第２の絶縁膜、前記第２の導電膜の一部、及び前記第２のレジストをマスクとして選択的にエッチングされた前記反射防止膜に第２の除去処理を行い、
    前記第２の導電膜の一部に前記第２の除去処理を行うことでソース電極及びドレイン電極が形成される半導体装置の作製方法。
  6. 前記第１のハードマスク膜は、窒化酸化シリコン膜または酸化シリコン膜である請求項４または請求項５に記載の半導体装置の作製方法。
  7. 前記第２のハードマスク膜は、アモルファスシリコン膜である請求項４乃至請求項６のいずれか一に記載の半導体装置の作製方法。
  8. 前記第１の除去処理または前記第２の除去処理は、化学的機械研磨を用いる請求項１乃至請求項７のいずれか一に記載の半導体装置の作製方法。
  9. 前記反射防止膜を形成した後、前記第２のレジストを形成する前に、前記反射防止膜上に第３のハードマスク膜を形成し、
    前記第３のハードマスク膜は、窒化酸化シリコン膜と前記窒化酸化シリコン膜上のアモルファスシリコン膜とを有する積層膜、または、窒化酸化シリコン膜と前記窒化酸化シリコン膜上のアモルファスシリコン膜とを有する積層膜である請求項１乃至請求項８のいずれか一に記載の半導体装置の作製方法。
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