WO2007116515A1 - 半導体装置及びその製造方法、ドライエッチング方法、並びに配線材料の作製方法 - Google Patents

半導体装置及びその製造方法、ドライエッチング方法、並びに配線材料の作製方法 Download PDF

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Yasuhiro Morikawa
Michio Ishikawa
Yuji Furumura
Naomi Mura
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Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the same, and in particular, by enabling etching without damaging a fragile ArF exposure resist, line edge roughness (LER, STR)
  • the present invention relates to a semiconductor device and a method for manufacturing the same that can form a fine pattern of 130 nm or less with high precision by solving the problem of “chaion”.
  • the present invention also relates to a dry etching method that can etch a fragile ArF exposure resist without damaging it, and a wiring material manufacturing method that uses this dry etching method.
  • a method using a short wavelength laser for example, an excimer laser
  • ArF exposure method for example, a mask pattern is formed by transferring a mask pattern to a resist material having methacrylic resin or acrylic resin, and the film covered with the resist mask is dry-etched. Fine processing of holes and grooves. In such microfabrication, a high etching accuracy is required if precise etching shapes are obtained in the lateral and depth directions. Therefore, since etching is performed while increasing anisotropy, a technique for performing dry etching by introducing a predetermined etching gas into a plasma atmosphere is known (for example, see Patent Document 1).
  • a resist material used in the ArF exposure method it is known to use a compound having no benzene ring so as to have transparency in the wavelength region of vacuum ultraviolet light.
  • this resist material is exposed using an ArF laser, it becomes brittle and has low plasma resistance compared to a resist material having a benzene ring (for example, a KrF exposure resist material).
  • a resist material having a benzene ring for example, a KrF exposure resist material.
  • the resist mask is exposed to the etchant in the plasma and released from the plasma discharge. Due to the influence of the irradiated ultraviolet light and ion bombardment, the edge of the patterned area becomes rough and the periphery of the pattern is deformed.
  • FIGS. 15 ( & ) to (ji) and (& ′) to () are schematic views of a cross-sectional view and a top view of a semiconductor device showing a method for manufacturing a gate of a transistor in a conventional semiconductor device.
  • this conventional gate manufacturing method as shown in FIGS. 15 (a) and (a '), first, a gate oxide film 152 is grown on the Si substrate 151 to a predetermined thickness, and then the gate electrode is grown.
  • a film for use for example, a laminated film 153 of a polysilicon film 153a and a tungsten film 153b is formed, and then an electric insulating film for a hard mask SiO film 154 is formed (deposited) by a known CVD method or the like. . Then apply anti-reflection coating 155.
  • an ArF exposure resist 156 (for example, TARF-P6111 manufactured by Tokyo Ohka Kogyo Co., Ltd.) based on acrylic resin is applied and formed, and the resist film 156 formed thereon is publicly known.
  • the resist mask 156 having a pattern for the gate electrode is formed on the laminated film 153 for the gate electrode by exposure using an ArF exposure apparatus (for example, TWINSCAN-XT1400 manufactured by ASML).
  • an electrical insulating film such as a SiN film or a SiC film by a CVD method is generally used.
  • the pattern of the resist mask 156 is transferred to the electrical insulating film 154 by dry etching the hard mask electrical insulating film 154 covered with the resist mask 156 having such a pattern in a plasma atmosphere. Because the resist mask 156 is fragile, the end of the pattern is distorted and its shape is deformed, a part of the resist is thinned, and sometimes a hole is formed (resist LER). If etching is continued in such a resist mask state, the shape of the pattern that is distorted, deformed, or lacks in the periphery is also transferred to the hard mask 154, as shown in FIGS. 15 (b) and (b '). There is a problem that so-called striation occurs.
  • FIGS. 15 (c) and (c ′) As shown in FIG. 8, the striation is transferred as it is to the laminated film 153 for the gate electrode.
  • Such striations can sometimes be as large as 50 nm, making it impossible to meet the requirements for high etch cache accuracy.
  • the design value is 200 nm. If the pattern has a line width of 100 nm, it is acceptable as a line pattern, but if the line width is designed to be 130 nm or less, if there is a defect of 50 nm from the periphery of the pattern, the remaining line width is relatively acceptable. Not. This cannot be used in the manufacture of fine pattern semiconductor devices.
  • the gate of the transistor a material structure in which polysilicon or tanta- sten is stacked thereon is usually used.
  • the gate length Lg is an important manufacturing parameter that determines the threshold voltage that distinguishes between ON and OFF when the transistor operates, so it must be accurately controlled. If striation, which is a deformation of the pattern edge, occurs during the etching of the gate material, the gate length Lg is distributed within one gate. As a result, transistors with mixed Lg lengths appear to be connected in parallel, so that the threshold voltage of the transistors becomes broad and sharp on / off characteristics cannot be obtained.
  • the threshold voltage becomes broad, it is necessary to provide a margin for the operating voltage of the transistor, so that the power supply voltage is designed to be high, resulting in an adverse effect of increasing power consumption. Also, if there is a variance in the center value of the threshold voltage, it is necessary to design a long logic cycle in order to match the operation timing, so high-speed operation cannot be expected. High power supply voltage and slow logic cycle do not meet the recent demand for product design for high integration and high speed and low power consumption. Therefore, it is important to process with a small gate length Lg distribution in one gate.
  • a CVD method is formed on the transistor manufacturing region 161 as shown in FIG. Then, the SiO film 162a is deposited by the etching stopper layer.
  • the SiN film 162b After depositing the SiN film 162b, the SiO film 162c is deposited, and the CMP stopper layer and
  • the SiN film 162d is deposited again to form the interlayer insulating film 162.
  • an ArF resist mask (not shown) having a wiring pattern is formed on the interlayer insulating film 162 using a known ArF exposure technique in the same manner as the above-described gate manufacturing method. Then, by dry etching the interlayer insulating film 162 covered with the resist mask for ArF exposure in a plasma atmosphere and transferring the wiring pattern to the interlayer insulating film 162, grooves and holes for embedding the metal wiring material ( A hole) pattern is formed in the interlayer insulating film 162.
  • a TaN163 or the like is formed as a barrier metal in the groove or hole formed here by a known sputtering method, and then a Cu film is formed by a Cu plating method to embed a metal wiring material. Finally, the Cu wiring 164 is completed by applying a known CMP method.
  • Deep constriction 165 occurs in the die, and noria metal 163 cannot sufficiently enter it, resulting in insufficient barrier performance, and Cul64 as a wiring material penetrates and diffuses into the thin film, causing adjacent wiring to short-circuit Occurs. If the degree of this short circuit is light, it will cause current leakage, and if it changes over time, it will also cause the product's field to be poor.
  • product failure refers to the occurrence of defects during the period in which products with semiconductor devices are distributed in the market.
  • the wiring of the semiconductor device is formed by embedding a barrier metal film and a Cu film in the groove in which the striation is generated, the striation in the groove is transferred as a wiring striation. Since the number of wiring layers in semiconductor devices exceeds 10 in normal system LSIs and memory devices, it is important to reduce striations that can reduce yield. .
  • the occurrence of striation can be suppressed by using a resist having a benzene ring for KrF exposure as a mask.
  • the resist used for KrF exposure is UV irradiation by plasma generated in the chamber during dry etching and the etching gas CF is
  • a mixed gas containing a fluorocarbon gas is introduced into a low-pressure plasma atmosphere, and a resist formed by an ArF exposure method is used as a mask (interlayer insulating film).
  • a technique for dry-etching has been proposed (see, for example, Patent Document 2).
  • the etching rate is reduced even if the generation of striation can be suppressed, resulting in poor economic practicality.
  • the applicant of the present invention uses an ArF exposure (photolithography) method as a dry etching method of an interlayer insulating film that can suppress the occurrence of the above-described striation and obtain high etching processing accuracy.
  • the interlayer insulating film covered with the resist mask formed using as an etching gas is a halogen-based gas (no, rogen is F, I, Br), and at least one force of I and Br at the atomic composition ratio
  • a dry etching method for an interlayer insulating film in which holes and grooves are finely processed by dry etching in a plasma atmosphere while introducing a fluorocarbon compound gas that is 26% or less of the total amount of halogen and the remainder is F.
  • Japanese Patent Application 2004-294882 Japanese Patent Application 2004-294882
  • this prior application describes that this etching method is useful for manufacturing a semiconductor device that requires a pattern dimension of 130 nm or less.
  • Patent Document 1 Japanese Patent Laid-Open No. 11 31678 (Claims)
  • Patent Document 2 Japanese Patent Application No. 2004-56962 (for example, claims)
  • Non-Patent Literature l Koji Nozaki and Ei Yano, FUJITSU Sei.Tech.J., 38,1 P3- 12 (June 200
  • the ArF exposure technique must be used as a method for manufacturing a semiconductor device including a fine pattern of 130 nm or less, particularly lOOnm or less. Since the ratio of striation to pattern dimensions such as width or contact hole diameter has increased, there has been a problem that the manufacturing yield of the semiconductor device is reduced.
  • the present invention solves the above-described problems of the prior art without damaging a fragile resist mask for ArF exposure even with a fine pattern of 130 nm or less formed using ArF exposure technology. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the semiconductor device which can improve the manufacturing yield by suppressing the generation of striation by enabling the etching.
  • Another object of the present invention is to provide a dry etching method capable of etching without damaging a fragile ArF exposure resist and a method for producing a wiring material using the dry etching method.
  • a semiconductor device uses ArF exposure technology.
  • the thin film has a pattern width and a pattern.
  • a resist mask having a pattern in which either or both of the distance between the pattern and the pattern is 32 to 130 nm, and a halogenated carbon compound gas as an etching gas (however, the halogen is at least two of F, I and Br,
  • the resist mask force is transferred by etching using at least one of I and Br having an atomic composition ratio of 26% or less of the total amount of rogen atoms.
  • a thin film covered with a resist mask having a pattern formed by using ArF exposure technology is dry-etched in a plasma atmosphere to form a hard mask, which is further etched.
  • the hard mask force In a semiconductor device including a portion to which the pattern is transferred, the portion to which the pattern is transferred has a pattern width and / or a pattern-to-pattern spacing of 32 to 130 nm.
  • a halogen-carbon compound gas as an etching gas (however, halogen is at least two of F, I and Br, and at least one of I and Br is an atomic composition ratio of the total amount of halogen atoms) Is transferred from the resist mask to the hard mask by etching using the It characterized by having a Domasuku force further rotation photographed pattern.
  • a thin film covered with a resist mask having a pattern formed by using ArF exposure technology is dry-etched in a plasma atmosphere to form the pattern on the thin film.
  • a halogenated carbon compound gas (however, halogen is at least two of F, I and Br, and at least one of I and Br is 26% or less of the total amount of halogen atoms in terms of atomic composition ratio) is used. And etching.
  • a resist pattern having a pattern width and Z or a pattern-to-pattern spacing of 32 to 130 nm is used as a mask, and a stable compound is used as an etching gas. Since a fluorocarbon compound gas containing at least one of I and Br, which is itself an etchant for Si and the like, is applied, etching of fine patterns with pattern dimensions of 13 Onm or less is applied. In addition, the generation of striations, which are a large proportion of the pattern dimensions, is suppressed, and the density of F atoms in the plasma atmosphere is reduced without resorting to lowering the pressure during etching. Damage to the resist mask is reduced.
  • the resist mask force can also be used to precisely etch the underlying material using the pattern transferred to the thin film as a node mask, the resist pattern can be transferred to the underlying material with high precision via this hard mask. Will be able to.
  • an electric insulating film can be applied.
  • the electric insulating film is an interlayer insulating film
  • a metal wiring material is further embedded in the transferred pattern by a damascene method. You can also
  • this electrical insulating film also has a material force including C or N, and its relative dielectric constant is 1.5 or more, 3.
  • a conductive film containing W, Ti, Ta, Co, or Ni, a polysilicon film, or a stacked film of the conductive film and a polysilicon film can be used.
  • the present invention is suitable as a memory, a logic device, a system LSI, or a semiconductor device that includes a part of the selected memory, logic device, system LSI, and manufacturing method thereof.
  • the dry etching method of the present invention is a pattern formed by using ArF exposure technology, wherein a pattern width and / or a distance between patterns is 32 to 130 nm.
  • a thin film covered with a resist mask having an etching gas As a halogenated carbon compound gas (provided that halogen is at least two of F, I and Br, and at least one of I and Br is no more than 26% of the total amount of rogen atoms in terms of atomic composition ratio).
  • the pattern is transferred to the thin film by dry etching in a plasma atmosphere.
  • the resist material can be precisely etched using the pattern transferred to the thin film as a node mask.
  • the pattern can be transferred to the base material with high accuracy.
  • an electric insulating film can be applied.
  • the electric insulating film is an interlayer insulating film, a metal wiring material can be further embedded in the transferred pattern by a damascene method.
  • this electrical insulating film is made of a material containing C or N, and it is desirable that the relative dielectric constant force be in the range of 1.5 or more and 3.7 or less.
  • the underlying material of the thin film using the thin film to which the pattern is transferred as a mask, and this underlying material can be used as a gate electrode film or a Si substrate.
  • a conductive film containing W, Ti, Ta, Co, or Ni, a polysilicon film, or a stacked film of the conductive film and the polysilicon film can be used.
  • a semiconductor device when a semiconductor device is manufactured by etching a fine pattern having a pattern dimension of 130 nm or less, plasma etching of a thin film is possible without causing damage (deformation or defect) to the resist mask. Therefore, precise thin film processing is possible even for fine patterns of 130 nm or less. Therefore, holes and trenches can be formed in the insulating film while overcoming the problem of striation, and the resist pattern can be used as a base material by precisely etching the base material using the insulating film pattern as a mask. It is possible to transfer accurately.
  • a hole, a groove, or the like without striation can be formed, a semiconductor device including wiring with a precise dimension, a gate of a transistor, and the like can be manufactured. Therefore, even with a pattern of 130 nm or less, damage such as deformation around the pattern can be suppressed to 50 nm or less, so that a semiconductor device that functions as designed can be provided at a high yield.
  • the effect of the etching gas used in the present invention does not depend on the pattern dimension. It is also effective in manufacturing semiconductor devices of the nm, 65 and 45 nm generations.
  • FIG. 1 is a schematic cross-sectional view showing an example of a semiconductor device according to the present invention.
  • the semiconductor device a of this embodiment, a part of the surface of the silicon crystal 1 is covered with the gate oxide film 2 and the silicon crystal 1 includes element isolation (STI: Shallow
  • Trench Isolation structure 3, deep source and drain 4 and shallow source and drain 5 are arranged.
  • a gate electrode 11 made of a laminated film of a polysilicon film 11a and a tungsten (W) film ib is disposed on the gate oxide film 2 .
  • the tungsten wires 12 that are electrically connected to these source / drains are connected to the upper layer wire made of the barrier metal film (TiN film) 10 and copper (Cu) 13, and these tungsten wires 12 are electrically connected to each other.
  • the insulating BPSG film 7 is sandwiched between the lower SiO film 6 and the upper SiN film 8. Similarly, a barrier film is formed on the SiN film 8.
  • TEOS—SiO film 9 is formed to insulate the upper layer wiring, which also has the force of Tal 10 and Cul3, from each other.
  • a fluorocarbon compound gas that forms a stable compound and itself contains at least one of I and Br that function as an etchant for Si.
  • the fluorinated carbon compound gas is one of iodinated fluorinated carbon compound gas and brominated fluorinated carbon compound gas, or a mixed gas thereof.
  • the semiconductor device a according to the present embodiment includes a thin film having a pattern that is dry-etched without being damaged by the etching gas and the resist mask force is also transferred, the STI3, the gate electrode 11, and the W wiring 12 are provided. And there is no striation in the pattern structure of Cu wiring 13 etc. Therefore, it is possible to provide a transistor having a small distribution of the gate length Lg and a sharp on / off characteristic, and a wiring with reduced wiring leakage. In addition, the incidence of defects based on changes over time such as Cu diffusion due to striation is small.
  • the chucking device 21 uses a discharge plasma (NLD plasma) generated in a region including a magnetic field zero, and includes a vacuum chamber 23 provided with a vacuum exhaust means 22 such as a dry pump, a rotary pump, a turbo molecular pump, or the like.
  • NLD plasma discharge plasma
  • a vacuum exhaust means 22 such as a dry pump, a rotary pump, a turbo molecular pump, or the like.
  • the chamber 23 includes an upper plasma generation chamber 23a having a cylindrical side wall 23c made of a dielectric material such as quartz and a lower substrate processing chamber 23b.
  • Three magnetic field coils 24a, 24b and 24c are provided on the outer side of the cylindrical side wall 23c at a predetermined interval to constitute a magnetic field generating means.
  • the three magnetic field coils 24a, 24b and 24c are attached to a yoke member 25 made of a high magnetic permeability material so as to surround the outside also with vertical force.
  • a current in the same direction is supplied to the upper and lower magnetic field coils 24a and 24c, and a reverse current is supplied to the intermediate coil 24b.
  • a continuous zero magnetic field position is formed on the inner side of the cylindrical side wall 23c near the level of the intermediate coil 24b, and an annular magnetic neutral line is formed.
  • the size of the annular magnetic neutral line can be appropriately set by changing the ratio of the current flowing through the upper and lower coils 24a and 24c and the current flowing through the intermediate coil 24b.
  • the vertical position can be set as appropriate by the ratio of the currents flowing through the upper and lower magnetic field coils 24a and 24c.
  • An antenna 26a for generating a high-frequency electric field is provided between the intermediate coil 24b and the cylindrical side wall 23c, and this antenna is connected to a high-frequency power source 26b to constitute a magnetic field generating means. Then, NLD plasma is generated along the annular magnetic neutral line formed by the three magnetic field coils 24a, 24b and 24c.
  • a substrate electrode 27 having a circular cross-section which is a substrate mounting portion on which the processing substrate S is mounted, faces a surface formed by the annular magnetic neutral line via an insulator 28. It is provided.
  • the substrate electrode 27 is connected to the second high-frequency power source 29b via the capacitor 29a, and becomes a floating electrode in terms of potential and has a negative noise potential.
  • the top plate 23d above the plasma generation chamber 23a is hermetically fixed to the upper part of the cylindrical side wall 23c, and is in a floating state in potential to form a counter electrode.
  • a gas introduction means 30 for introducing an etching gas into the chamber 23 is provided on the inner surface of the top plate.
  • Stage 30 is connected to a gas source via gas flow control means (not shown).
  • Ar and etching gas for example, CFI gas
  • a silicon wafer 31 is prepared, and an oxide film is grown about lOnm at about 900 ° C. using a known acid furnace, and FIG. As shown in b), an SiO film 32 is formed.
  • a SiN film 33 is formed to a thickness of about 90 nm at about 800 ° C using a known LP-SiN furnace, and then a resist mask having a lOOnm groove pattern using ArF exposure. 34 is formed.
  • the SiO film 32 and the SiN film 33 covered with the resist mask 34 are combined with a halogen as shown in FIG. 3 (d).
  • Etching using a carbon nitride compound gas (however, halogen is at least two of F, I and Br, and at least one of I and Br is 26% or less of the total amount of halogen atoms in terms of atomic composition ratio).
  • the resist mask 34 is removed by ashing to form hard masks 32, 33. At this time, striations are not allowed in the hard masks 32 and 33.
  • a trench pattern 35 having a width of lOOnm is formed in the silicon wafer 31, as shown in FIG. 3 (f). Since the hard masks 32 and 33 to which the pattern is transferred are smooth, no striation is generated in the groove pattern 35.
  • a known HDP—CMP Chemical Mechanical Polishing
  • a known ICP etcher is used.
  • the oxide film removal process using dilute hydrofluoric acid (HF) As shown in FIG. 4C, a silicon wafer 31 having a flattened surface and an STI structure 35a is obtained.
  • a gate oxide film 42 is grown by an acid-soaking process at about 850 ° C., and as shown in FIG. A polysilicon film 43 is deposited to 150 nm by CVD, a W film 44 is deposited to a thickness of about 200 nm, and a gate electrode film is laminated. Then, PE—TEOS (tetraethoxysilane)-for a hard mask is used. A SiO film 45 is formed to a thickness of 200 nm.
  • PE—TEOS tetraethoxysilane
  • a gate electrode pattern 46 is formed by a gate exposure process using an ArF exposure method.
  • the above-described halogenated carbon compound gas (however, halogen 2) using the etching apparatus 21 of FIG. 2 using at least two of F, I and Br, and at least one of I and Br is 26% or less of the total amount of halogen atoms by atomic composition ratio).
  • the hard mask 45 shown in FIG. 4 (g) is formed.
  • this hard mask 'etching step no striation occurs, so that a hard mask 45 having a smooth shape can be formed.
  • the gate electrode 51 is completed by etching the W film 44 and the polysilicon film 43 with a known ICP etcher or the like as the gate etch.
  • the resist pattern 46 is etched out (disappeared) during this etching. Also here, since the pattern is transferred to the gate electrode 51 from the hard mask 45 formed by suppressing the occurrence of striation according to the present invention, no striation is observed in the gate electrode 51.
  • a SiN film 53 is grown by a PE-CVD process at about 400 ° C., and RIE (Reactive Ion Etching: reactive ion etching) is used.
  • RIE reactive Ion Etching: reactive ion etching
  • a PE—SiN film 55 is deposited to about lOOnm, and then shown in FIG. 5 (e).
  • a BPSG (boro-phosphosilicate glass) film 56 is grown to 700 nm, and then annealed at 800 ° C. Then, by applying the known ILD-CMP, the BPSG film 56 is polished and removed so that the protrusions are eliminated, so that the flattened first interlayer insulating film 56a is formed as shown in FIG. 6 (a). Form.
  • a TEOS-SiO cap film 61 by CVD is grown at about 400 ° C. on the flattened insulating film 56a, and then the structure shown in FIG. c) ArF exposure method as shown in
  • a resist mask 63 having a contact hole pattern 62 having a diameter of about lOOnm is formed.
  • TEOS-SiO film 61 covered with this resist mask 63 is formed.
  • the resist mask 63 is peeled off by a known ashing method, and as shown in FIG. 7 (a), a TiN film is formed as a norimetal 71 by about 20 nm CVD, and then as shown in FIG. 7 (b). Then, a CVD-W film 72 is formed to a thickness of about 50 nm to fill the contact hole 64. Subsequently, by using a known W-CMP method, using the barrier metal 71 as a stopper, the excess W film is polished and removed, and then the rare metal film 71 is also removed, so that a W plug 73 as shown in FIG. Form. These W plugs establish electrical connection with the source / drain 54 and the gate electrode 51. A contact plug to the gate electrode 51 is not shown.
  • a method for forming a Cu wiring in the transistor formed as described above by a single damascene process will be described below.
  • a PE-SiN cap film 74 is first grown at about 400 ° C. by about 50 nm by a known plasma CVD method.
  • the TEOS-SiO film 81 is formed to about 250 nm by plasma CVD.
  • the PE-SiN film 82 is grown 50 nm in the same manner as the PE-SiN film 74. Subsequently, an ArF resist film 84 having a wiring pattern 83 is formed to a thickness of about 200 nm using the ArF exposure method.
  • the wiring pattern 83 is a fine wiring having a wiring width and Z or a wiring interval of 130 nm or less, and may be lOOnm or less for further miniaturization.
  • striation is generated from the ArF resist mask 84 to the PE-SiN film 82 by dry etching using the above-described halogen-carbon compound gas according to the present invention.
  • the pattern is transferred without being transferred (FIG. 8 (b)), and the etching is continued up to the lower TEOS-SiO film 81 as shown in FIG. 9 (a).
  • the wiring pattern is striations.
  • the resist mask 84 is peeled off by a normal microwave asher, and further SiN etching is performed by an ICP etching apparatus, so that the bottom force of the wiring groove 83a is also reduced as shown in FIG. 9B. Remove 74.
  • a TaN film is formed by about 1Onm using a known sputtering method, and then a Ta film is formed by about 15nm. Further, after forming a Cu film 102 of about 1 ⁇ m by the Cu plating method, annealing at about 200 ° C. is performed. Finally, by using the CMP method, as shown in FIG. 10B, the excess Cu film is removed by polishing using the Ta film of the rare metal film 101 as a stop layer. As a result, the pattern transferred from the resist mask 84, that is, the wiring groove 83a is filled with Cul02b to be a metal wiring by the damascene method.
  • the barrier metal film 101 and the Cu film 102 are embedded in the groove pattern 83 formed smoothly by applying the etching method according to the present invention. Since there is no striation 165 like the conventional Cu wiring 164 shown in FIG. 16, no diffusion of Cu into the interlayer insulating film 81 can occur. Therefore, in the semiconductor device a according to the present embodiment, the occurrence of defects such as leakage between wirings due to Cu diffusion caused by the striation 165 in the conventional Cu wiring 164 is caused by the wiring width and Z or the wiring interval being 130 nm or less. Even a fine pattern can be completely prevented, so that the manufacturing yield of semiconductor devices can be remarkably improved.
  • a fluorine-containing carbon compound gas containing at least one of I and Br, which forms a stable compound and has its own function as an etchant for Si is used as a gas for etching the insulating film.
  • the fluorinated carbon compound gas is one of iodinated fluorinated carbon compound gas and brominated fluorinated carbon compound gas, or a mixed gas thereof.
  • a mixed gas containing at least one kind or two or more kinds selected from these fluorocarbon compound gases and HI or Br is preferable. If the number of n exceeds 3, problems such as contamination of the inside of the chamber occur during etching, which is not practical.
  • an iodinated fluorocarbon compound gas such as CFI or C F
  • Brominated fluorocarbon compound gases such as Br can also be used.
  • atomic composition ratio atomic composition ratio
  • a mixed gas of CF Br and a fluorocarbon compound may be used.
  • the etching gas may be a mixed gas of CF and C FI or C F Br, or HI
  • a mixed gas may be used.
  • the total amount of gases introduced into the chamber is included in the etching gas. It is preferable to add about 3 to 15% of oxygen with respect to the flow rate. In this case, if it is less than 3%, the above effect cannot be achieved, and the amount of deposition cannot be adjusted. On the other hand, if it exceeds 15%, the ArF resist will be damaged and etched.
  • an acid such as SiO is used as the insulating film etched using the etching apparatus 21.
  • Dielectric constants of SiOCH materials formed by spin coating such as HSQ and MSQ, SiOC materials formed by CVD, or SiOF films formed by CVD method 1.5-3. 7 Low-k materials, including porous materials.
  • SiOCH-based material examples include a product name NCSZ catalyst manufactured by Kosei Kogyo Co., Ltd., a product name LKD 5109r5ZjSR, a product name HSG-7000 / Hitachi Chemical Co., Ltd., and a product name HOSP / Honeyw. ell
  • SiOC-based material examples include, for example, trade name Aurola 2. 7 / manufactured by ASM Japan, trade name Aurol a2.4 / manufactured by ASM Japan, trade name Orion 2. 7ZTRIKON, trade name Coral / Novellus, Product name Black Diamond / AMAT, etc.
  • an inductively coupled (ICP plasma) etching apparatus (not shown) is used, and an etching gas containing fluorocarbon gas (CF 3) is introduced in a plasma atmosphere under an operating pressure of 1 to 3 Pa.
  • ICP plasma inductively coupled
  • CF 3 etching gas containing fluorocarbon gas
  • the resist mask is damaged by exposure to the plasma, rough rough and deformation (edge to an edge portion of the resist mask ) Occurs (referred to as striation). If the oxide film etching is continued in this state, the shape is transferred to the holes and grooves, and the film striations occur.
  • a pressure lower than a normal pressure (1 Pa or more) (0.3).
  • Plasma discharge is possible even at -0.7 Pa). Using this, ethane gas at low pressure with CF gas
  • Degradation species generated by decomposing 8 include F, CF, CF, CF, etc.
  • the TEOS gas force is also formed on the silicon substrate (Ueno) as the insulating film by the plasma CVD method.
  • an ArF exposure resist film was applied and formed in succession to the antireflection film so as to cover the insulating film, and then a wiring pattern including a groove having a width of lOOnm was formed by using the ArF exposure technique. Then, the insulating film covered with the resist film having the wiring pattern was dry-etched in a plasma atmosphere.
  • the flow rate of 37 was set to 50 sccm, and the flow rate of oxygen was set to 20 sccm.
  • the output of the high frequency power supply 26b connected to the plasma generating high frequency antenna coil 26a was set to lkW, the output of the high frequency power supply 29b connected to the substrate electrode 27 was set to 0.3kW, and the substrate temperature was set to 10 ° C.
  • FIG. 11 (a) shows an SEM photograph of the obtained groove state observed from the top surface of the substrate.
  • a groove pattern 112a having a width of lOOnm was smoothly formed in the insulating film 11 la, and a silicon crystal as a base material was observed at the bottom of the groove pattern 112a.
  • the occurrence of striation in the groove was suppressed to less than 3 nm. Therefore, according to the present invention, since it is clear that no defect due to the striation of the wiring groove pattern occurs, it was proved that the yield reduction due to the defect due to the striation can be completely prevented.
  • FIG. 11 (a) shows an SEM photograph of the obtained groove state observed from the top surface of the substrate.
  • the groove pattern 112b with a width of about lOOnm was formed in the insulating film 11 lb.
  • the wiring width force of the design value lOOnm was 100 nm ⁇ 15 after etching. % Distribution is confirmed.
  • the metal wiring material is buried in the wiring groove 112b in which the striation 113 is generated in this way, the yield in the wiring process is reduced due to the above-described Cu diffusion or the like.
  • a groove pattern was obtained with the same effect without striation.
  • a TEOS—SiO film 122a is formed on the Si substrate 121 by plasma CVD at 400 ° C.
  • a 50 nm film was formed, and then a cap-SiN film 122b was grown to a thickness of 50 nm.
  • a TEOS-SiO interlayer insulation film 122c where Cu wiring is to be formed is formed to a thickness of 200nm at 400 ° C by a known plasma CVD method.
  • a plasma silicon nitride film (p—SiN) 122d as a CMP stopper was grown at 400 ° C. to a thickness of 30 nm.
  • This SiN film 122d was coated with Regis KShipley product name: UV-6) for ArF exposure.
  • an antireflection film BA RC (manufactured by Tokyo Ohka Kogyo Co., Ltd.)
  • BA RC manufactured by Tokyo Ohka Kogyo Co., Ltd.
  • the wiring pattern was developed as a groove.
  • the SiN film 122d and the SiO interlayer insulating film 122c are formed under the following process conditions. Etching was performed to form a groove in the SiO film 122c.
  • a TaN film 123 was uniformly grown to a thickness of 10 nm in the formed groove by sputtering.
  • Fig. 12 (a) The cross-sectional structure of the sample obtained through the above steps (1) to (11) is shown in Fig. 12 (a), the top view of the sample is shown in Fig. 12 (b), and the line X in Fig. 12 (a).
  • a top view of the Cu wiring cut at -X is shown schematically in Fig. 12 (c).
  • FIG. 16 (c) schematically shows a case where the striation 165 portion is enlarged by cutting along the line XX in FIG.
  • the CF gas shown in Fig. 16 (b) was used.
  • the design value of the line width is increased so that the narrowest part in the past does not occur below the design value.
  • the chip can be designed small. Therefore, the cost can be reduced compared with the conventional case, and price competitiveness can be obtained.
  • a barrier metal film (TiN film, TaN film, etc.) becomes thin and Cu diffuses from there.
  • the reliability of the barrier metal as a Cu diffusion noria increases. Since defects caused by a strike such as wiring according to the prior art can be prevented, the manufacturing yield of the semiconductor device a can be improved.
  • reaction occurs in the reaction chamber to generate CFI gas, and this gas
  • Figures 13 (a) to (c) and (a ') to (c') show the main steps.
  • a sectional view and a top view of the obtained semiconductor device are schematically shown.
  • the transistor isolation process before gate fabrication, the gate insulation film fabrication process, the sidewall formation after etching the gate material, and the source / drain diffusion process can be performed according to known methods. I do not explain.
  • a doped amorphous Si (a-Si) film 133a is formed to a thickness of 200 nm by a known CVD method at 500 ° C. Was deposited.
  • a tungsten (W) film 133b was grown to a thickness of 200 nm by CV D at 400 ° C.
  • a plasma oxide film (TEOS-SiO2) is formed on the tungsten film 133b as a hard mask.
  • the hard mask 134 was coated with Regis KShipley's trade name: UV-6) 136 for ArF exposure.
  • an antireflection film (BARC) 135 is coated, and then a resist 136 for ArF exposure is coated to a thickness of 300 nm.
  • the plasma oxide film 134 was etched by 200 nm under the following process conditions.
  • the gate electrode structure 137 obtained through the above steps (1) to (10) the pattern of the resist mask 136 is transferred without generating striation when the hard mask 134b is formed.
  • the pattern was transferred from the hard mask 134b having smooth side walls by etching to form a gate electrode structure 137. Therefore, since the gate electrode structure 137 can be formed from the resist mask 136 with the gate length as designed, the generation of the gate length Lg due to the stripe can be completely suppressed.
  • a known thermal oxide film is used as the gate oxide film, but a high dielectric constant gate oxide film (eg, HfO 2) may be used.
  • a force using a laminated structure of an amorphous silicon film and a tungsten film as a gate structure may use a polysilicon film instead of an amorphous silicon film, and tungsten (W), titanium (Ti), tantalum (Ta), A metal film (conductive film) containing cobalt (Co) or nickel (Ni) alone may be used.
  • the force can be applied to a finer pattern (possible to about 50 nm or less) which is resolved by force ArF immersion exposure, electron beam exposure, etc. with a gate length of 80 nm.
  • the force that generated a gate length distribution of ⁇ 15% (expressed as% of (maximum minimum) Z (maximum + minimum)) when evaluated with the shortest and longest.
  • the distribution range of the gate length was within ⁇ 5%, and the roughness of the edge portion was less than 5 nm.
  • etching is performed by a method that suppresses the generation of striations.
  • a finished semiconductor device having a smaller gate length Lg distribution than in the past.
  • the present invention it is possible to obtain a smooth side surface even in the manufacture of a transistor using the side surface of the Si crystal as a channel.
  • a method for manufacturing a channel of a fin-type transistor will be described as a method for manufacturing a semiconductor device according to the present invention.
  • 14A to 14E and 14A to 14E are a cross-sectional view and a top view schematically showing a method for manufacturing a channel of a fin-type transistor to which the present invention is applied, respectively. Since the fin-type transistor uses the side surface of the Si crystal as a channel, there is a problem that transistor characteristics deteriorate due to surface scattering when striations occur during etching of the Si crystal as in the past.
  • a thermal oxide film 142 is grown on a silicon wafer 141, and an ArF exposure resist 144 is formed after the antireflection film 143 by coating.
  • the resist film 144 having a fine pattern for channel formation was formed by patterning the resist film 144 using a known ArF exposure method. In order to make the channel potential follow the gate potential, this fine pattern is usually desirably less than lOOnm.
  • the thermal oxide film 142 covered with the resist mask 144 was etched in a plasma atmosphere using the same process conditions as in Example 3 to form a hard mask 142b (FIG. 14 ( b)).
  • a hard mask 142b due to the action of the present invention, generation of striation was recognized in the hard mask 142b.
  • etching is continued using a mixed gas of chlorine (C 1) and HBr that can be etched by silicon as an etching gas system.
  • the pattern was transferred to Eno 141 (see Fig. 14 (c)). No striations of 3 nm or more were observed in the silicon wafer 141d transferred with the pattern from the hard mask 142b.
  • the fin-type channel 141d is produced by dissolving and removing the hard mask 142c with about 0.5% dilute hydrofluoric acid. Then, the silicon wafer 141 having the fin-type channel 141d pattern is thermally oxidized to form a gate oxide film 145. Grown up. Thereby, the fin-type channel 141d was produced.
  • a gate electrode having a polysilicon isotropic force is formed on the fin-type channel 141d according to a known method to complete a fin-type transistor. Since there are many known examples of the method for forming the gate electrode, it will not be described here.
  • the fine silicon line 141d formed in the silicon crystal 141 can be smoothly formed on the side wall without generating striations, this side wall is used as a channel. It is possible to control the fin-type transistor with high accuracy. Industrial applicability
  • the present invention can be used as a memory, a logic device, a system LSI, or a semiconductor device partially including these, and a manufacturing method thereof, in which DRAM and flash memory capabilities are also selected.
  • FIG. 1 A schematic cross-sectional view of a semiconductor device obtained by manufacturing a gate of a transistor by applying the dry etching method of the present invention.
  • FIG. 2 is an arrangement cross-sectional view schematically showing an example of an etching apparatus used in the dry etching method of the present invention.
  • FIG. 3 is a cross-sectional view of the semiconductor device showing the first step in the process for explaining the embodiment of the method for producing the semiconductor device according to the present invention.
  • FIG. 4 is a cross-sectional view of a semiconductor device for illustrating a step subsequent to the process of FIG. 3.
  • FIG. 5 is a cross-sectional view of a semiconductor device for illustrating a step subsequent to the process of FIG.
  • FIG. 6 is a cross-sectional view of a semiconductor device for illustrating a step subsequent to the process of FIG.
  • FIG. 7 is a cross-sectional view of a semiconductor device for illustrating a step subsequent to the process of FIG. 6.
  • FIG. 8 is a cross-sectional view of a semiconductor device for illustrating a step subsequent to the process of FIG.
  • FIG. 9 is a cross-sectional view of a semiconductor device for illustrating a step subsequent to the process of FIG. 8.
  • FIG. 10 is a cross-sectional view of a semiconductor device for explaining a wiring formation step subsequent to the process of FIG.
  • FIG. 11 is an SEM photograph (a) of the state of the groove obtained in Example 1 observed from the top surface of the substrate and an SEM photograph in the case of a conventional example for comparison.
  • FIG. 12 is a cross-sectional structure of the sample obtained in steps (1) to (11) of Example 2 (a), and a schematic upper surface thereof.
  • Figure (c) shows a cross section of the wiring taken along line XX in Figures (b) and (a).
  • FIG. 15 is a schematic view of cross-sectional views (a) to (c) and top views (a ′) to (c ′) of a semiconductor device showing a conventional transistor gate manufacturing method.

Abstract

　ＡｒＦ露光技術を用いて形成した、パターン幅及び／又はパターン同士の間隔が３２～１３０ｎｍであるパターンを有するレジストマスクを用い、ハロゲン化炭素化合物ガス(ただし、ハロゲンがＦ、Ｉ及びＢｒの少なくとも２種であり、Ｉ及びＢｒの少なくとも１種が原子組成比でハロゲン原子総量の２６％以下である)を用いて薄膜をドライエッチングして薄膜にパターンを転写する工程を含む半導体装置の製造。ＡｒＦ露光用レジストマスクを損傷せずにエッチングできる。この転写されたパターンを有する薄膜をマスクとして下地材料をドライエッチングする。

Description

明 細 書
半導体装置及びその製造方法、ドライエッチング方法、並びに配線材料 の作製方法
技術分野
[0001] 本発明は、半導体装置及びその製造方法に関し、特に、脆弱な ArF露光用レジス トを損傷せずにエッチングできるようにしたことによって、ラインエッジラフネス (Line Ed ge Roughness :LER、ストライエーシヨンともいう)の問題を解決して 130nm以下の微 細パターンを高精度に形成可能とした半導体装置及びその製造方法に係る。本発 明はまた、脆弱な ArF露光用レジストを損傷せずにエッチングできるドライエッチング 方法及びこのドライエッチング方法を利用した配線材料の作製方法にも係わる。 背景技術
[0002] 近年、 LSIの高集積ィ匕及び高速ィ匕に伴って、半導体装置の微細化と多層化とが進 んでいる。この場合の LSI製造における露光方法としては、 ArF露光方法に代表され るように、波長の短いレーザ (例えば、エキシマレーザー)を用いたものが利用される。 これによつて、例えば、メタクリル榭脂ゃアクリル榭脂等力もなるレジスト材にマスクパ ターンを転写してレジストマスクを形成し、このレジストマスクで覆われた膜をドライエ ツチングして、例えば、配線用のホールや溝等を微細加工する。このような微細加工 にお 、ては、横と深さ方向に精密なエッチング形状を得ると 、う高 、加工精度が要求 されている。そのため、異方性を高めてエッチングを行うことから、所定のエッチング ガスをプラズマ雰囲気中に導入してドライエッチングを行う技術が知られて 、る (例え ば、特許文献 1参照)。
[0003] ところで、 ArF露光方法で用いられるレジスト材として、真空紫外光の波長領域に ぉ 、て透過性をもたせるために、ベンゼン環を持たな 、ィ匕合物を用いることが知られ ている (例えば、非特許文献 1参照)。このレジスト材は、 ArFレーザーを用いて露光を 行うと、脆弱化すると共に、ベンゼン環を有するレジスト材 (例えば、 KrF露光用レジス ト材)と比較してプラズマ耐性が低い。このため、プラズマ雰囲気中でドライエッチング を行うと、レジストマスクは、プラズマ中のエツチャントに曝され、プラズマ放電から放 射される紫外光やイオン衝撃の影響によって、パターユングされた領域のエッジ部に エッジ荒れが生じ、パターン形状の周辺が変形するという問題が生じる。
[0004] 図 15(&)〜(じ)及び(&')〜( )は、従来の半導体装置におけるトランジスタのゲート製造 方法を示す半導体装置の断面図及び上面図の概略図である。この従来のゲート製 造方法によれば、図 15(a)及び (a')に示すように、まず、 Si基板 151上にゲート酸ィ匕 膜 152を所定膜厚成長させ、次にゲート電極用の膜として、例えば、ポリシリコン膜 1 53aとタングステン膜 153bとの積層膜 153を成膜した後、ハードマスク用の電気絶縁 膜 SiO膜 154を公知の CVD法等で成膜 (堆積)する。そして、反射防止膜 155を塗
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布成膜してから、アクリル系榭脂をベースとした ArF露光用レジスト 156(例えば、東 京応化工業製 TARF— P6111)等を塗布成膜し、ここに成膜されたレジスト膜 156を 公知の ArF露光装置 (例えば、 ASML製 TWINSCAN— XT1400)により露光して、 ゲート電極用のパターンを有するレジストマスク 156をゲート電極用の積層膜 153上 に形成する。なお、ハードマスク用の薄膜としては、 CVD法による SiN膜や SiC膜等 の電気絶縁膜も一般的に用いられる。
[0005] このようなパターンを有するレジストマスク 156で覆われたハードマスク用の電気絶縁 膜 154をプラズマ雰囲気中でドライエッチングすることによって、この電気絶縁膜 154 にレジストマスク 156のパターンを転写するとき、レジストマスク 156が脆弱なために、 このパターンの端部が歪んで形状が変形したり、レジストの一部が薄くなつたり、時に は孔が開くこともある (レジストの LER)。このようなレジストマスクの状態でエッチングを 継続すると、図 15(b)及び (b')に示すように、ハードマスク 154にも、歪んだり、変形し たり、周辺欠損したパターンの形状が転写され、いわゆるストライエーシヨン (Striation) が発生するという問題がある。このため、このストライエーシヨンの発生したハードマス ク 154bを用いて更にドライエッチングを継続してハードマスク 154bからゲート電極用 の積層膜 153にパターンを転写すると、図 15(c)及び (c')に示すように、ゲート電極用 の積層膜 153にもストライエーシヨンがそのまま転写されることになる。このようなストラ イエーシヨンは、ときには 50nmもの大きさに達するため、高いエッチングカ卩ェ精度の 要求を満たすことができなくなる。
[0006] このストライエーシヨンと呼ばれる変形が 50nmあるときには、設計値として 200nm の線幅を有するパターンであれば、線パターンとして許容されても、 130nm以下の 線幅の設計であると、パターンの周辺から 50nmの欠損があれば、残りの線幅では相 対的に許容されな 、。微細パターンの半導体装置の製造ではこれは使えな 、。
[0007] 上述のように、トランジスタのゲートとしては、通常、ポリシリコン又はその上にタンダ ステンを積層した材料構造が用いられる。この場合、ゲート長 Lgはトランジスタが動 作するときのオンとオフとを区別するスレツショールド電圧を決める重要な製造パラメ ータであるので、正確に制御する必要がある。もしゲート材料のエッチングの際に、パ ターンエッジの変形であるストライエーシヨンが発生すると、一本のゲートの中にゲー ト長 Lgの分布ができてしまう。すると、 Lgの長短が混合したトランジスタが並列接続さ れたようになるので、トランジスタのスレツショールド電圧がブロードになりシャープな オンオフ特性が得られなくなる。
[0008] スレツショールド電圧がブロードになると、トランジスタの動作電圧に、余裕を持たせ る必要が生じるので、電源電圧を高く設計することになり、消費電力が大きくなるとい う弊害が生じる。また、スレツショールド電圧の中心値の分散があると、動作タイミング を合わせるためにロジックサイクルを長く設計する必要がでてくるので、高速動作が 望めなくなる。高い電源電圧や遅いロジックサイクルは、近年の要望である高集積で 高速'低消費電力という商品設計の要請に合わない。従って、一本のゲートの中で、 ゲート長 Lg分布の小さい値で加工することが重要になる。
[0009] 以上の背景があるので、ゲート作製における線幅の制御は重要である。しかし、 Ar F露光法でレジストにパターンを転写して、それをマスクとしてゲート材料を直接エツ チングしようとすると、エッチングされる材料の厚みよりマスクとしてのレジストを余裕を もって厚く設計しなければならなくなる。このように厚く設計すると、焦点深度 DOF(De pth of Focus)はレジスト厚みより小さいので、焦点の合わない部分がレジストの深さ方 向に存在することになり、正確なパターンの転写が望めないという問題が起きる。この 問題を避ける方法として、従来から、薄いレジストをマスクにしてエッチング耐性の高 いハードマスクにレジストパターンを転写する方法が採用されていた。しかるに、レジ ストが薄くなると、ハードマスクをエッチングするときにストライエーシヨンが生じ、このス トライエーシヨンがハードマスクに転写されて、ゲート長 Lgの分布が生じてしまうという 問題もある。
[0010] また一方で、従来の ArF露光技術及びエッチング技術に従って、例えばシングル ダマシン法を用いて Cu配線を作製する場合、図 16(a)に示すように、トランジスタ作 製領域 161上に CVD法により SiO膜 162aを堆積させ、次に、エッチングストッパ層
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として SiN膜 162bを堆積させた後に SiO膜 162cを堆積させ、 CMPストッパー層と
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して再び SiN膜 162dを堆積させることによって、層間絶縁膜 162を成膜する。次に、 この層間絶縁膜 162上に、上述のゲート製造方法と同様に、公知の ArF露光技術を 用いて配線パターンを有する ArFレジストマスク (図示せず)を形成する。そして、この ArF露光用レジストマスクで覆われた層間絶縁膜 162をプラズマ雰囲気中でドライエ ツチングしてこの層間絶縁膜 162に配線パターンを転写することによって、金属配線 材料を埋め込むための溝やホール (孔)パターンを層間絶縁膜 162に形成する。ここ に形成された溝やホールに、バリアメタルとして TaN163等を公知のスパッタ法により 成膜した後に Cuめっき法により Cu膜を成膜して金属配線材料を埋め込む。最後に 、やはり公知の CMP法を適用することによって、 Cu配線 164を完成する。
[0011] このように従来のパターン転写方法を適用して Cu配線 164を形成した場合、図 16( b)に示すように、ホールや溝等にストライエーシヨンが発生してしまう。このため、図 16 (c)に示すように、層間絶縁膜を構成する SiO膜 162cのホールや溝パターンのエツ
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ジには深いくびれ部分 165が生じ、そこにはノリアメタル 163が充分に入り込めない のでバリア性能が不十分となり、配線材料としての Cul64が薄膜中に侵入拡散して 近接配線同士が短絡するという問題が発生する。この短絡の程度が軽いときには電 流漏洩の原因になるし、経時変化があると製品の巿場不良の原因にもなる。ここで、 製品の市場不良とは、半導体装置搭載の製品が、市場で流通している期間に不良 を発生することをいう。
[0012] 半導体の配線は一部でも細 、ところがあると、その部分で断線を起こしやす 、。そ の細さが一定値を下回らないようにするには、設計段階で配線を太くする。しかし、そ の分、半導体装置のチップ面積が大きくなり、一枚のウェハから取れる設計チップ数 が減るのでコストを押し上げることになる。そのため、仕上がりの線幅がばらつきのな いものを作製することが必要になる。 [0013] レジストマスクを用いて層間絶縁膜 (電気絶縁膜)をドライエッチングすると、まずレジ ストが変形し、この変形したレジストマスクで層間絶縁膜がエッチングされるので、レジ ストマスクの変形が膜パターンの変形として転写される（この変形力 Sストライエーシヨン である)。半導体装置の配線は、このストライエーシヨンの発生した溝中にバリアメタル 膜と Cu膜を埋め込むことで形成されるので、溝内のストライエーシヨンは配線のストラ イエーシヨンとして転写される。半導体装置の配線の層数は、通常のシステム LSIや メモリーデバイス等では 10層を超えるものもあるので、歩留まり低下の原因になるスト ライエーシヨンを低減することは、製造コスト低減のために重要である。
[0014] 200nm以上の線幅や線同士の間隔を有するパターンの転写であれば、 KrF露光 用のベンゼン環を有するレジストをマスクとして用いることによって、ストライエーシヨン の発生を抑制可能ではある。 KrF露光に際して用いるレジストは、ドライエッチの際に チャンバ一内で発生させるプラズマによる紫外線照射や、エッチングガスの C Fが
3 8 分解して発生するフッ素ラジカルに対する耐性が高い。このため、レジストの不規則 な変形であるストライエーシヨンは比較的に小さぐまた、設計線幅力 sストライエーショ ンに比べて大きいので、問題にはならない。しかし、 130nm以下、特に lOOnm以下 の半導体世代になると、 ArFレーザーを用いた露光技術を使うことから、このときのレ ジストは、その化学構造が紫外線照射やフッ素ラジカルに敏感な構造となるため、ス トライエーシヨンが KrF露光のレジスト (ベンゼン環を含む化合物)よりも大きくなつてし まう。よって、線幅に対するストライエーシヨンの割合が大きくなつて、半導体装置の製 造歩留まりを低下させると 、う問題が発生して 、る。
[0015] 上述のストライエーシヨン問題を解決するために、フロロカーボンガスを含有する混 合ガスを低圧のプラズマ雰囲気中に導入して、 ArF露光方法で形成したレジストをマ スクとして膜 (層間絶縁膜)をドライエッチングする技術が従来提案されている (例えば 、特許文献 2参照)。し力しながら、低圧でドライエッチングすることにより、ストライエー シヨンの発生が抑制できてもエッチング速度が低下するので経済的実用性に乏しい
[0016] 本出願人は、上記ストライエーシヨンの発生を抑制して高いエッチング加工精度が 得られる層間絶縁膜のドライエッチング方法として、 ArF露光 (フォトリソグラフィ)法を 用いて形成したレジストマスクで覆われた層間絶縁膜を、エッチングガスとして、ハロ ゲン系ガス (ノ、ロゲンは、 F、 I、 Br)であって、 I及び Brの少なくとも一方力 原子組成 比でハロゲンの総量の 26%以下で、残りが Fであるフッ化炭素化合物ガスを導入し つつ、プラズマ雰囲気中でドライエッチングしてホールや溝を微細加工する層間絶 縁膜のドライエッチング方法にっ 、てすでに提案して 、る (特願 2004— 294882)。し かし、この先願には、このエッチング方法が、パターン寸法が 130nm以下を必要とす る半導体装置の製造に対して有用であることは記載されて 、な 、。
特許文献 1：特開平 11 31678号公報 (特許請求の範囲等）
特許文献 2：特願 2004— 56962号公報 (例えば、特許請求の範囲等）
非特許文献 l : Koji Nozaki and Ei Yano, FUJITSU Sei.Tech.J., 38,1 P3- 12(June 200
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発明の開示
発明が解決しょうとする課題
[0017] 上述のように、従来の半導体装置においては、 130nm以下、特に lOOnm以下の微 細パターンを含む半導体装置を製造する方法として、 ArF露光技術を使用しなけれ ばならないため、ゲート長、配線幅又はコンタクトホール径等のパターン寸法に対す るストライエーシヨンの割合が増大したことから、半導体装置の製造歩留まりが低下す るという問題があった。
[0018] 本発明は、上記従来技術の問題を解決するために、 ArF露光技術を用いて形成さ れた 130nm以下の微細パターンであっても、脆弱な ArF露光用レジストマスクを損傷 せずにエッチングできるようにすることによって、ストライエーシヨンの発生を抑制して 製造歩留まりを向上させることができるようにした半導体装置及びその製造方法の提 供を目的とする。
[0019] 本発明の課題はまた、脆弱な ArF露光用レジストを損傷せずにエッチングできるド ライエッチング方法及びこのドライエッチング方法を利用した配線材料の作製方法の 提供にある。
課題を解決するための手段
[0020] 上記課題を解決するために、本発明に係る半導体装置は、 ArF露光技術を用いて 形成されたパターンを有するレジストマスクで覆われた薄膜をプラズマ雰囲気中でド ライエッチングして得られた当該パターンが転写された薄膜を備えた半導体装置に おいて、この薄膜は、パターン幅及びパターンとパターンとの間隔の両方又はいずれ か一方が 32〜130nmであるパターンを有するレジストマスクを用い、エッチングガス としてハロゲン化炭素化合物ガス (ただし、ハロゲンが F、 I及び Brの少なくとも 2種で あり、 I及び Brの少なくとも 1種が原子組成比でノ、ロゲン原子総量の 26%以下である） を用いたエッチングにより上記レジストマスク力 転写されたパターンを有することを 特徴とする。
[0021] 本発明に係る他の半導体装置は、 ArF露光技術を用いて形成されたパターンを有 するレジストマスクで覆われた薄膜がプラズマ雰囲気中でドライエッチングされてハー ドマスクとなされ、更にエッチングにより当該ハードマスク力 上記パターンが転写さ れた部分を備えた半導体装置において、上記パターンが転写された部分は、パター ン幅及びパターンとパターンとの間隔の両方又はいずれか一方が 32〜130nmであ るパターンを有するレジストマスクを用い、エッチングガスとしてハロゲンィ匕炭素化合 物ガス (ただし、ハロゲンが F、 I及び Brの少なくとも 2種であり、 I及び Brの少なくとも 1 種が原子組成比でハロゲン原子総量の 26%以下である)を用いたエッチングにより 上記レジストマスクから上記ハードマスクに転写され、当該ハードマスク力 さらに転 写されたパターンを有することを特徴とする。
[0022] また、本発明に係る半導体装置の製造方法は、 ArF露光技術を用いて形成された ノ ターンを有するレジストマスクで覆われた薄膜をプラズマ雰囲気中でドライエツチン グして当該薄膜に上記パターンを転写する工程を備えた半導体装置の製造方法に おいて、パターン幅及びパターンとパターンとの間隔の両方又はそのいずれか一方 力 S32〜130nmであるパターンを有するレジストマスクで覆われた薄膜を、エッチング ガスとしてハロゲンィ匕炭素化合物ガス (ただし、ハロゲンが F、 I及び Brの少なくとも 2種 であり、 I及び Brの少なくとも 1種が原子組成比でハロゲン原子総量の 26%以下であ る)を用いてエッチングすることを特徴とする。
[0023] 本発明によれば、パターン幅及び Z又はパターンとパターンとの間隔が 32〜130n mであるレジストパターンがマスクとなされ、また、エッチングガスとして、安定な化合 物でありかつそれ自体 Si等に対するエツチャントとしての機能を有する I及び Brの少 なくとも 1種を含有するフッ化炭素化合物ガスが適用されるので、パターン寸法が 13 Onm以下の微細パターンのエッチングに際し、パターン寸法に対して大きな割合とな るストライエーシヨンの発生が抑制されると共に、エッチング時の圧力を低下させるこ とに頼らずに、プラズマ雰囲気中の F原子数の密度を減少させるため、レジストマスク へのダメージが軽減される。よって、レジストに損傷 (変形や欠損)を与えずに薄膜を プラズマエッチングしてパターン転写することが可能となるため、 130nm以下の微細 パターンであってもストライエーシヨンという課題を克服しながらホール又は溝等のパ ターンを形成することができるようになる。従って、精密な薄膜加工が可能になる。
[0024] また、レジストマスク力も薄膜に転写されたパターンをノヽードマスクとして、その下地 材料を精密にエッチングすることも可能となるから、このハードマスクを介してレジスト パターンを下地材料に高精度に転写することができるようになる。
[0025] 上記薄膜としては、電気絶縁膜を適用可能であり、また、この電気絶縁膜が層間絶 縁膜である場合には、転写された上記パターンにダマシン法により更に金属配線材 料を埋め込むこともできる。
[0026] また、この電気絶縁膜は C又は Nを含む材料力もなり、その比誘電率が、 1.5以上、 3.
7以下の範囲であることが望まし 、。
[0027] なお、上記パターンが転写された薄膜をマスクにして当該薄膜の下地材料をエッチ ングすることも可能であって、この下地材料をゲート電極用の膜又は Si基板とすること ができる。
[0028] 上記ゲート電極用の膜として、 W、 Ti、 Ta、 Co若しくは Niを含む導電膜又はポリシ リコン膜又は当該導電膜とポリシリコン膜との積層膜を適用することができる。
[0029] また、本発明は、 DRAM及びフラッシュメモリー力 選ばれたメモリー、ロジックデバ イス、システム LSI、又はこれらを一部に含む半導体装置及びその製造方法として好 適である。
[0030] 本発明のドライエッチング方法は、 ArF露光技術を用いて形成されたパターンであ つて、パターン幅及びパターンとパターンとの間隔の両方又はそのいずれか一方が 3 2〜130nmであるパターンを有するレジストマスクで覆われた薄膜を、エッチングガス としてハロゲン化炭素化合物ガス (ただし、ハロゲンが F、 I及び Brの少なくとも 2種で あり、 I及び Brの少なくとも 1種が原子組成比でノ、ロゲン原子総量の 26%以下である） を用いてプラズマ雰囲気中でドライエッチングし、上記パターンを上記薄膜に転写す ることを特徴とする。
[0031] また、上記ドライエッチング方法において、レジストマスク力 薄膜に転写されたパタ 一ンをノヽードマスクとして、その下地材料を精密にエッチングすることも可能となるか ら、このハードマスクを介してレジストパターンを下地材料に高精度に転写することが できるよう〖こなる。上記薄膜としては、電気絶縁膜を適用可能であり、また、この電気 絶縁膜が層間絶縁膜である場合には、転写された上記パターンにダマシン法により 更に金属配線材料を埋め込むこともできる。また、この電気絶縁膜は C又は Nを含む 材料からなり、その比誘電率力 1. 5以上、 3. 7以下の範囲であることが望ましい。
[0032] なお、上記パターンが転写された薄膜をマスクにして当該薄膜の下地材料をエッチ ングすることも可能であって、この下地材料をゲート電極用の膜又は Si基板とすること ができる。上記ゲート電極用の膜として、 W、 Ti、 Ta、 Co若しくは Niを含む導電膜又 はポリシリコン膜又は当該導電膜とポリシリコン膜との積層膜を適用することができる。 発明の効果
[0033] 本発明によれば、パターン寸法が 130nm以下の微細パターンをエッチングして半 導体装置を製造する場合に、レジストマスクに損傷 (変形や欠損)を与えずに薄膜の プラズマエッチングが可能となるため、 130nm以下の微細パターンであっても精密な 薄膜加ェが可能になる。よって、ストライエーシヨンという課題を克服しながら絶縁膜 にホールや溝を形成することができるので、当該絶縁膜パターンをマスクにして、そ の下地材料を精密にエッチングすることでレジストパターンを下地材料に精密に転写 することができる。このため、ストライエーシヨンのないホールや溝等を形成できるので 、精密な寸法の配線やトランジスタのゲート等を備えた半導体装置を製造することが できる。従って、 130nm以下のパターンであっても、パターン周辺の変形等の損傷を 50nm以下に抑制することができるから、設計値通りに機能する半導体装置を歩留ま りょく提供できるようになる。
[0034] また、本発明で用いるエッチングガスの効果はパターン寸法に依存しな 、ので、 90 nm世代、 65nm世代、 45nm世代の半導体装置の製造にも有効である。
発明を実施するための最良の形態
[0035] 本発明に係る半導体装置及びその製造方法、並びに薄膜のドライエッチング方法 及びこのドライエッチング方法を用いた配線材料の作製方法を実施するための最良 の形態について、添付図面を参照して説明する。
[0036] 図 1は、本発明に係る半導体装置の一例を示す模式的断面図である。本実施形態 の半導体装置 aでは、シリコン結晶 1表面の一部がゲート酸ィ匕膜 2で覆われると共に、 シリコン結晶 1中には、素子分離 (STI : Shallow
Trench Isolation)構造 3、深いソースとドレイン 4、及び浅いソースとドレイン 5が配され る。また、ゲート酸ィ匕膜 2上には、ポリシリコン膜 11aとタングステン (W)膜 l ibとの積層 膜からなるゲート電極 11が配される。これらのソースドレインと電気的に接続するタン ダステン配線 12が、バリアメタル膜 (TiN膜) 10と銅 (Cu)13とからなる上層配線に接続 されるとともに、これらのタングステン配線 12を相互に電気的に絶縁する BPSG膜 7 が下層 SiO膜 6と上層 SiN膜 8とに挟まれる。同様に、この SiN膜 8上には、バリアメ
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タル 10と Cul3と力もなる上層配線を相互に絶縁するための TEOS— SiO膜 9が成
2 膜されて構成される。
[0037] 本発明では、絶縁膜をエッチングするガスとして、安定な化合物を形成すると共に それ自体 Siに対するエツチャントとしての機能を有する I及び Brの少なくとも一方を含 有するフッ化炭素化合物ガスを用いる。このフッ化炭素化合物ガスとしては、ヨウ素化 フッ化炭素化合物ガス及び臭素化フッ化炭素化合物ガスの 、ずれか一方、又はこれ らの混合ガスである。
[0038] このようなエッチングガスにより損傷することなくドライエッチングされてレジストマスク 力も転写されたパターンを有する薄膜を備えるので、本実施形態に係る半導体装置 aでは、 STI3、ゲート電極 11、 W配線 12及び Cu配線 13等のパターン構造にストライ エーシヨンがない。よって、ゲート長 Lgの分布が小さくシャープなオンオフ特性を有 するトランジスタと、配線間リークが低減された配線とを備えることが可能となる。また、 ストライエーシヨンに起因した Cu拡散等の経時変化に基づく不良発生率も少ない。
[0039] ここで、図 2を参照し、本発明で用いるエッチング装置について説明する。このエツ チング装置 21は、磁場ゼロを含む領域に発生させた放電プラズマ (NLDプラズマ)を 用いるものであり、ドライポンプ又はロータリーポンプやターボ分子ポンプ等の真空排 気手段 22を設けた真空チャンバ一 23を有する。
[0040] チャンバ一 23は、石英のような誘電体製の円筒状側壁 23cを有する上部のプラズ マ発生室 23aと下部の基板処理室 23bとから構成されて 、る。円筒状側壁 23cの外 側には、三つの磁場コイル 24a、 24b及び 24cが所定の間隔を置いて設けられ、磁 場発生手段を構成する。三つの磁場コイル 24a、 24b及び 24cは、その外側を上下 力も囲むように高透磁率材料製のヨーク部材 25に取付けられている。この場合、上 側及び下側の各磁場コイル 24a及び 24cには、同方向の電流を流し、中間のコイル 24bには逆向きの電流を流すようにしている。これにより、中間のコイル 24bのレベル 付近に円筒状側壁 23cの内側に連続した磁場ゼロの位置ができ、環状磁気中性線 が形成される。
[0041] 環状磁気中性線の大きさは、上側及び下側の各コイル 24a及び 24cに流す電流と 中間のコイル 24bに流す電流との比を変えることで適宜設定でき、環状磁気中性線 の上下方向の位置は、上側及び下側の各磁場コイル 24a及び 24cに流す電流の比 によって適宜設定できる。また、中間のコイル 24bに流す電流を増していくと、環状磁 気中性線の径は小さくなり、同時に磁場ゼロの位置での磁場の勾配も緩やかになつ てゆく。中間のコイル 24bと円筒状側壁 23cとの間には、高周波電場発生用のアンテ ナ 26aが設けられ、このアンテナは高周波電源 26bに接続され、磁場発生手段を構 成する。そして、三つの磁場コイル 24a、 24b及び 24cによって形成された環状磁気 中性線に沿って NLDプラズマを発生させる。
[0042] 基板処理室 23b内には、環状磁気中性線の作る面と対向させて処理基板 Sが載置 される基板載置部である断面円形の基板電極 27が絶縁体 28を介して設けられてい る。この基板電極 27は、コンデンサー 29aを介して第 2高周波電源 29bに接続され、 電位的に浮遊電極となって負のノィァス電位となる。
[0043] また、プラズマ発生室 23aの上方の天板 23dは、円筒状側壁 23cの上部に密封固 着され、電位的に浮遊状態とし対向電極を形成する。この天板の内面には、チャン バー 23内にエッチングガスを導入するガス導入手段 30が設けられ、このガス導入手 段 30は、ガス流量制御手段 (図示せず)を介してガス源に接続されている。このような 構成のエッチング装置 21において、 Arとエッチングガス (例えば、 C F Iガス)とを導
3 7
入して薄膜をエッチングすることによって、ストライエーシヨンのな 、パターン形成が可 能となる。
[0044] 次に、本発明に係る半導体装置の製造方法の適用例として、トランジスタ作製工程 力もシングルダマシン Cu配線形成工程までを含む半導体製造工程のモデル工程を 、図 3乃至 10を参照して以下に説明する。各工程間には洗浄や測定等の工程がある 力 その説明は本発明とは直接関係がないので除外する。
[0045] まず、図 3(a)に示すように、シリコンウェハ 31を準備し、公知の酸ィ匕炉を用いて約 9 00°Cで酸ィ匕膜を約 lOnm成長させ、図 3(b)に示すように、 SiO膜 32を形成する。次
2
に図 3(c)のように、公知の LP— SiN炉を用いて約 800°Cで SiN膜 33を 90nm程度成 膜してから、 ArF露光法を用いて lOOnmの溝パターンを有するレジストマスク 34を形 成する。
[0046] このレジストマスク 34で覆われた SiO膜 32と SiN膜 33とを、図 3(d)のように、ハロゲ
2
ン化炭素化合物ガス (ただし、ハロゲンが F、 I及び Brの少なくとも 2種であり、 I及び Br の少なくとも 1種が原子組成比でハロゲン原子総量の 26%以下である)を用いてエツ チングし、図 3(e)に示すように、レジストマスク 34をアツシング除去してハードマスク 3 2、 33を形成する。このとき、ハードマスク 32、 33には、ストライエーシヨンは認められ ない。このハードマスク 32、 33の下地材料であるシリコンウェハ 31をさらにエッチング することによって、図 3(f)に示すように、シリコンウェハ 31中に、幅 lOOnmのトレンチ（ 溝)パターン 35を形成する。パターンを転写するハードマスク 32、 33が滑らかなので 、この溝パターン 35にもストライエーシヨンは発生しない。
[0047] このように溝パターン 35の形成されたシリコンウェハ 31を約 900°Cで酸化した後、 図 4(a)に示すように、約 400°Cの HDP(High
Density Plasma,高密度プラズマ)— SiO膜 41により溝パターン 35を埋め込む。そし
2
て、公知の HDP— CMP(Chemical Mechanical Polishing,化学機械研磨)を適用して 平坦ィ匕し (図 4(b))、約 850°Cの酸ィ匕工程を経てから、例えば公知の ICPエッチヤーに よる SiN剥離工程を実施した後、希フッ酸 (HF)を用いた酸ィ匕膜除去工程によって、 図 4(c)に示すように、平坦ィ匕された表面と STI構造 35aとを備えたシリコンウェハ 31を 得る。
[0048] 次に、図 4(d)に示すように、約 850°Cでの酸ィ匕工程によりゲート酸ィ匕膜 42を成長さ せ、図 4(e)に示すように、公知の CVD法を用いてポリシリコン膜 43を 150nm成膜し 、さらに W膜 44を 200nmほど成膜してゲート電極用の膜を積層させた後、ハードマ スク用の PE— TEOS (テトラエトキシシラン) - SiO膜 45を 200nm成膜する。
2
[0049] 図 4(f)のように、 ArF露光法によるゲート露光工程でゲート電極パターン 46を形成 し、このパターン付レジストマスク 46を用いて、上述のハロゲン化炭素化合物ガス (た だし、ハロゲンが F、 I及び Brの少なくとも 2種であり、 I及び Brの少なくとも 1種が原子 組成比でハロゲン原子総量の 26%以下である)を用いて図 2のエッチング装置 21に より TEOS— SiO膜 45を 50%オーバーエッチングを含めて 300nm分エッチングし
2
て、図 4(g)に示すハードマスク 45を形成する。このハードマスク'エッチング工程では 、ストライエーシヨンが発生しないので、なめらかな形状のハードマスク 45を形成可能 である。
[0050] 次に、図 5(a)に示すように、ゲートエッチとして、 W膜 44とポリシリコン膜 43とを、公 知の ICPエッチヤー等でエッチングすることによって、ゲート電極 51を完成する。レジ ストパターン 46は、このエッチング時にエッチアウト (消失)してしまう。また、ここでも本 発明によりストライエーシヨンの発生を抑制して形成されたハードマスク 45からゲート 電極 51にパターンが転写されるので、ゲート電極 51には、ストライエーシヨンは認め られない。
[0051] 次に、酸ィ匕膜再成長工程を約 850°Cで実施した後、 As : 1 X 1015/cm2をイオン注 入してソースドレイン (SD)の浅い注入 LDD(Lightly doped drain)52を形成する。
[0052] その後、図 5(b)に示すように、約 400°Cの PE— CVD工程により SiN膜 53を成長させ 、 RIE(Reactive Ion Etching:反応性イオンエッチング)を用いて図 5(c)に示すサイドウ オール 53cを形成する。そして、このサイドウォール 53cをマスクとして As : 5 X 1015 Zcm2をイオン注入してから 850°Cで 30分間ァニールすることによって、ソースドレイ ン 54を形成する。
[0053] 次に、図 5(d)のように、 PE— SiN膜 55を lOOnm程度成膜させた後、図 5(e)に示す ように、 BPSG(boro- phospho silicate glass)膜 56を 700nm成長させてから 800°Cで ァニールする。そして、公知の ILD— CMPを適用して BPSG膜 56を突起部が無くな るように研磨除去することによって、図 6(a)に示すように、平坦化された第 1層間絶縁 膜 56aを形成する。
[0054] 次に、図 6(b)に示すように、平坦ィ匕された絶縁膜 56a上に、 CVD法による TEOS— SiOキャップ膜 61を約 400°Cで成長させてから、図 6(c)に示すように、 ArF露光法
2
により直径約 lOOnmのコンタクトホールパターン 62を有するレジストマスク 63を形成 する。このレジストマスク 63で覆われた TEOS— SiO膜 61を
2
上述のハロゲンィ匕炭素化合物ガスによりストライエーシヨンを発生させることなくエッチ ングし、続けて下層の BPSG膜 56a、 PE— SiN膜 55及びゲート酸化膜 42もエツチン グし、図 6(d)に示すようなコンタクトホール 64を形成する。
[0055] 公知のアツシング法によりレジストマスク 63を剥離し、図 7(a)に示すように、ノ リアメ タル 71として、 TiN膜を約 20nmCVD成膜してから、図 7(b)に示すように、 CVD— W膜 72を約 50nm成膜することによって、コンタクトホール 64を埋め込む。続いて、 公知の W—CMP法を用いてバリアメタル 71をストッパーとして余分な W膜を研磨除 去した後ノ リアメタル膜 71も除去することによって、図 7(c)のような Wプラグ 73を形成 する。これらの Wプラグによりソースドレイン 54及びゲート電極 51との電気接続をとる ことになる。なお、ゲート電極 51へのコンタクトプラグは図示しない。
[0056] このようにして形成されたトランジスタに、シングルダマシン工程により Cu配線を形 成する方法を以下に述べる。図 7(d)に示すように、まず公知のプラズマ CVD法によ つて、 PE— SiNキャップ膜 74を約 400°Cで約 50nm成長させる。
[0057] 同様にして図 8(a)のように、プラズマ CVD法により TEOS— SiO膜 81を約 250nm
2
成膜させてから PE - SiN膜 82を PE - SiN膜 74と同じく 50nm成長させる。続!ヽて、 ArF露光法を用いて配線パターン 83を有する ArFレジスト膜 84を約 200nmの厚さ で形成する。配線パターン 83は、配線幅及び Z又は配線間隔が 130nm以下の微 細配線であって、より微細化を進めるために、 lOOnm以下であってもよい。
[0058] 次に、上述の本発明に係るハロゲンィ匕炭素化合物ガスを用いたドライエッチングに よって、この ArFレジストマスク 84から PE— SiN膜 82にストライエーシヨンを発生させ ることなくパターンを転写し (図 8(b))、さらに図 9(a)に示すように、下層の TEOS— Si O膜 81までエッチングを継続する。これによつて、配線パターンがストライエーシヨン
2
のな 、滑らかな側壁を備えて層間絶縁膜 81に溝パターンとして形成される。
[0059] その後、通常のマイクロ波アッシャーによりレジストマスク 84を剥離し、さらに ICPェ ツチング装置により SiNエッチを施すことによって、図 9(b)のように、配線用の溝 83a の底部力も SiN膜 74を除去する。
[0060] 次に、図 10(a)に示すように、公知のスパッタ法を用いて TaN膜を約 lOnm成膜して から Ta膜を約 15nm成膜することによって、ノ リアメタル膜 101を形成し、さらに Cuめ つき法により Cu膜 102を約 1 μ m成膜した後、約 200°Cでのァニールを施す。最後に 、 CMP法を用いて、図 10(b)に示すように、ノ リアメタル膜 101の Ta膜をストップ層と して、余分の Cu膜を研磨除去する。これによつて、レジストマスク 84から転写された パターン、すなわち配線用の溝 83aにダマシン法により金属配線となる Cul02bを埋 め込む。
[0061] 上述の本実施形態に係る Cu配線 102bによれば、本発明に係るエッチング方法を 適用して滑らかに形成された溝パターン 83にバリアメタル膜 101及び Cu膜 102を埋 め込むから、図 16に示す従来の Cu配線 164のようなストライエーシヨン 165がないの で、層間絶縁膜 81への Cuの拡散は起こりえない。よって、本実施形態に係る半導体 装置 aでは、従来の Cu配線 164でのストライエーシヨン 165に起因した Cu拡散に伴う 配線間リーク等の不良発生を、配線幅及び Z又は配線間隔が 130nm以下の微細 ノ ターンであっても完全に防止できるので、半導体装置の製造歩留まりを著しく向上 させることがでさる。
[0062] ここで、本発明で用いるエッチングガスにっ 、て詳述する。本発明では、上述したよう に絶縁膜をエッチングするガスとして、安定な化合物を形成すると共にそれ自体 Siに 対するエツチャントとしての機能を有する I及び Brの少なくとも一方を含有するフツイ匕 炭素化合物ガスを用いる。このフッ化炭素化合物ガスとしては、ヨウ素化フッ化炭素 化合物ガス及び臭素化フッ化炭素化合物ガスの 、ずれか一方、又はこれらの混合ガ スである。
[0063] ヨウ素化フッ化炭素化合物ガス及び Z又は臭素化フッ化炭素化合物ガスを、 C (H al) (式中、 Halはハロゲン原子を表し、 n= l
2n+2 〜3)と表現する。好ましくは、 CF I
3、
CF Br
3 、 C F I
2 5、 C F Br
2 5 、 C F I
3 7、 C F Br
3 7 、 C F I
3 6 2、 C F Brの中から選択された少 3 6 2
なくとも 1種、又はこれらのフッ化炭素化合物ガスと HI若しくは Brとから選択された二 種以上を含有する混合ガスであることが好ましい。 nの数が 3を超えると、エッチング の際にチャンバ一内が汚染される等の不具合が生じ、実用的でない。
[0064] また、エッチングガスとしては、 C F Iなどのヨウ素化フッ化炭素化合物ガスや C F
2 4 2 2 4
Brなどの臭素化フッ化炭素化合物ガスも用いることもできる。この場合、原子組成比
2
でハロゲンの総量の 26%以下になるように、 CFガスなどを添カ卩して利用する。
4
[0065] さらに、エッチングガスは、 HI及び HBrの少なくとも一方と、テトラフルォロエチレン のような過フッ化炭素化合物 (C (Hal) (式中、 Halはハロゲン原子を表し、 n= l n 2n 〜3)
)ガスとの混合ガスであってもよぐエッチングガスとして、 CF Iと過フッ化炭素化合物
3
との混合ガス、 CF Brと過フッ化炭素化合物との混合ガスを用いてもよい。
3
[0066] 上記エッチングガスは、 CFと C F I又は C F Brとの混合ガスとしてもよいし、 HI
4 2 4 2 2 4 2
及び HBrの少なくとも一方と過フッ化炭素化合物との混合ガスとしてもよいし、 CF Iと
3 過フッ化炭素化合物との混合ガスとしてもよいし、 CF Brと過フッ化炭素化合物との
3
混合ガスとしてもよい。
[0067] 本発明のエッチングによる反応生成物のデポジションの量を調節してエッチングし たホールや溝が埋まってしまうのを防止するために、エッチングガスに、チャンバ一内 に導入するガスの総流量に対して 3〜 15%程度の酸素を添加することが好ましい。こ の場合、 3%未満では、上記効果を達成することができず、また、デポジションの量を 調節することができなくなる。他方で、 15%を超えると、 ArFレジストがダメージを受け てエッチングされてしまう。
[0068] 上記エッチング装置 21を用いて、エッチングされる絶縁膜としては、 SiOなどの酸
2 化物膜、 HSQや MSQのようにスピンコートによって形成された SiOCH系材料、或い は CVDによって形成される SiOC系材料もしくは CVD法により形成される SiOF膜で 比誘電率 1. 5〜3. 7の Low— k材料であり、多孔質材料を含む。
[0069] SiOCH系材料としては、例えば、商品名 NCSZ触媒ィ匕成工業社製、商品名 LKD 5109r5ZjSR社製、商品名 HSG— 7000/日立化成社製、商品名 HOSP/Honeyw ell
Electric Materials社製、商品名 NanoglassZHoneywell Electric
Materials社製、商品名 OCD T— 12Z東京応化社製、商品名 OCD Τ— 32Ζ東京 応化社製、商品名 IPS2. 4Ζ触媒化成工業社製、商品名 IPS2. 2Ζ触媒化成工業社 製、商品名 ALCAP— S5100Z旭化成社製、商品名 ISMZULVAC社製等がある。
[0070] SiOC系材料としては、例えば、商品名 Aurola2. 7/日本 ASM社製、商品名 Aurol a2. 4/日本 ASM社製、商品名 Orion2. 7ZTRIKON社製、商品名 Coral/Novellus 社製、商品名 Black Diamond/AMAT社製等がある。また、商品名 SiLK/Dow Chemical社製、商品名 Porous- SiLK/Dow
Chemical社製、商品名 FLARE/Honeywell
Electric Materials社製、商品名 Porous FLARE/Honeywell
Electric Materials社製、商品名 GX- 3PZHoneywell
Electric Materials社製等などの有機系の低誘電率層間絶縁膜であってもよ!/ヽ。
[0071] ここで、本発明に到った経緯を説明すると共に、本発明の原理を考察する。例えば 誘導結合方式 (ICPプラズマ)のエッチング装置 (図示せず)を用い、 l〜3Paの作動圧 力下で、フロロカーボンガス (C F )を含有するエッチングガスをプラズマ雰囲気中で 導入してシリコン酸ィ匕膜エッチングを行うと (この場合、 Arプラズマ密度は〜 1 X 10 c m_3である)、レジストマスクはプラズマに曝されてダメージを受けて、レジストマスクの エッジ部に荒れと変形 (エッジ荒れ)が生じる (ストライエーシヨンと呼ぶ)。この状態で酸 化膜エッチングを継続すると、その形状がホールや溝に転写されて膜のストライエー シヨンが発生する。
[0072] 本発明で用いる NLD装置 21を用いると、通常圧力（lPa以上)より低い圧力（0. 3
-0. 7Pa)でもプラズマ放電が可能である。これを用いて C Fガスで低圧でエツチン
3 8
グするとストライエーシヨンを抑制できる傾向にあることを見出した。一般に C Fガス
3 8 を分解して発生する分解種には F、 CF、 CF 、 CF等があるが、この中で F以外の分
2 3
子ラジカルは主に重合前駆体としての働き、レジストに対するエツチャントとしての働 きは低い。このことから、 F原子ラジカルがレジストの C = 0基や他の官能基と反応し、 レジストマスクを脆弱化させるものと考えた。このことから、ストライエーシヨンを抑制す るためには、この Fラジカルを排除する反応が有効であると推測した。
[0073] C Fでなくエッチングガスとして C F Iを用いると、同じ圧力でもレジストのエツチン
3 7
グ速度が低下した。このときレジストのエッチング速度が減少するのは、レジストマスク のエツチャントである Fラジカルが気相中において Iと反応し、 IF、 IF、 IF等を形成
3 5 7 するため Fラジカルが減少するからと考えた。
[0074] 上記考察を実証するために、以下に具体的な実施例を記載する。
実施例 1
[0075] 本発明では、絶縁膜をストライエーシヨンなしでエッチングすることが基本であるの で、この実施例では、絶縁膜としてシリコン基板 (ウエノ、)上に TEOSガス力もプラズマ CVD法により膜厚 300nm狙 、で成長 (堆積)させた酸ィ匕膜 (TEOS - SiO )を準備し
2 た。
[0076] そして、この絶縁膜を覆うように反射防止膜に続けて ArF露光用レジスト膜を塗布 成膜した後、 ArF露光技術を用いて幅 lOOnmの溝を含む配線パターンを形成した。 そして、この配線パターンを有するレジスト膜で覆われた絶縁膜をプラズマ雰囲気中 でドライエッチングした。
[0077] 上記エッチングには、エッチング装置 21にお!/、て、 Arとエッチングガスである C F I
3 7 ガスとを 2. 67Paの圧力下で真空チャンバ一 23内に導入し、絶縁膜をエッチングし て lOOnmの溝を形成し、レジストを剥離した。このとき Arの流量を 230sccm、 C F I
3 7 の流量を 50sccm、酸素の流量を 20sccmに設定して行った。また、プラズマ発生用 高周波アンテナコイル 26aに接続した高周波電源 26bの出力を lkW、基板電極 27 に接続した高周波電源 29bの出力を 0. 3kW、基板温度 10°Cに設定して行った。
[0078] 得られた溝の状態を基板上面から観察した SEM写真を図 11(a)に示す。絶縁膜 1 1 laに幅 lOOnmの溝パターン 112aが滑らかに形成され、溝パターン 112aの底部 には下地材料のシリコン結晶が観察された。このように、本実施例では、溝内のストラ イエーシヨンの発生が 3nm未満に抑制されていることが確認された。よって、本発明 によれば、配線用溝パターンのストライエーシヨンに起因する不良が発生しないことが 明瞭なので、このストライエーシヨンに起因した不良による歩留まり低下を完全に防止 できることが実証された。 [0079] 従来技術と比較のために、同じ装置条件で C F Iガス代えて C Fガスを用いて得 られた形状を図 11(b)に示す。従来例では、絶縁膜 11 lbに約 lOOnmの幅で溝バタ ーン 112bが形成されていたが、溝内にストライエーシヨン 113が発生したため、設計 値 lOOnmの配線幅力 エッチング後には 100nm± 15%もの分布を持つことを確認 した。従来技術では、このようにストライエーシヨン 113の発生した配線用の溝 112b に金属配線材料が埋め込まれてしまうので、上述した Cu拡散等により配線工程での 歩留まりが低下してしまうのである。
[0080] なお、ここでは C F Iガスを使用した実施例を記載した力 C F Brガスを適用しても
、同様の効果を奏してストライエーシヨンのな 、溝パターンが得られた。
実施例 2
[0081] 本実施例では、 Cuダマシン法に従って、半導体装置の Cu配線を形成する方法に ついて説明する。一層分の形成工程の基本部分について説明するが、 2層以上の 配線を形成するときには、以下の手順を繰り返し又は若干修正することにより形成で きる (図 12(a)乃至 (c)参照)。
[0082] (1)まず、プラズマ CVD法により、 400°Cで Si基板 121上に TEOS— SiO膜 122aを 2
50nm成膜し、続けて cap - SiN膜 122bを 50nm厚さに成長させた。
(2)この SiN膜 122b上に、 Cu配線を形成する予定の TEOS— SiO層間絶縁膜 122 cを、公知のプラズマ CVD法により 400°Cで 200nmの厚さに形成し、さらにプラズマ CVD法で 400°Cで CMPストッパーとしてのプラズマシリコン窒化膜 (p— SiN)122d を膜厚： 30nmで成長させた。
[0083] (3)この SiN膜 122d上〖こ、 ArF露光のためのレジス KShipley社製の商品名： UV—6) をコートした。この場合、下の層からの光の反射を防止するために、反射防止膜 (BA RC (東京応化工業社製))をコートした後に、 ArF露光用のレジストを 300nmの厚さに コートした。
[0084] (4)このレジスト膜に、公知の ArF露光装置を用いて、 lOOnm幅の配線パターンを転 写した。
(5)配線パターンを溝として現像した。
[0085] (6)次いで、 SiN膜 122dと SiO層間絶縁膜 122cとを、以下のプロセス条件で、 200 nmエッチングし、この SiO膜 122c内に溝を形成した。
2
'エッチングガス：0添カ卩して Arガスで希釈した C F Iガス。比較のために、 C F I
2 3 7 3 7 ガスに代えて C Fガスを用いた従来例も実施した。
3 8
• Arガス流量： 230sccm
•C F Iガス流量： 50sccm(C Fガス流量も同じとした）
3 7 3 8
•Oガス流量： 20sccm
2
•圧力： 2. 67Pa
•アンテナ高周波電力： lkW
•基板高周波電力： 0. 3kW
•設定基板温度： 10°C
[0086] (7)アツシングによりレジストを除去した。
(8)洗浄後に、上記形成された溝内にスパッタ法により TaN膜 123を 10nm厚さで均 一に成長させた。
(9)この TaN膜上に、 Cuシード層を 30nmスパッタリングしたあと、公知の Cuメツキを行 い、膜厚 500nmの Cu膜を形成した。
[0087] (10)CMP法で Cu膜を研磨除去した。この場合、 SiN膜 122dの表面で止めることに よって、 Cu配線 124を得た。
(11)洗浄した後、得られた試料の上面を観察した。
上記工程 (1)〜(11)を経て得られた試料の断面構造を図 12(a)に示すと共に、試料 の上面図を図 12(b)に、また、図 12(a)の線 X—Xで切断した Cu配線の上面図を図 1 2(c)に模式的に示す。
[0088] 図 12(b)から明らかなように、本発明に従って行ったエッチングの結果、溝にはスト ライエーシヨンは観察されな力つた力 図 16(b)及び (c)に示したように、従来のエッチ ングガスを用いた場合は、溝にストライエーシヨン 165が発生していた。このようなスト ライエーシヨン 165が発生していると、この溝を TaN膜 163で埋め込むとき、深くくび れた部分には TaN163が十分に成長しないで薄く成長する力、又はこの部分には成 長しないことが分力つた。この TaN膜 163は、 Cu膜が層間絶縁膜 162c内へ侵入し て拡散するのを防ぐバリア膜としての機能を有するため、その機能が不十分であると 半導体特性が不良となり、製品歩留まりの低下となる。
[0089] 図 16(a)の線 X—Xで切断し、配線断面を上力も観察し、ストライエーシヨン 165部分 を拡大した場合を、模式的に図 16(c)に示す。図 12に示す本発明の方法で形成した Cu配線の実験では、ストライエーシヨンはない。一方、図 16(b)に示す C Fガスを用
3 8 いた従来方法の場合では、ストライエーシヨン 165が発生した配線が形成された。図 16(c)中の A部分は一部で Cuと層間絶縁膜 162cとが接触に近い状態となっているこ とが分かる。
[0090] これに対して、本発明による実施例では、図 12から明らかなように、溝形成時にスト ライエーシヨンが発生しな 、ので、製造仕上がり寸法が配線全体にわたって許容値 内で一定なので局所的に細い部分がなくなる。
[0091] 配線幅の局所バラツキがあると従来は一番細くなるところが設計値を下回ることが 起きないように線幅の設計値を太くする。本発明によれば、小さな余裕を与えて線幅 を設計できるのでチップを小さく設計できる。よって従来の場合よりもコストを下げるこ とができ、価格競争力を獲得できる。
[0092] また、ストライエーシヨンによる鋭い凹みが発生するとバリアメタル膜 (TiN膜や TaN 膜等)の膜厚が薄くなる部分が出来て Cuがそこから拡散する弊害があるが、本実施 例によるパターン転写法では、全体にわって凹みが発生しないのでバリアメタルの C u拡散ノリアとしての機能の信頼性が高まる。従来技術による配線のようなストライェ ーシヨンに起因した不良を防止できるので、半導体装置 aの製造歩留まりを向上させ ることが可能となる。
[0093] なお、上記のエッチングにお 、て、層間絶縁膜 (膜厚： 200nm)をエッチングする場 合に、 C F Iガスの代わりに、エッチングガスとして C Fと I原子を含む IH等の混合ガ
3 7 3 8
スを用い、エッチングを行う際に反応室で反応させて C F Iガスを生成させ、このガス
3 7
を真空チャンバ一内へ導入する方法も考えられる。この方法は、技術的に可能であり 、同様な効果を期待できるが、制御するパラメータが増えるので量産向きではない。 実施例 3
[0094] 本実施例では、本発明に係る半導体装置 aに含まれるゲートを正確に作製するた めの主要な工程部分を説明する。図 13(a)乃至 (c)及び (a')乃至 (c')に主要工程で得 られた半導体装置の断面図及び上面図を、それぞれ模式的に示す。ゲート作製前 のトランジスタの絶縁分離工程やゲート絶縁膜の製造工程、また、ゲート材料をエツ チングした後のサイドウォール形成やソースドレインの拡散工程は公知の方法に従つ て実施できるので、ここでは説明しない。
[0095] ゲート作製工程：
(1)シリコン (Si)ウェハ 131上にゲート酸ィ匕膜 132を所定膜厚成長させた後、ドープア モルファス Si(a - Si)膜 133aを 200nm厚さで、公知の CVD法により 500°Cで成膜さ せた。
(2)この a— Si膜 133a上に、 400°Cでタングステン (W)膜 133bを 200nm厚さで、 CV D成長させた。
[0096] (3)次に、 700°Cで 30分間ァニール処理した。こうして、ゲート電極用の膜 133を形成 した。
(4)上記タングステン膜 133b上に、ハードマスクとしてプラズマ酸化膜 (TEOS— SiO
2
)134を、 400。Cで 200nm厚さに成長させた。
[0097] (5)このハードマスク 134上に、 ArF露光のためのレジス KShipley社製の商品名： UV —6) 136をコートした。この場合、下の層からの光の反射を防止するために反射防止 膜 (BARC)135をコートした後、 ArF露光用のレジスト 136を 300nm厚さにコートした
(6)次いで、 80nm幅のゲートパターンを公知の ArF露光装置を用いてレジストに転 写した。これによつて、図 13(a)に示すように、ゲート長 80nmのパターンを有するレジ ストマスクを形成した。
[0098] (7)プラズマ酸化物膜 134を、以下のプロセス条件で、 200nmエッチングした。
'エッチングガス：0添カ卩して Arガスで希釈した C F Iガス。比較のために、 C F I
2 3 7 3 7 ガスに代えて C Fガスを用いた場合 (従来技術、図 15参照)も実施した。
3 8
• Arガス流量： 230sccm
•C F Iガス流量： 50sccm(C F流量も同じ）
3 7 3 8
•Oガス流量： 20sccm
2
•圧力： 2. 67Pa •アンテナ高周波電力： lkW
•基板高周波電力： 0. 3kW
• 設定基板温度： 10°C
[0099] (8)レジスト 136及び反射防止膜 135を剥離した (図 13(b)参照)。このとき、ハードマス ク 134bには、 3nm以上のストライエーシヨンは認められず、なめらかな外観であった
(9)次に、 HBrガスを用いて、 W膜 133bを 200nm及びポリシリコン膜 133aを 200nm エッチングすることによって、図 13(c)に示すように、ゲート電極構造 137を作成した。
(10)最後に、ハードマスク 134bを残したまま、洗浄し、再酸化した。
[0100] 上記工程 (1)〜(10)を経て得られたゲート電極構造 137では、ハードマスク 134bを 形成するときにストライエーシヨンが発生せずにレジストマスク 136のパターンが転写 されているので、なめらかな側壁を有するハードマスク 134bから、更にエッチングに よりこのパターンが転写されてゲート電極構造 137が形成された。よって、レジストマ スク 136から設計値通りのゲート長でゲート電極構造 137を形成可能となるから、スト ライエーシヨンに起因したゲート長 Lgの分布発生を完全に抑制できる。
[0101] 本実施例では公知の熱酸ィ匕膜をゲート酸ィ匕膜として用いたが、高誘電率ゲート酸 化膜 (例えば、 HfO )であっても良い。また、ゲート構造としてアモルファスシリコン膜と タングステン膜との積層構造を用いた力 アモルファスシリコン膜に代えてポリシリコン 膜を用いても良いし、タングステン (W)、チタン (Ti)、タンタル (Ta)、コバルト (Co)又は ニッケル (Ni)を含むメタル膜 (導電膜)単体の場合であっても良い。さら〖こ、本実施例 では 80nmをゲート長とした力 ArF液浸露光、電子線露光等で解像する、より微細 なパターン (50nm位以下まで可能)に対しても適用できる。
[0102] 従来の C Fガスを用いてエッチングした時のパターンでは、図 15(c)に示したように
3 8
、一つのゲートでみたとき、最短と最長で評価して ± 15% ((最大 最小) Z (最大 +最 小)の％表示)のゲート長分布が発生していた力 本発明で得られたパターンでは、図 13(c)に示すように、ゲート長の分布範囲は ± 5%以内であって、エッジ部分の荒れ は、 5nm未満であった。
[0103] よって、本発明によれば、ストライエーシヨンの発生をおさえた方法でエッチングす ることにより、従来よりゲート長 Lg分布が少ない仕上がりの半導体装置を提供できる。 本発明を用いると Si結晶の側面をチャネルとして利用するトランジスタの作製におい ても平滑な側面を得ることが可能である。次にその実施例を記載する。
実施例 4
[0104] 本実施例では、本発明に係る半導体装置の製造方法として、フィン型トランジスタ のチャネルの作製方法を説明する。
[0105] 図 14(a)乃至 (e)及び (a')乃至 ( は、それぞれ、本発明を適用したフィン型トランジ スタのチャネルの作製方法を模式的に示す断面図及び上面図である。フィン型トラン ジスタでは、 Si結晶の側面をチャネルとして使用することから、従来のように Si結晶の エッチングに際してストライエーシヨンが発生すると、表面散乱によりトランジスタ特性 が劣化するという問題がある。
[0106] 本実施例では、図 14(a)に示すように、シリコンウェハ 141に熱酸化膜 142を ΙΟΟη m成長させてから、反射防止膜 143に続けて ArF露光用レジスト 144を塗布成膜し た後、このレジスト膜 144を公知の ArF露光法を用いてパターン形成することによつ て、チャネル形成用の微細パターンを有するレジストマスク 144を形成した。チャネル 電位をゲート電位に追従させるためには、この微細パターンは、通常 lOOnm以下で あることが望ましい。
[0107] 次に、レジストマスク 144で覆われた熱酸ィ匕膜 142を、実施例 3と同様のプロセス条 件を用いてプラズマ雰囲気中でエッチングし、ハードマスク 142bを形成した (図 14(b) 参照)。このとき、本発明の作用によって、ハードマスク 142bにはストライエーシヨンの 発生は認められな力つた。さらにエッチングガス系をシリコンエッチング可能な塩素 (C 1 )と HBrの混合ガスとしてエッチングを継続し、このハードマスク 142bからシリコンゥ
2
エノ、 141にパターンを転写した (図 14(c)参照)。このハードマスク 142bからパターン を転写されたシリコンウエノ、 141dにも、 3nm以上のストライエーシヨンは認められな かった。
[0108] 次に、図 14(d)に示すように、ハードマスク 142cを約 0. 5%の希フッ酸により溶解除 去することによって、フィン型チャネル 141dを作製する。そして、このフィン型チヤネ ル 141dのパターンを有するシリコンウェハ 141を熱酸化させてゲート酸化膜 145を 成長させた。これによつて、フィン型チャネル 141dを作製した。このフィン型チャネル 141d上にポリシリコン等力もなるゲート電極を公知の方法に従って作製してフィン型 トランジスタを完成する。このゲート電極の作成方法については、多数の公知例があ るのでここでは述べない。
[0109] 本実施例によれば、シリコン結晶 141に形成されたシリコンの微細ライン 141dをそ の側壁にストライエーシヨンを発生させることなく滑らかに形成することができるため、 この側壁をチャネルとして使用するフィン型トランジスタを高精度に制御可能となる。 産業上の利用可能性
[0110] 本発明は、 DRAM及びフラッシュメモリー力も選ばれたメモリー、ロジックデバイス、 システム LSI、又はこれらを一部に含む半導体装置及びその製造方法として利用可 能である。
図面の簡単な説明
[0111] [図 1]本発明のドライエッチング方法を適用してトランジスタのゲートを作製して得られ た半導体装置の模式的断面図。
[図 2]本発明のドライエッチング方法に用いるエッチング装置の一例を概略的に示す 配置断面図。
[図 3]本発明に係わる半導体装置の製造方法の一実施の形態を説明するために、そ のプロセスの最初の工程を示す半導体装置の断面図。
[図 4]図 3のプロセスの次の工程を説明するための半導体装置の断面図。
[図 5]図 4のプロセスの次の工程を説明するための半導体装置の断面図。
[図 6]図 5のプロセスの次の工程を説明するための半導体装置の断面図。
[図 7]図 6のプロセスの次の工程を説明するための半導体装置の断面図。
[図 8]図 7のプロセスの次の工程を説明するための半導体装置の断面図。
[図 9]図 8のプロセスの次の工程を説明するための半導体装置の断面図。
[図 10]図 9のプロセスの次の配線形成工程を説明するための半導体装置の断面図。
[図 11]実施例 1で得られた溝の状態を基板上面から観察した SEM写真 (a)及び比較 のために行われた従来例の場合の SEM写真。
[図 12]実施例 2の工程 (1)乃至 (11)で得られた試料の断面構造 (a)、その模式的上面 図 (b)及び (a)の線 X—Xで切断した場合の配線断面を示す図 (c)。
圆 13]本発明に係る半導体装置 aに含まれるゲートを作製するための主要工程部分 を説明するための、半導体装置の断面図 (a)乃至 (c)及び上面図 (a')乃至 (c')。
圆 14]本発明を適用したフィン型トランジスタのチャネルの作製方法を模式的に示す 断面図 (a)乃至 (e)及び上面図 (a')乃至 (e')。
[図 15]従来のトランジスタのゲート製造方法を示す半導体装置の断面図 (a)乃至 (c)及 び上面図 (a')乃至 (c')の概略図。
圆 16]従来技術に従って Cu配線を作製した場合の断面図 (a)、その上面図 (b)及び ( a)の線 (X—X)で切断した場合の配線断面を拡大した上面図 (c)。
符号の説明
1 Si結晶 2 ゲート酸化膜
3 STI 4 深いソースドレイン
5 ドレイン 6 SiO膜
2
7 BPSG膜 8 キャップ膜 (SiN膜）
9 TEOS -SiOキャップ膜 10 ノリアメタル膜 (TiN膜)
2
11 ポリ Si膜 (アモルファス Si膜) 12 タングステン膜
13 Cu配線膜 21 エッチング装置
22 真空排気手段 23 チャンバ一
23a プラズマ発生室 23b 基板処理室
23c 円筒状側壁 23d 天板
24a, 24b、 24c 磁場コイル 25 ヨーク部材
26a アンテナコイル 27 基板電極
30 ガス導入手段 S 処理基板
31 シリコンウエノヽ 32 SiO膜
2
33 SiN膜 34 レジス卜マスク
35 溝パターン
35a STI構造
41 HDP-SiO ゲート酸化膜 43 ポリシリコン膜 (ドープアモルファス Si, ゲート電極パターン 45 PE -TEOS -SiO膜
2
レジス卜マスク 47 Cu膜
ゲート電極 52 LDD
SiN 53c サイドウォール
ソースドレイン 55 PE— SiN膜
BPSG膜 5oa 絶縁膜
TEOS -SiOキャップ膜 62 コンタクトホールパターン
2
レジス卜マスク 64 TEOS-SiO膜
2
バリアメタル 72 w膜
Wプラグ 74 PE— SiNキャップ膜
TEOS -SiO膜 82 PE— SiN
2 膜
配線パターン 84 ArFレジスト膜
a • 配線用の溝
1 バリアメタル膜 102 Cu膜
1a, 111b 絶縁膜 112a, 112b 溝パターン
3 ストライエーシヨン
1 Si基板 122a TEOS-SiO膜
2
2b SiN膜 122c TEOS - SiO層間絶縁膜
2
2d p— SiN膜 123 TaN膜
4 Cu配線 131 Siウエノ、
2 ゲート酸化膜 133 ゲート電極用の膜
3a a— Si膜 133b W膜
4 TEOS -SiO膜 135 反射防止膜
2
6 レジスト 137 ゲート電極構造
1 シリコンウエノヽ 142 熱酸化膜
2b /ヽードマスク 142c ノヽードマスク
2d シリコンウェハ 143 反射防止膜 144 レジストマスク 145 ゲート酸化膜 151 Si基板 152 ゲート酸化膜 153 積層膜 153a ポリシリコン膜 153b タングステン膜 154 SiO膜
2 154b ハードマスク 155 反射防止膜 156 レジスト 157 ゲート電極
161 トランジスタ作製領域 162層間絶縁膜 162a SiO膜 162b SiN膜
2
162c SiO膜 162d SiN膜
2
163 TaN 164 Cu配線
A Cuが侵入した部分

Claims

請求の範囲
[1] ArF露光技術を用いて形成されたパターンを有するレジストマスクで覆われた薄膜を プラズマ雰囲気中でドライエッチングして当該薄膜に上記パターンを転写する工程を 備えた半導体装置の製造方法にぉ 、て、
パターン幅及びパターンとパターンとの間隔の両方又はそのいずれか一方が 32〜 130nmであるパターンを有するレジストマスクで覆われた薄膜を、エッチングガスとし てハロゲン化炭素化合物ガス (ただし、ハロゲンが F、 I及び Brの少なくとも 2種であり、 I及び Brの少なくとも 1種が原子組成比でハロゲン原子総量の 26%以下である)を用 いてエッチングすることを特徴とする半導体装置の製造方法。
[2] 上記薄膜が電気絶縁膜であることを特徴とする請求項 1に記載の半導体装置の製造 方法。
[3] 上記パターンが転写された薄膜をマスクにして当該薄膜の下地材料をエッチングす ることを特徴とする請求項 1又は 2に記載の半導体装置の製造方法。
[4] 上記下地材料がゲート電極用の膜又は Si基板であることを特徴とする請求項 3に記 載の半導体装置の製造方法。
[5] 上記ゲート電極用の膜が W、 Ti、 Ta、 Coもしくは Niを含む導電膜又はポリシリコン膜 又は当該導電膜とポリシリコン膜との積層膜からなることを特徴とする請求項 4に記載 の半導体装置の製造方法。
[6] 上記電気絶縁膜が C又は Nを含む材料力 なり、その比誘電率が、 1. 5以上、 3. 7 以下の範囲であることを特徴とする請求項 2に記載の半導体装置の製造方法。
[7] 上記電気絶縁膜は層間絶縁膜であって、転写された上記パターンにダマシン法によ り更に金属配線材料を埋め込むことを特徴とする請求項 6に記載の半導体装置の製 造方法。
[8] DRAM及びフラッシュメモリーから選ばれたメモリー、ロジックデバイス、システム LSI 、又はこれらを一部に含む半導体装置を製造する際に、薄膜のエッチングに適用す ることを特徴とする請求項 1乃至 7のいずれか 1項に記載の半導体装置の製造方法。
[9] ArF露光技術を用いて形成されたパターンを有するレジストマスクで覆われた薄膜を プラズマ雰囲気中でドライエッチングして得られた当該パターンが転写された薄膜を 備えた半導体装置において、
上記薄膜は、パターン幅及びパターンとパターンとの間隔の両方又はいずれか一方 力 32〜130nmであるパターンを有するレジストマスクを用い、エッチングガスとして ハロゲン化炭素化合物ガス (ただし、ハロゲンが F、 I及び Brの少なくとも 2種であり、 I 及び Brの少なくとも 1種が原子組成比でハロゲン原子総量の 26%以下である)を用 いたエッチングにより上記レジストマスク力 転写されたパターンを有することを特徴と する半導体装置。
[10] 上記薄膜は電気絶縁膜であって、転写された上記パターンにダマシン法により埋め 込まれた金属配線を更に備えることを特徴とする請求項 9に記載の半導体装置。
[11] 上記電気絶縁膜が C又は Nを含む材料力 なり、その比誘電率が、 1. 5以上、 3. 7 以下の範囲であることを特徴とする請求項 10に記載の半導体装置。
[12] ArF露光技術を用いて形成されたパターンを有するレジストマスクで覆われた薄膜が プラズマ雰囲気中でドライエッチングされてハードマスクとなされ、更にエッチングに より当該ハードマスク力 上記パターンが転写された部分を備えた半導体装置にお いて、
上記パターンが転写された部分は、パターン幅及びパターンとパターンとの間隔の 両方又はいずれか一方が 32〜130nmであるパターンを有するレジストマスクを用い 、エッチングガスとしてハロゲン化炭素化合物ガス (ただし、ハロゲンが F、 I及び Brの 少なくとも 2種であり、 I及び Brの少なくとも 1種が原子組成比でノヽロゲン原子総量の 2 6%以下である)を用いたエッチングにより上記レジストマスクから上記ハードマスクに 転写され、当該ハードマスクからさらに転写されたパターンを有することを特徴とする 半導体装置。
[13] 上記パターンが転写された部分は、ゲート電極用の膜又は Si基板であることを特徴と する請求項 12に記載の半導体装置
[14] 上記ゲート電極用の膜が W、 Ti、 Ta、 Coもしくは Niを含む導電膜又はポリシリコン膜 又は当該導電膜とポリシリコン膜との積層膜からなることを特徴とする請求項 13に記 載の半導体装置。
[15] 上記半導体装置は、 DRAM及びフラッシュメモリー力 選ばれたメモリー、ロジックデ バイス、システム LSI、又はこれらを一部に含むことを特徴とする請求項 9乃至 14のい ずれか 1項に記載の半導体装置。
[16] ArF露光技術を用いて形成されたパターンを有するレジストマスクで覆われた薄膜を プラズマ雰囲気中でドライエッチングする方法において、
パターン幅及びパターンとパターンとの間隔の両方又はそのいずれか一方が 32〜 130nmであるパターンを有するレジストマスクで覆われた薄膜を、エッチングガスとし てハロゲン化炭素化合物ガス (ただし、ハロゲンが F、 I及び Brの少なくとも 2種であり、 I及び Brの少なくとも 1種が原子組成比でハロゲン原子総量の 26%以下である)を用 V、てエッチングし、上記パターンを転写することを特徴とするドライエッチング方法。
[17] 上記薄膜が電気絶縁膜であることを特徴とする請求項 16に記載のドライエッチング 方法。
[18] 上記パターンが転写された薄膜をマスクにして下地材料をエッチングして、上記バタ ーンを下地材料に転写することを特徴とする請求項 16又は 17に記載のドライエッチ ング方法。
[19] 上記下地材料がゲート電極用の膜又は Si基板であることを特徴とする請求項 18記 載のドライエッチング方法。
[20] 上記ゲート電極用の膜が W、 Ti、 Ta、 Coもしくは Niを含む導電膜又はポリシリコン膜 又は当該導電膜とポリシリコン膜との積層膜からなることを特徴とする請求項 19記載 のドライエッチング方法。
[21] 上記電気絶縁膜が C又は Nを含む材料力 なり、その比誘電率が、 1. 5以上、 3. 7 以下の範囲であることを特徴とする請求項 17に記載のドライエッチング方法。
[22] ArF露光技術を用いて形成されたパターンを有するレジストマスクで覆われた電気絶 縁膜である層間絶縁膜をプラズマ雰囲気中でドライエッチングして上記パターンを転 写し、転写された上記パターンに金属配線材料を埋め込む配線材料の作製方法に おいて、
パターン幅及びパターンとパターンとの間隔の両方又はそのいずれか一方が 32〜 130nmであるパターンを有するレジストマスクで覆われた薄膜を、エッチングガスとし てハロゲン化炭素化合物ガス (ただし、ハロゲンが F、 I及び Brの少なくとも 2種であり、 I及び Brの少なくとも 1種が原子組成比でハロゲン原子総量の 26%以下である)を用 V、てエッチングして上記パターンを転写し、転写された上記パターンにダマシン法に より金属配線材料を埋め込むことを特徴とする配線材料の作製方法。
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