CN109786236B - 蚀刻和由此形成的结构 - Google Patents

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Abstract

本文描述的实施例涉及用于蚀刻结构的方法和由此形成的结构。在一些实施例中，增加材料的第一部分和材料的第二部分之间的蚀刻选择性。增加蚀刻选择性包括对材料实施诸如各向异性离子注入的各向异性处理以处理材料的第一部分，并且在各向异性处理之后，材料的第二部分保持未被处理。在增加蚀刻选择性之后，蚀刻材料的第一部分。该蚀刻可以是湿蚀刻或干蚀刻，并且还可以是各向同性的或各向异性的。本发明的实施例还涉及蚀刻和由此形成的结构。

Description

蚀刻和由此形成的结构
技术领域
本发明的实施例涉及蚀刻和由此形成的结构。
背景技术
双重图案化是开发用于光刻以增强集成电路中的部件密度的技术。通常，光刻技术用于在晶圆上形成集成电路的部件。光刻技术涉及施加光刻胶并且在光刻胶中限定图案。首先在光刻掩模中限定光刻胶中的图案，并且通过光刻掩模的透明部分或者不透明部分来实现。通过使用光刻掩模的曝光将光刻掩模中的图案转移至光刻胶，随后是光刻胶的显影。之后，将图案化的光刻胶中的图案转移至形成在晶圆上的制造的部件。
已经创建了各个技术来实现双重或多重图案化。一种技术是光刻-蚀刻-光刻-蚀刻(LELE)技术。在LELE技术中，通常将图案分成多个部分，以使用多个相应的光刻和随后的蚀刻步骤来实施。另一种技术是自对准技术。在自对准技术中，通常通过形成芯轴以及在芯轴的侧壁上形成间隔件来形成图案，其中，间隔件是要形成在下面的衬底中的图案。在这些技术中，目标是减小相邻部件之间的宽度，从而增加密度。
发明内容
本发明的实施例提供了一种蚀刻方法，包括：增加材料的第一部分和所述材料的第二部分之间的蚀刻选择性，增加蚀刻选择性包括对材料实施各向异性处理以处理所述材料的第一部分，并且在所述各向异性处理之后，所述材料的第二部分保持未被处理；以及在增加所述蚀刻选择性之后，蚀刻所述材料的第一部分。
本发明的另一实施例提供了一种蚀刻方法，包括：将离子各向异性注入至材料的第一部分，其中，在所述各向异性注入期间，所述材料的第二部分未注入有离子；以及蚀刻注入有离子的所述材料的第一部分，其中，所述蚀刻使用对注入有离子的所述材料的第一部分具有第一蚀刻速率和对所述材料的第二部分具有第二蚀刻速率的蚀刻剂，所述第一蚀刻速率大于所述第二蚀刻速率。
本发明的又一实施例提供了一种蚀刻方法，包括：沿着芯轴共形地形成间隔件层，所述间隔件层的第一水平部分位于所述芯轴上方，所述间隔件层的间隔件部分沿着所述芯轴的侧壁，并且所述间隔件层的第二水平部分从所述芯轴横向设置；将离子注入至所述第一水平部分和所述第二水平部分；以及用蚀刻剂蚀刻包括注入的离子的所述第一水平部分和所述第二水平部分，所述蚀刻剂用比所述间隔件部分更大的速率蚀刻所述第一水平部分和所述第二水平部分。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1至图14是根据一些实施例的用于使用自对准双重图案化技术在介电层中形成导电部件的示例性方法期间的相应的中间结构的截面图。
图15至图22是根据一些实施例的在用于图案化结构的示例性方法期间的相应的中间结构的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
本文描述的实施例通常涉及用于在半导体工艺中蚀刻结构的一种或多种方法。通常，可以实施将要蚀刻的材料、层和/或间隔件的各向异性处理，以增加材料、层和/或间隔件的处理部分和未处理部分之间的蚀刻选择性，并且可以实施对处理部分具有选择性的蚀刻处理。因此，蚀刻工艺可以避免与临界尺寸负载、线性负载相关的一些挑战和其它挑战。
如本文所述，可以使用蚀刻来形成用于随后图案化半导体衬底上的一层或多层和/或半导体衬底本身的掩模。本文描述的一些实施例是在自对准双重图案化(SADP)的上下文中，并且本领域普通技术人员将容易理解将本文描述的蚀刻扩展至诸如自对准四重图案化(SAQP)等的其它图案化技术的修改。在其它实施例的范围内的其它蚀刻可以在其它上下文中实施，诸如在栅极堆叠上形成栅极间隔件，在诸如介电层中的衬底中形成凹槽，以及其它上下文。关于公开的实施例讨论了各种修改；然而，在保持所提供的主题的范围内的同时，可以对所公开的实施例进行其它修改。本领域普通技术人员将容易理解，可以作出的其它修改预期在其它实施例的范围内。虽然以特定顺序描述了方法实施例，但是各个其它方法实施例可以以任何逻辑顺序实施并且可以包括本文描述的更少或更多的步骤。
图1至图14示出了根据一些实施例的用于使用例如自对准双重图案化技术在介电层中形成导电部件的示例性方法期间的相应的中间结构的截面图。图1示出了位于半导体衬底20上方的介电层22。半导体衬底20可以是或包括掺杂(例如，掺杂有p型或n型掺杂剂)或未掺杂的块状半导体、绝缘体上半导体(SOI)衬底等。通常，SOI衬底包括形成在绝缘层上的半导体材料层。绝缘层可以是例如埋氧(BOX)层、氧化硅层等。在通常为硅或玻璃衬底的衬底上提供绝缘层。也可以使用诸如多层或梯度衬底的其它衬底。在一些实施例中，半导体衬底的半导体材料可以包括硅(Si)；锗(Ge)；化合物半导体，包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟；合金半导体，包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP；或它们的组合。
各个器件可以位于半导体衬底20上。例如，半导体衬底20可以包括场效应晶体管(FET)，诸如Fin FET(FinFET)、平面FET、垂直全环栅FET(VGAA FET)等；二极管；电容器；电感器；和其它器件。例如，器件可以完全地形成在半导体衬底20内、半导体衬底20的部分和一个或多个上面的层的部分中和/或完全地形成在一个或多个上面的层中。本文描述的蚀刻可以用于形成器件和/或互连器件以形成集成电路的工艺。集成电路可以是任何电路，诸如专用集成电路(ASIC)、处理器、存储器或其它电路。
介电层22位于半导体衬底20之上。介电层22可以直接位于半导体衬底20上，或者可以在介电层22和半导体衬底20之间设置任何数量的其它层。例如，介电层22可以是或包括层间电介质(ILD)或金属间电介质(IMD)。例如，介电层22可以是或包括具有小于约4.0(诸如约2.0或甚至更小)的k值的低k电介质。在一些实例中，介电层22包括磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)、氟硅酸盐玻璃(FSG)、SiOxCy、旋涂玻璃、旋涂聚合物、硅碳材料、它们的化合物、它们的复合物或它们的组合。可以使用诸如等离子体增强CVD(PECVD)或可流动CVD(FCVD)的化学汽相沉积(CVD)；旋涂；或其它沉积技术来沉积介电层22。在一些实例中，可以实施化学机械平坦化(CMP)或另一平坦化工艺来平坦化介电层22的顶面。
掩模堆叠件位于介电层22之上。掩模堆叠件包括第一掩模子层24、第二掩模子层26和第三掩模子层28。在其它实例中，掩模堆叠件可以是或包括一层或任何数量的不同层。第一掩模子层24位于介电层22之上。第二掩模子层26位于第一掩模子层24之上。第三掩模子层28位于第二掩模子层26之上。
第一掩模子层24可以是或包括抗反射涂层(ARC)，诸如无氮ARC(NFARC)(例如，富硅氧化物(SRO))等。第二掩模子层26可以是或包括氮化物层，诸如氮化钛(TiN)、氮化硅(SiN)、氮化钽(TaN)等或它们的组合。第三掩模子层28可以是或包括氧化物层，诸如正硅酸乙酯(TEOS)等或它们的组合。掩模堆叠件的子层(例如，第一掩模子层24、第二掩模子层26和第三掩模子层28)每个均可以使用CVD、物理汽相沉积(PVD)、原子层沉积(ALD)或其它沉积技术形成。
芯轴层30位于掩模堆叠件之上(例如，位于第三掩模子层28之上)。芯轴层30可以是或包括硅层，诸如非晶硅层等或它们的组合。可以使用CVD、PVD、ALD或其它沉积技术来形成芯轴层30。芯轴层30可以具有在从约30nm至约70nm范围内的厚度。
在随后的附图中，可以省略半导体衬底20以避免模糊这些图中示出的部件。本领域普通技术人员将容易理解，半导体衬底20仍然存在于这些图中示出的结构中。
图2示出了图1进一步处理之后的中间结构。在芯轴层30之上形成底层32(例如，牺牲层)。底层32可以是或包括硬掩模材料，诸如含碳材料，并且可以使用旋涂、CVD、PVD、ALD或其它沉积技术形成。在实例中，底层32是通过旋涂形成的聚合物材料，例如氧化物。底层32可以具有在从约50nm至约150nm的范围内的厚度。
在底层32之上形成中间层34(例如，牺牲层)。中间层34可以是或包括另一掩模材料，诸如含碳材料(如碳氧化硅(SiOC))，并且可以使用CVD、PVD、ALD或其它沉积技术来形成。在实例中，中间层34是SiOC。中间层34可以具有在从约10nm至约35nm的范围内的厚度。
诸如通过使用旋涂在中间层34之上形成光刻胶，并且通过使用适当的光掩模将光刻胶暴露于光来图案化光刻胶。之后，取决于使用的是正性光刻胶还是负性光刻胶来去除光刻胶的曝光或未曝光部分。图案化的光刻胶部分36a至36d保留在中间层34之上。
图3示出了图2进一步处理之后的中间结构。实施将图案化的光刻胶部分36a至36d的图案转移至下面的中间层34的蚀刻工艺，以形成对应于图案化的光刻胶部分36a至36d的图案化的中间层部分34a至34d。蚀刻工艺可以是任何合适的蚀刻工艺，诸如反应离子蚀刻(RIE)、中性束蚀刻(NBE)等或它们的组合。蚀刻工艺可以是使用例如包括四氟化碳(CF4)和三氟甲烷(CHF3)的气体的干蚀刻工艺。四氟化碳(CF4)的流率与三氟甲烷(CHF3)的流率的比率可以在从约0.2至约10的范围内，诸如约1至约3.5。随后，例如，可以在灰化和/或湿剥离工艺中去除图案化的光刻胶部分36a至36d。
图4示出了图3进一步处理之后的中间结构。实施将图案化的中间层部分34a至34d的图案转移至下面的底层32的蚀刻工艺，以形成对应于图案化的中间层部分34a至34d的图案化的底层32a至32d。蚀刻工艺可以是任何合适的蚀刻工艺，诸如RIE、NBE等或它们的组合。蚀刻工艺可以是使用例如包括氧气(O2)和氯气(Cl2)的气体的干蚀刻工艺。氧气(O2)的流率与氯气(Cl2)的流率的比率可以在从约0.3至约4的范围内。
图5示出了图4进一步处理之后的中间结构。实施去除图案化的中间层部分34a至34d，并且将图案化的底层部分32a至32d的图案凹进至下面的芯轴层30的一个或多个蚀刻工艺，以形成对应于图案化的底层部分32a至32d的图案化的芯轴30a至30d。蚀刻工艺可以是任何合适的蚀刻工艺。例如，蚀刻工艺可以是基于等离子体的蚀刻，诸如RIE等或它们的组合。第一蚀刻工艺可以去除图案化的中间层部分34a至34d并且使芯轴层30凹进，并且可以是使用例如包括四氟化碳(CF4)和三氟甲烷(CHF3)的气体的干蚀刻工艺。四氟化碳(CF4)的流率与三氟甲烷(CHF3)的流率的比率可以在从约0.2至约10的范围内，诸如约1至约3.5。第二蚀刻工艺可以图案化芯轴层30，并且可以是使用例如包括四氟化碳(CF4)、氯气(Cl2)、溴化氢(HBr)等的一种或多种的气体的干蚀刻工艺。例如，干蚀刻工艺可以使用溴化氢(HBr)；四氟化碳(CF4)、氯气(Cl2)和溴化氢(HBr)的组合；氯气(Cl2)和溴化氢(HBr)的组合；和/或四氟化碳(CF4)和氯气(Cl2)的组合。氧气(O2)也可以用于干蚀刻工艺，这可以提高蚀刻工艺的选择性。
图6示出了图5进一步处理之后的中间结构。实施对底层32的材料有选择性的灰化和/或蚀刻工艺以去除剩余的图案化的底层部分32a至32d。灰化和/或蚀刻工艺可以是基于等离子体的工艺。例如，基于等离子体的工艺可以是氧气(O2)干蚀刻等离子体。图案化的芯轴30a至30d保留在掩模堆叠件之上。
在相邻的图案化的芯轴30a和30b的相对侧壁之间具有第一尺寸D1，并且在相邻的图案化的芯轴30c和30d的相对侧壁之间具有第二尺寸D2。在一些实例中，第一尺寸D1是图案化的芯轴30a至30d的相邻对之间的最小尺寸，而第二尺寸D2是图案化的芯轴30a至30d的相邻对之间的最大尺寸。因此，第二尺寸D2大于第一尺寸D1。在一些实例中，第二尺寸D2可以比第一尺寸D1大至少3倍。在一些实例中，第一尺寸D1可以在从约20nm至约50nm的范围内，并且第二尺寸D2可以在从约50nm至约150nm的范围内。
此外，图案化的芯轴30a至30d具有第三尺寸D3的厚度，第三尺寸D3可以在从约30nm至约70nm的范围内。第三尺寸D3可以是或对应于如参照图1描述的沉积的芯轴层30的厚度，但是在一些实例中，由于由一个或多个蚀刻工艺导致的损失，第三尺寸D3可以小于沉积的芯轴层30的厚度。在一些实例中，图案化的芯轴30a至30d的相邻对之间的最小间隔的第一高宽比AR1(例如，图6示出的实例中的第三尺寸D3与第一尺寸D1的比率)可以大于约0.8(例如，更具体地，大于约1.5)，诸如在从约0.8至约4的范围内。在一些实例中，图案化的芯轴30a至30d的相邻对之间的最大间隔的第二高宽比AR2(例如，图6示出的实例中的第三尺寸D3与第二尺寸D2的比率)可以小于约1.2(例如，更具体地，小于约0.6)，诸如在从约0.1至约1.2的范围内。在一些实例中，第一高宽比AR1可以比第二高宽比AR2大至少2倍。
图7示出了图6进一步处理之后的中间结构。间隔件层42形成在图案化的芯轴30a至30d上并且形成在掩模堆叠件之上。在图案化的芯轴30a至30d上共形地形成间隔件层42。间隔件层42可以是例如氧化钛、氮化钛、氮化硅或其它可接受的材料，并且可以使用CVD、ALD或其它沉积技术来形成。间隔件层42可以具有在从约5nm至约23nm的范围内的厚度，并且更具体地，在从约9nm至约18nm的范围内的厚度。
在相邻的图案化的芯轴30a和30b上的间隔件层42的相对侧壁之间具有第四尺寸D4，并且在相邻的图案化的芯轴30c和30d上的间隔件层42的相对侧壁之间具有第五尺寸D5。在一些实例中，第四尺寸D4是位于图案化的芯轴30a至30d的相邻对上的间隔件层42的相对侧壁之间的最小尺寸，而第五尺寸D5是位于图案化的芯轴30a至30d的相邻对上的间隔件层42的相对侧壁之间的最大尺寸。因此，第五尺寸D5大于第四尺寸D4。在一些实例中，第五尺寸D5可以比第四尺寸D4大至少6倍。通常，第四尺寸D4可以是或对应于第一尺寸D1减去两倍的间隔件层42的厚度，并且第五尺寸D5可以是或对应于第二尺寸D2减去两倍的间隔件层42的厚度。在一些实例中，第四尺寸D4可以在从约7nm至约35nm的范围内，并且第五尺寸D5可以在从约20nm至约135nm的范围内。
此外，可以在图案化的芯轴30a至30d的相邻对之间的间隔件层42的水平部分的上表面和对应的图案化的芯轴30a至30d上方的间隔件层42的水平部分的上表面之间具有第六尺寸D6。通常，第六尺寸D6可以是或对应于第三尺寸D3。第六尺寸D6可以在从约30nm至约70nm的范围内。在一些实例中，在图案化的芯轴30a至30d的相邻对上的间隔件层42的相对侧壁之间的最小间隔的第三高宽比AR3(例如，图7示出的实例中的第六尺寸D6与第四尺寸D4的比率)可以大于约2(例如，更具体地，大于约4)，诸如在从约2至约8的范围内。在一些实例中，在图案化的芯轴30a至30d的相邻对上的间隔件层42的相对侧壁之间的最大间隔的第四高宽比AR4(例如，图7示出的实例中的第六尺寸D6与第五尺寸D5的比率)可以小于约1.0(例如，更具体地，小于约0.5)，诸如在从约0.1至约1.0的范围内。在一些实例中，第三宽高比AR3可以比第四宽高比AR4大至少8倍。
图8示出了图7进一步处理之后的中间结构。对间隔件层42实施各向异性处理。各向异性处理由间隔件层42形成处理部分44，其中，未处理的间隔件层42’位于处理部分44下方。各向异性处理改变处理部分44和未处理间隔件层42’之间的蚀刻选择性。在一些实施例中，这在随后的蚀刻工艺中产生用于蚀刻处理部分44的更大的选择性，如随后描述的。
各向异性处理沿着间隔件层42的具有横向或水平分量的表面形成处理部分44。没有显著处理垂直的表面。图8示出了具有水平表面和垂直表面的间隔件层42。随后的附图示出了处理具有水平和垂直分量的表面的细节。如图8所示，各向异性处理形成至水平表面之下一定深度的处理部分44，而垂直表面未被显著处理。未处理的间隔件层42’的至少相应部分保留在图8中的处理部分44下面。处理部分44在间隔件层42中的深度可以在从约1nm至约10nm的范围内，并且更具体地，在从约2nm至约6nm的范围内。
在一些实例中，各向异性处理是各向异性离子注入。此外，在一些实例中，在各向异性离子注入期间注入至间隔件层42的物质可以是或包括氢(H2)、氦(He)等或它们的组合。例如，物质可以具有低原子量并且是小离子，其可以能够通过注入更深地穿透至间隔件层42。
在一些实例中，各向异性离子注入可以使用具有低频率(诸如，约2MHz或更低)并且具有大于或等于约50W(诸如在从约50W至约600W的范围内，并且更具体地，诸如约100W)的功率的等离子体发生器。该注入可以实施大于或等于约7秒的持续时间，诸如在从约7秒至约30秒的范围内。
在其它实例中，各向异性离子注入可以使用具有约13.56MHz的频率并且具有大于或等于约300W(诸如在从约300W至约1000W的范围内)的功率的等离子体发生器。该注入可以实施大于或等于约7秒的持续时间，诸如在从约7秒至约30秒的范围内。
在使用各向异性离子注入的实例中，离子的注入破坏了间隔件层42的材料的化学键，这通常允许增加处理部分44和未处理的间隔件层42’之间的蚀刻选择性。此外，注入更高浓度的离子可以破坏间隔件层42的材料的更多化学键(相对于注入较低浓度的离子时破坏的化学键的数量)，这可以进一步增加处理部分44和未处理的间隔件层42’之间的蚀刻选择性。
图9示出了图8进一步处理之后的结构。实施蚀刻工艺。该蚀刻工艺具有高选择性以蚀刻处理部分44，并且不显著蚀刻未处理的间隔件层42’。该蚀刻工艺可以是湿蚀刻或干蚀刻，并且可以是各向同性的或各向异性的。
在一些实例中，蚀刻工艺是使用包括氯气(Cl2)和CH4的气体的干等离子体蚀刻，其中，CH4可以是用于间隔件蚀刻的还原剂和用于钝化的聚合物。在一些实例中，CH4的流率与氯气的流率的比率可以是至少1:5(CH4:Cl2)，诸如在从约1:5(CH4:Cl2)至约7:1(CH4:Cl2)的范围内，更具体地，在从约5:2(CH4:Cl2)至约4:1(CH4:Cl2)的范围内。在这些实施例中，增加CH4的流率可以增加处理部分44和未处理的间隔件层42’之间的选择性。在一些实例中，CH4的流率可以在从约10标准立方厘米每分钟(sccm)至约80sccm的范围内，并且氯气的流率可以在从约10sccm至约50sccm的范围内。等离子体蚀刻的压力可以在从约3mTorr至约50mTorr的范围内，诸如在从约5mTorr至约15mTorr的范围内。用于等离子体蚀刻的等离子体发生器的功率可以在从约100W至约500W的范围内，诸如在从约150W至约200W的范围内。用于等离子体蚀刻的等离子体发生器的频率可以为13.56MHz。等离子体蚀刻的衬底偏置功率可等于或小于约200W，诸如等于或小于约100W。使用CH4和氯气的干等离子体蚀刻工艺的处理部分44与未处理的间隔件层42’之间的蚀刻选择性(例如，处理部分44的蚀刻速率与未处理的间隔件层42’的蚀刻速率的比率)可以大于约2(例如，更具体地，大于约3)，诸如在从约2至约50的范围内。
在其它实例中，蚀刻工艺是使用包括溴化氢(HBr)的气体的干等离子体蚀刻。用于干等离子体蚀刻的气体可以进一步包括载气，例如氮气、氩气等。在一些实例中，溴化氢的流率可以在从约50sccm至约500sccm的范围内，并且载气的流率可以在从约10sccm至约100sccm的范围内。溴化氢的流率与载气的流率的比率可以在从约0.5至约7的范围内，诸如在从约2.5至约4.5的范围内，并且更具体地，约3.5。等离子体蚀刻的压力可以在从约3mTorr至约50mTorr的范围内，诸如在从约5mTorr至约15mTorr的范围内。用于等离子体蚀刻的等离子体发生器的功率可以在从约300W至约2000W的范围内，诸如在从约1200W至约1500W的范围内。用于等离子体蚀刻的等离子体发生器的频率可以为约13.56MHz。等离子体蚀刻的衬底偏置功率可以在从约0W至约200W的范围内，诸如在从约0W至约100W的范围内。使用HBr的干等离子体蚀刻工艺的处理部分44与未处理的间隔件层42’之间的蚀刻选择性(例如，处理部分44的蚀刻速率与未处理的间隔件层42’的蚀刻速率的比率)可以大于约2(例如，更具体地，大于约3)，诸如在从约2至约50的范围内。
在进一步实例中，蚀刻工艺是使用稀释的氢氟(dHF)酸的湿蚀刻。稀释的氢氟(dHF)酸中的氢氟(HF)酸与去离子水(DIW)的比率可以为1:2000(HF:DIW)或更稀。稀释dHF还可以增加处理部分44和未处理的间隔件层42’之间的选择性。湿蚀刻的温度可以为室温(例如，23℃)或更高。使用dHF的湿蚀刻工艺的处理部分44与未处理的间隔件层42’之间的蚀刻选择性(例如，处理部分44的蚀刻速率与未处理的间隔件层42’的蚀刻速率的比率)可以大于约2(例如，更具体地，大于约3)，诸如在从约2至约100的范围内。
在一些实例中，处理部分44与未处理的间隔件层42’之间的蚀刻工艺的蚀刻剂的选择性(例如，处理部分44的蚀刻率与未处理的间隔件层42’的蚀刻速率的比率)为约5或更大。实际上，未处理的间隔件层42’用作蚀刻工艺的蚀刻停止。在具体的实例中，间隔件层42是氧化钛；各向异性处理是在100W的功率下使用2MHz频率的等离子体发生器的H2或He的各向异性注入；并且蚀刻工艺是具有包括比率为2:1(CH4:Cl2)的CH4和Cl2的气体的干等离子体蚀刻。
图10示出了图9进一步处理之后的中间结构。如参照图8描述的，对未处理的间隔件层42’实施各向异性处理。各向异性处理由未处理的间隔件层42’形成处理部分46。未处理的间隔件部分48a至48h保持未被处理。各向异性处理改变了处理部分46与未处理的间隔件部分48a至48h之间的蚀刻选择性。在一些实施例中，这在随后的蚀刻工艺中产生用于蚀刻处理部分46的更大的选择性，如随后描述的。
各向异性处理沿着未处理的间隔件层42’的具有横向或水平分量的表面形成处理部分46。没有显著处理垂直的表面。如图10中示出的，各向异性处理对未处理的间隔件层42’的基本上水平部分的整个厚度处理未处理的间隔件层42’，以形成处理部分46。因此，在随后的蚀刻工艺期间，可以通过去除处理部分46的蚀刻工艺暴露位于那些基本水平部分下面(例如，位于处理部分46下面)的结构。先前参照图8描述了各向异性处理的其它细节，为简洁起见，此处不再重复细节。
图11示出了图10进一步处理之后的中间结构。实施蚀刻工艺。如参照图9所述的，该蚀刻工艺对蚀刻处理部分46具有高选择性，并且不显著蚀刻未处理的间隔件部分48a至48h。该蚀刻工艺可以是湿蚀刻或干蚀刻，并且可以是各向同性的或各向异性的，参照图9描述了该蚀刻工艺的实例。该蚀刻工艺去除处理部分46，从而暴露处理部分46下面的结构，诸如图案化的芯轴30a至30d和第三掩模子层28。垂直未处理的间隔件部分48a至48h保持沿着图案化的芯轴30a至30d的侧壁。
在进入图10和图11的各向异性处理和蚀刻工艺之前，可以实施一次或重复许多次的图8和图9的各向异性处理和蚀刻工艺(例如，去除间隔件层42的部分以增加间隔件层42的深度)，从而去除间隔件层42的剩余的基本水平部分以暴露例如图案化的芯轴30a至30d和第三掩模子层28。
图12示出了图11进一步处理之后的中间结构。去除图案化的芯轴30a至30d。可以通过对图案化的芯轴30a至30d的材料具有选择性的任何合适的蚀刻工艺来去除图案化的芯轴30a至30d。示例性蚀刻工艺可以是干蚀刻。例如，干蚀刻工艺可以包括RIE、NBE等或它们的组合。干蚀刻工艺可以使用包括四氟化碳(CF4)、氯气(Cl2)、溴化氢(HBr)等的一种或多种的气体。干蚀刻工艺可以使用溴化氢(HBr)；四氟化碳(CF4)、氯气(Cl2)和溴化氢(HBr)的组合；氯气(Cl2)和溴化氢(HBr)的组合；和/或四氟化碳(CF4)和氯气(Cl2)的组合。氧气(O2)也可以用于干蚀刻工艺，这可以提高蚀刻工艺的选择性。干蚀刻工艺可以是各向同性的或各向异性的。
图13示出了图12进一步处理之后的中间结构。将未处理的间隔件部分48a至48h的图案转移至掩模堆叠件(例如，第三掩模子层28、第二掩模子层26和第一掩模子层24)并且转移至介电层22以在介电层22中形成凹槽50(和/或开口)。可以使用一个或多个蚀刻工艺在介电层22中形成凹槽50。例如，由于掩模堆叠件的掩模子层28、26和24和介电层22之间的不同蚀刻选择性，因此可以使用不同的蚀刻化学物质将未处理的间隔件部分48a至48h的图案转移至不同的层或子层。虽然未处理的间隔件部分48a至48h示出为保留在图13中的掩模堆叠件之上，但是用于将未处理的间隔件部分48a至48h的图案转移至介电层22的各个蚀刻工艺可以至少部分地消耗未处理的间隔件部分48a至48h和/或掩模堆叠件的部分。
图14示出了图13进一步处理之后的中间结构。在介电层22中形成导电部件52。例如，可以在介电层22中的凹槽50(和/或开口)中共形地沉积阻挡层(例如，沿着凹槽50的侧壁和底面)，并且可以在阻挡层上沉积诸如金属(如铜、钨、铝、金、银、它们的合金等或它们的组合)的导电材料。可以通过任何合适的沉积技术(诸如ALD、CVD等或它们的组合)来沉积阻挡层，并且也可以通过合适的沉积技术(诸如PVD、CVD、ALD等或它们的组合)来沉积导电材料。可以去除任何过量的阻挡层和/或导电材料，诸如通过使用CMP平坦化阻挡层和导电材料的顶面以与介电层22的顶面共面。如果未处理的间隔件部分48a至48h和掩模堆叠件在沉积阻挡层和/或导电材料时保留，则CMP也可以去除未处理的间隔件部分48a至48h和掩模堆叠件。在CMP之后，保留导电部件52，并且导电部件52可以是或包括导线(例如，金属线)、导电通孔和/或导电接触件。虽然在图14中没有明确示出，但是半导体衬底20位于介电层22之下。
诸如参照图1至图14描述的实施例可以具有优势。如图7示出的，由位于图案化的芯轴30a和30b上的间隔件层42形成的小的第四尺寸D4可以创建用于蚀刻的高高宽比(例如，第三高宽比AR3)。使用先前的蚀刻工艺，高高宽比可导致与具有较低高宽比(诸如，第五尺寸D5(例如，第四高宽比AR4))的其它区域的蚀刻速率不同的蚀刻速率。例如，不同的蚀刻速率可能导致大尺寸的区处的击穿，而在小尺寸的区处不能充分地蚀刻期望的部分。此外，使用传统的蚀刻技术，来自蚀刻工艺的副产物可以在高高宽比区域中的基脚处积聚。这可能导致间隔件的轮廓较差。然而，根据一些实施例使用各向异性处理和蚀刻工艺可以克服这些挑战的至少一些。通过各向异性处理产生的蚀刻工艺的蚀刻剂的选择性可以允许更好地控制蚀刻，这可以允许具有高高宽比和低高宽比的区之间更均匀的蚀刻速率。此外，在一些实施例中，间隔件的轮廓可以被制成具有更多垂直的外部侧壁表面，如以下参照图15至图22进一步详细描述的。这可以克服可能发生的顶部和底部负载的一些挑战。随着半导体技术不断发展到更小的技术节点，诸如7nm、5nm或更小，一些实施例可以克服由部件尺寸的按比例缩小所带来的挑战。
图15至图22示出了根据一些实施例的用于图案化结构的示例性方法期间的相应的中间结构的截面图。在图15至图22示出的这个示例性方法中，可以使用先前的实例中描述的各向异性处理和蚀刻工艺修整间隔件(或其它结构)的轮廓。如本领域普通技术人员将容易理解，可以组合不同方法的各个方面来实现与本发明一致的其它方法。
图15示出了形成在衬底100上的图案化的结构102。取决于实施方式，图案化的结构102可以是任何图案化的结构。例如，图案化的结构102可以是芯轴(如先前的附图中的图案化的芯轴30a至30d的一个)、晶体管的栅极结构或其它结构。衬底100可以是位于半导体衬底上方的层(例如，介电层)，或可以是半导体衬底(例如，半导体衬底的有源区)。为了此处描述的目的，图案化的结构102是如先前的附图中的图案化的芯轴，并且衬底100包括如先前的附图中的掩模堆叠件。例如，可以如图1至图6描述的来图案化图案化的芯轴。
用于图案化图案化的结构102的工艺可能导致图案化的结构102的轮廓具有不规则性，诸如相应的图案化的结构102的底部处的扩张表面104(例如，图案化的结构102的轮廓变宽的地方)。为了说明这一点，在图案化的结构102的相应顶部处的图案化的结构102的相对侧壁之间具有第七尺寸D7，并且在图案化的结构102的相应底部处的图案化的结构102的相对侧壁之间具有第八尺寸D8。此外，图案化的结构102的每个均具有从衬底100的顶面至相应的图案化的结构102的顶面的第九尺寸D9(例如，高度)。图案化的结构102之间的间隔可以具有第五高宽比AR5(例如，图15示出的实例中的第九尺寸D9与第七尺寸D7的比率)，第五高宽比AR5可以大于约0.8(例如，更具体地，大于约1.5)，诸如在从约0.8至约6的范围内。如果第五高宽比AR5较大(诸如大于3)，则图案化的结构102的图案化中的蚀刻工艺的功效可以在图案化的结构102的底部处减小，这可能导致如扩张表面104的不规则性。例如，相对于到达图案化的结构102(高宽比较小)的底部的蚀刻气体，可以抑制蚀刻气体到达图案化的结构102(高宽比较大)的底部。由于图案化的结构102的扩张表面104，第八尺寸D8小于第七尺寸D7。第五高宽比AR5越大，第七尺寸D7和第八尺寸D8之间的差可以越大。
图16示出了位于衬底100和图案化的结构102上的间隔件层106的形成。在图案化的结构102和衬底100上共形地形成间隔件层106。间隔件层106可以是例如氧化钛、氮化钛、氮化硅或其它可接受的材料，并且可以使用CVD、ALD或其它沉积技术形成。间隔件层106可以具有在从约5nm至约23nm的范围内的厚度，并且更具体地，具有在从约9nm至约18nm的范围内的厚度。由于间隔件层106的共形沉积，下层形貌的表面可以被复制到间隔件层106的表面。因此，间隔件层106的扩张表面108对应于图案化的结构102的扩张表面104。
图17示出了沿着图案化的结构102的侧壁的间隔件112的形成。各向异性蚀刻间隔件层106以沿着图案化的结构102的侧壁形成间隔件112。各向异性蚀刻工艺可以是任何合适的蚀刻工艺，诸如RIE、NBE等或它们的组合。
由于间隔件层106的各向异性蚀刻形成间隔件112，因此间隔件层106的扩张表面108可以被复制到间隔件112的扩张表面116，此外，各向异性蚀刻可以增加扩张表面116相对于间隔件层106的扩张表面108和/或图案化的结构102的扩张表面104的扩张量。为了说明增加的扩张，在间隔件112的相应顶部处的间隔件112的相对侧壁之间具有第十尺寸D10，并且在间隔件112的相应底部处的间隔件112的相对侧壁之间具有第十一尺寸D11。此外，间隔件112的每个均具有从衬底100的顶面至相应的间隔件112的顶面的第十二尺寸D12(例如，高度)。间隔件112之间的间隔可以具有第六高宽比AR6(例如，图17示出的实例中的第十二尺寸D12与第十尺寸D10的比率)，第六高宽比AR6可以大于约2(例如，更具体地，大于约4)，诸如在从约2至约12的范围内。如果第六高宽比AR6较大(诸如大于6)，则形成间隔件112的各向异性蚀刻工艺的功效可以在间隔件112的底部处减小，这可能导致如扩张表面116的扩张的增加。例如，相对于到达间隔件112(高宽比较小)的底部的蚀刻气体，可以抑制蚀刻气体到达间隔件112的底部(高宽比较大)。由于间隔件112的扩张表面116，第十一尺寸D11小于第十尺寸D10。第六高宽比AR6越大，第十尺寸D10和第十一尺寸D11之间的差可以越大。第十尺寸D10和第十一尺寸D11之间的差可以大于第七尺寸D7和第八尺寸D8之间的差。间隔件112的扩张表面116具有水平分量Ch和垂直分量Cv。
图18示出了对间隔件112实施的各向异性处理。各向异性处理由间隔件112形成处理部分118。处理部分118从间隔件112的具有水平分量的表面(诸如间隔件112的顶面和扩张表面116)延伸垂直深度(例如，与水平垂直的深度)。未处理的间隔件112’保留在间隔件112的具有水平分量的表面的该垂直深度之下并且保留在垂直表面处。各向异性处理改变了处理部分118和未处理的间隔件112’之间的蚀刻选择性。在一些实施例中，这在随后的蚀刻工艺中产生用于蚀刻处理部分118的更大的选择性，如随后描述的。各向异性处理可以与以上参照图8描述的各向异性处理相同或类似，为了简洁起见，此处省略了描述。
图19示出了去除处理部分118的蚀刻工艺的性能。该蚀刻工艺具有高选择性以蚀刻处理部分118，并且不显著蚀刻未处理的间隔件112’。在一些实例中，处理部分118与未处理的间隔件112’之间的蚀刻工艺的蚀刻剂的选择性(例如，处理部分118的蚀刻速率与未处理的间隔件112’的蚀刻速率的比率)为约5或更高。实际上，未处理的间隔件112’用作蚀刻工艺的蚀刻停止。蚀刻工艺可以与以上参照图9描述的蚀刻工艺相同或类似，为了简洁起见，此处省略了描述。
处理部分118的去除导致未处理的间隔件112’具有减小的扩张表面120，扩张表面120在未处理的间隔件112’的轮廓的下部处具有减小的水平分量Ch’。与扩张表面116的初始水平分量Ch相比，减小的扩张表面120的减小的水平分量Ch’减小。
图20和图21分别示出了图18和图19的各向异性处理和蚀刻工艺的重复，以从间隔件112’去除扩张表面。如图20所示，各向异性处理由间隔件112’形成处理部分122。处理部分122从间隔件112’的具有水平分量的表面(诸如间隔件112’的顶面和减小的扩张表面120)延伸垂直深度(例如，与水平垂直的深度)。未处理的间隔件112”保留在间隔件112’的具有水平分量的表面的该垂直深度之下并且保留在垂直表面处。如图21所示，蚀刻工艺去除处理部分122，留下具有基本垂直的外部侧壁表面(不具有水平分量)的未处理的间隔件112”。
可以实施一次或重复许多次的各向异性处理和蚀刻工艺以实现间隔件的期望的轮廓。在一些情况下，在实施各向异性处理和蚀刻工艺许多次之后，间隔件可以具有外部侧壁表面，该外部侧壁表面是具有水平分量的扩张的或是没有水平分量的垂直的。各向异性处理和蚀刻工艺可以允许调整轮廓以使间隔件的外部侧壁表面具有任何期望量的水平分量。如图21示出的，在间隔件112”的相应顶部处的间隔件112”的相对侧壁之间具有第十尺寸D10(例如，图17)，并且在间隔件112”的相应底部处的间隔件112”的相对侧壁之间具有第十三尺寸D13。第十尺寸D10减去第十三尺寸D13的差可以小于约2.0nm，诸如约0。
图22示出了图案化的结构102的去除。可以使用对图案化的结构102的材料具有选择性的蚀刻工艺去除图案化的结构102。示例性蚀刻工艺可以是干蚀刻。例如，干蚀刻工艺可以包括RIE、NBE等或它们的组合。干蚀刻工艺可以使用包括四氟化碳(CF4)、氯气(Cl2)、溴化氢(HBr)等的一种或多种的气体。例如，干蚀刻工艺可以使用溴化氢(HBr)；四氟化碳(CF4)、氯气(Cl2)和溴化氢(HBr)的组合；氯气(Cl2)和溴化氢(HBr)的组合；和/或四氟化碳(CF4)和氯气(Cl2)的组合。氧气(O2)也可以用于干蚀刻工艺，这可以提高蚀刻工艺的选择性。干蚀刻工艺可以是各向同性的或各向异性的。在蚀刻工艺是各向异性的一些实例中，图案化的结构102的残留部分124可以保持对应于图案化的结构102的扩张表面104处的部分。在其它实例中，使用各向同性蚀刻工艺，并且可以去除图案化的结构102的相应的整体。
如图15至图22示出的，一些实施例可以实现调整结构的轮廓的优势。可以减少或去除侧壁表面的水平分量。例如，当蚀刻高高宽比开口时，这可能有益于去除副产物的积聚并且解决由下面的结构产生的负载问题。在其它上下文和实施例中可以实现其它优势。
实施例是方法。增加材料的第一部分和材料的第二部分之间的蚀刻选择性。增加蚀刻选择性包括对材料实施各向异性处理以处理材料的第一部分，并且在各向异性处理之后，材料的第二部分保持未被处理。在增加蚀刻选择性之后，蚀刻材料的第一部分。
在上述方法中，其中，所述各向异性处理是各向异性离子注入。
在上述方法中，其中，所述各向异性处理是各向异性离子注入，其中，所述各向异性离子注入注入氦(He)、氢(H2)或它们的组合。
在上述方法中，其中，所述各向异性处理是各向异性离子注入，其中，所述各向异性离子注入使用具有2MHz的频率并且具有大于或等于50W的功率的等离子体发生器。
在上述方法中，其中，所述各向异性处理是各向异性离子注入，其中，所述各向异性离子注入使用具有13.56MHz的频率并且具有大于或等于300W的功率的等离子体发生器。
在上述方法中，其中，所述蚀刻是各向同性蚀刻。
在上述方法中，其中，所述蚀刻是各向异性蚀刻。
在上述方法中，其中，所述蚀刻是湿蚀刻。
在上述方法中，其中，所述蚀刻是湿蚀刻，其中，所述湿蚀刻使用包括稀释的氢氟(dHF)酸的蚀刻剂。
在上述方法中，其中，所述蚀刻是干蚀刻。
在上述方法中，其中，所述蚀刻是干蚀刻，其中，所述干蚀刻使用包括氯气(Cl2)和CH4的蚀刻剂。
在上述方法中，其中，所述蚀刻是干蚀刻，其中，所述干蚀刻使用包括溴化氢(HBr)的蚀刻剂。
另一实施例是方法。将离子各向异性注入至材料的第一部分。在各向异性注入期间，材料的第二部分未注入有离子。蚀刻注入有离子的材料的第一部分。蚀刻第一部分使用对注入有离子的材料的第一部分具有第一蚀刻速率和对材料的第二部分具有第二蚀刻速率的蚀刻剂。第一蚀刻速率大于第二蚀刻速率。
在上述方法中，其中，所述第一蚀刻速率比所述第二蚀刻速率大至少五倍。
在上述方法中，还包括，重复实施各向异性注入和所述蚀刻。
在上述方法中，其中，所述材料的第一部分具有具有水平分量的表面，其中，在所述各向异性注入期间，穿过具有所述水平分量的表面各向异性注入离子。
进一步实施例是方法。沿着芯轴共形地形成间隔件层。间隔件层的第一水平部分位于芯轴上方。间隔件层的间隔件部分沿着芯轴的侧壁。间隔件层的第二水平部分从芯轴横向设置。将离子注入至第一水平部分和第二水平部分。用蚀刻剂蚀刻包括注入的离子的第一水平部分和第二水平部分，蚀刻剂用比间隔件部分更大的速率蚀刻第一水平部分和第二水平部分。
在上述方法中，还包括，依次重复实施所述注入和所述蚀刻。
在上述方法中，其中，所述注入各向异性地将离子注入至所述第一水平部分和所述第二水平部分。
在上述方法中，还包括，使用所述间隔件部分作为掩模，图案化位于所述间隔件部分下面的层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种蚀刻方法，包括：
在衬底上方形成第一结构，所述第一结构具有扩张下侧壁；
在所述第一结构上方形成材料；
增加所述材料的第一部分和所述材料的第二部分之间的蚀刻选择性，增加蚀刻选择性包括对材料实施各向异性处理以处理所述材料的第一部分，并且在所述各向异性处理之后，所述材料的第二部分保持未被处理；
在增加所述蚀刻选择性之后，蚀刻所述材料的第一部分；以及
在蚀刻所述材料的所述第一部分之后，去除所述第一结构的至少部分以暴露所述衬底，其中，在去除所述第一结构的所述部分以暴露所述衬底之后，所述扩张下侧壁的部分被保留。
2.根据权利要求1所述的蚀刻方法，其中，所述各向异性处理是各向异性离子注入。
3.根据权利要求2所述的蚀刻方法，其中，所述各向异性离子注入注入氦(He)、氢(H2)或它们的组合。
4.根据权利要求2所述的蚀刻方法，其中，所述各向异性离子注入使用具有2MHz的频率并且具有大于或等于50W的功率的等离子体发生器。
5.根据权利要求2所述的蚀刻方法，其中，所述各向异性离子注入使用具有13.56MHz的频率并且具有大于或等于300W的功率的等离子体发生器。
6.根据权利要求1所述的蚀刻方法，其中，所述蚀刻是各向同性蚀刻。
7.根据权利要求1所述的蚀刻方法，其中，所述蚀刻是各向异性蚀刻。
8.根据权利要求1所述的蚀刻方法，其中，所述蚀刻是湿蚀刻。
9.根据权利要求8所述的蚀刻方法，其中，所述湿蚀刻使用包括稀释的氢氟(dHF)酸的蚀刻剂。
10.根据权利要求1所述的蚀刻方法，其中，所述蚀刻是干蚀刻。
11.根据权利要求10所述的蚀刻方法，其中，所述干蚀刻使用包括氯气(Cl2)和CH4的蚀刻剂。
12.根据权利要求10所述的蚀刻方法，其中，所述干蚀刻使用包括溴化氢(HBr)的蚀刻剂。
13.一种蚀刻方法，包括：
在衬底上形成结构；
在所述结构和所述衬底上形成材料；
将离子各向异性注入至所述材料的第一部分，其中，在所述离子各向异性注入期间，所述材料的第二部分未注入有离子；
蚀刻注入有离子的所述材料的第一部分，其中，所述蚀刻使用对注入有离子的所述材料的第一部分具有第一蚀刻速率和对所述材料的第二部分具有第二蚀刻速率的蚀刻剂，所述第一蚀刻速率大于所述第二蚀刻速率，其中，蚀刻所述第一部分暴露所述结构；
通过去除所述结构的至少第一部分来暴露所述衬底的一部分，其中，所述结构的第二部分被保留。
14.根据权利要求13所述的蚀刻方法，其中，所述第一蚀刻速率比所述第二蚀刻速率大至少五倍。
15.根据权利要求13所述的蚀刻方法，还包括，重复实施所述各向异性注入和所述蚀刻。
16.根据权利要求13所述的蚀刻方法，其中，所述材料的第一部分具有水平分量的表面，其中，在所述各向异性注入期间，穿过具有所述水平分量的表面各向异性注入离子。
17.一种蚀刻方法，包括：
在衬底的第一部分上形成芯轴；
沿着所述芯轴共形地形成间隔件层，所述间隔件层的第一水平部分位于所述芯轴上方，所述间隔件层的间隔件部分沿着所述芯轴的侧壁，并且所述间隔件层的第二水平部分从所述芯轴横向设置；
将离子注入至所述第一水平部分和所述第二水平部分；用蚀刻剂蚀刻包括注入的离子的所述第一水平部分和所述第二水平部分，所述蚀刻剂用比所述间隔件部分更大的速率蚀刻所述第一水平部分和所述第二水平部分；以及
去除所述芯轴的第一部分以暴露所述衬底的所述第一部分，其中，所述芯轴的第二部分沿着与所述芯轴的所述第二部分下方的所述衬底的表面正交的方向保持插入在所述间隔层的剩余部分和所述衬底之间。
18.根据权利要求17所述的蚀刻方法，还包括，依次重复实施所述注入和所述蚀刻。
19.根据权利要求17所述的蚀刻方法，其中，所述注入各向异性地将离子注入至所述第一水平部分和所述第二水平部分。
20.根据权利要求17所述的蚀刻方法，还包括，使用所述间隔件部分作为掩模，图案化位于所述间隔件部分下面的层。
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