JP2009289974A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】簡易な製造工程で、ライン幅とスペース幅をシュリンクした複数のパターンを精度よく形成する。
【解決手段】ゲート電極を構成する多結晶シリコン膜7上に、下地材としてシリコン窒化膜8が積層され、その上面にシュリンクパターンを形成するための非晶質シリコン膜12aが分離形成される。非晶質シリコン膜12aは、フォトリソグラフィ処理でWaの3倍の幅寸法45nmでパターニングされるが、スリミング技術で30nmに形成した上で、熱酸化により表層をシリコン酸化膜15に変質させ、これによって寸法がWaである15nmに形成される。シリコン酸化膜15の上面に非晶質シリコン膜16を形成してスペーサ加工を行うことで側壁部に非晶質シリコン膜16aを残存させる。この後、シリコン酸化膜15を弗酸処理で剥離するとラインアンドスペースが15nmのシュリンクパターンを形成できる。
【選択図】図9

Description

本発明は、微細なパターンを形成する半導体装置の製造方法に関する。

半導体基板上に所定の幅のライン状パターンを所定のスペース幅を挟んで複数形成するラインアンドスペースの配線パターン形成方法として、配線材料膜をパターニングして形成する方法と、半導体基板上に形成した絶縁膜に溝を形成しその溝内に配線パターンの材料を埋め込む方法とがある。前者の場合、通常はラインアンドスペースのピッチと同じピッチを持つマスクを用いて、導電膜である被加工膜をパターニングして配線パターンを形成する。後者の場合、通常はラインアンドスペースのピッチと同じピッチを持つマスクを用いて、絶縁膜である被加工膜をパターニングして溝を形成し、この溝に配線材料を埋め込んだ後、基板上面を化学機械的研磨(CMP:Chemical Mechanical Polishing)で研磨除去して、配線パターンを形成する。

前者、後者のいずれの場合にも、フォトリソグラフィの露光技術においては、光学的に解像可能なマスクパターンを使用するため、所望のラインアンドスペースのピッチが得られるかどうかは、露光技術の精度に依存する。

しかしながら、近年、半導体加工技術の微細化が加速度的に進んでおり、露光技術の限界以下となるようなピッチを持つラインアンドスペースが要求されつつある。
特許文献1は、フォトリソグラフィ技術を利用して、元のピッチの1/3のピッチのラインアンドスペースを形成する製造方法を提案している。この製造方法は以下の工程を有する。基板上に形成されたフォトレジスト層をパターニングした後、フォトレジスト層の上に第1層を形成して、この第1層をエッチバックして基板を露出させる。次に、第1層の上を含めた基板上に第2層を形成して、この第2層をエッチバックしてフォトレジスト層と第1層を露出させる。その後、フォトレジスト層を除去する。次に、第1層を含めた基板上に第3層を形成して、この第3層をエッチバックして基板を露出させる。次に、第1層の上に第4層を形成して、この第4層をエッチバックして第1層を露出させる。次に、第2層と第3層を除去する。

しかしながら、特許文献1の製造方法は、工程数が多いため、製造に時間がかかって歩留まりも落ち、結果として製造コストが高くなる。
米国特許第6638441号明細書

本発明は、簡易な製造工程で、ライン幅とスペース幅をシュリンクした複数のパターンを精度よく形成可能な半導体装置の製造方法を提供することを目的とする。

本発明の半導体装置の製造方法の第1の態様は、基板上に互いに分離した第1の膜からなる複数の芯材パターンを形成する工程と、前記複数の芯材パターンを表面改質して内部の前記第1の膜に対して選択的にエッチング可能な第2の膜を形成する工程と、前記第2の膜の上面および側面を覆うと共に前記基板上に第3の膜を形成する工程と、前記第3の膜をエッチバック処理することにより前記第2の膜の上面を露出させると共に前記複数の芯材パターン間で芯材パターンの下地材を露出させ、且つ各芯材パターンの側壁部の前記第2の膜の外側に重ねて形成されている前記第3の膜を選択的に残留させる工程と、前記第2の膜を第1の膜および第3の膜に対して選択的に除去する工程と、前記第2の膜を選択的に除去した後前記下地材上に残存している前記第1の膜および第3の膜をマスクとして前記下地材をパターニングする工程とを備えることを特徴とする。

また、本発明の半導体装置の製造方法の第2の態様は、基板上に互いに分離した第1の膜からなる複数の芯材パターンを形成する工程と、前記複数の芯材パターンを表面改質して前記第1の膜に対して選択的にエッチング可能な第2の膜を形成する工程と、前記第2の膜の上面および側面を覆うように前記基板上に第3の膜を形成する工程と、前記第3の膜をエッチバック処理することにより前記第2の膜の上面を露出させると共に前記複数の芯材パターン間で芯材パターンの下地材を露出させ、且つ各芯材パターンの側壁部の前記第2の膜の外側に重ねて形成されている前記第3の膜を選択的に残留させる工程と、前記第3の膜をエッチバック処理した後、前記基板上にレジスト膜を形成し、前記複数の芯材パターンとは異なるパターンを形成してこれをマスクとして前記第3の膜の一部を前記第2の膜に対して選択的に除去する工程と、前記レジスト膜を除去した後に、前記第2の膜を第1の膜および第3の膜に対して選択的に除去する工程と、前記第2の膜を選択的に除去した後前記下地材上に残存している前記第1の膜および第3の膜をマスクとして前記下地材をパターニングする工程とを備えることを特徴とする。

本発明によれば、ライン幅およびスペース幅をシュリンクした複数のパターンを簡易な製造工程で精度よく製造することができ、製造コスト削減が図れる。

(第1の実施形態)
以下、本発明をNAND型フラッシュメモリ装置の加工工程に適用した場合の第1の実施形態について図1〜図11を参照しながら説明する。なお、以下の図面の記載において、同一または類似の部分には同一または類似の符号で表している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なる模式的なものである。

NAND型フラッシュメモリ装置は、メモリセルトランジスタが多数マトリクス状に配置されるメモリセル領域と、メモリセルトランジスタを駆動するための周辺回路トランジスタを備えた周辺回路領域とから構成されている。

図1(a)はメモリセル領域の一部のレイアウトパターンを示し、図1(b)は周辺回路部のトランジスタを示す平面図である。図1(a)において、半導体基板としてのシリコン基板1に、素子分離用絶縁膜としてのSTI(shallow trench isolation)2が図1(a)中Y方向に沿って所定間隔で複数本形成され、これによって活性領域3が図1(a)中X方向に分離形成されている。活性領域3と直交する図1(a)中X方向に沿って所定間隔でメモリセルトランジスタのワード線WLが形成されている。また、図1(a)中X方向に沿って一対の選択ゲートトランジスタの選択ゲート線SGL1が形成されている。一対の選択ゲート線SGL1間の活性領域3にはビット線コンタクトCBがそれぞれ形成されている。ワード線WLと交差する活性領域3上にはメモリセルトランジスタのゲート電極MGが、選択ゲート線SGL1と交差する活性領域3上には選択ゲートトランジスタのゲート電極(選択ゲート電極)SGが形成されている。

図1(b)において、周辺回路部に形成されるトランジスタTrPは、シリコン基板1にSTI2を矩形状に活性領域3aを残すように形成した部分に設けられている。活性領域3aには、これを横切るように孤立ゲート電極PGが形成され、その両側に不純物を拡散して形成したソース/ドレイン領域が設けられている。

次に、本実施形態において適用対象となる加工工程について説明する。まず、第1の対象として示す図2(a)、(b)は、NAND型フラッシュメモリ装置のワード線WLとなるゲート電極の一括加工を行う場合の加工前と加工後の模式的断面を示しており、図1(a)中、切断線A−Aで示す部分に相当している。

加工前の状態を示す図2(a)において、シリコン基板1の上面にはゲート絶縁膜4が形成され、その上面にゲート電極MGを構成する膜が積層形成されている。ゲート電極MGを構成する膜は、下から多結晶シリコン膜5、ゲート間絶縁膜6、多結晶シリコン膜7およびシリコン窒化膜8である。そして、シリコン窒化膜8をマスク膜とし、ゲート電極MGを構成する膜5〜7が被加工物とされる。シリコン窒化膜8の上面には、非晶質シリコン膜からなるシュリンクパターン9が形成された状態を示している。

そして、上記構成のシュリンクパターン9を用いて、下地材であるシリコン窒化膜8をエッチング加工してパターニングし、その後、シュリンクパターン9を除去し、パターニングされたシリコン窒化膜8の加工パターンをマスク膜としてゲート電極MGを構成する多結晶シリコン膜7、ゲート間絶縁膜6、多結晶シリコン膜5を順次加工することにより、図2(b)に示す構成を得る。

上記のゲート電極MGの加工工程に先立って、シュリンクパターン9を形成する工程が行われるが、シュリンクパターン9は、パターンの幅寸法(ライン寸法)がたとえば15nm程度で形成され、隣接するものとの間隔寸法(スペース寸法)もたとえば15nm程度で形成されている。つまり、ラインアンドスペースの寸法が15nmに形成されている。この微細なシュリンクパターン9の形成工程は、後述するように、フォトリソグラフィ処理工程でのパターニングの寸法からさらに1/3程度の寸法にピッチを縮小させるものである。

次に、第2の対象として示す図3(a)、(b)は、NAND型フラッシュメモリ装置の素子分離用の溝(トレンチ)を形成する加工工程の加工前と加工後の模式的断面を示しており、図1(a)中切断線B−Bで示す部分に相当している。ただし、図1(a)では、ワード線WLを形成した状態での平面図を示しているが、この場合における構成では、ワード線WLを形成する前の加工工程が対象である。

図3(a)に示す加工前の状態では、シリコン基板1上にゲート絶縁膜4が形成され、その上面にゲート電極MGの下層となる多結晶シリコン膜5が形成され、さらに、その上面にシリコン窒化膜10が積層形成されている。これら被加工物としてのシリコン基板1、ゲート絶縁膜4、多結晶シリコン膜5およびシリコン窒化膜10に対して、マスク膜としてのシリコン酸化膜11が所定のパターンに形成されている。このシリコン酸化膜11は、これに先立つ製造工程においてシュリンクパターンが上面に形成され、そのシュリンクパターンを用いてエッチング加工されたものである。マスク膜としてのシリコン酸化膜11は、パターンの幅寸法(ライン寸法)がたとえば15nm程度で形成され、隣接するものとの間隔寸法(スペース寸法)もたとえば15nm程度で形成されている。

上記したシリコン酸化膜11をマスクとして、図3(b)に示すように、下地のシリコン窒化膜10、多結晶シリコン膜5、ゲート絶縁膜4およびシリコン基板1がRIE法などによりエッチング加工され、シリコン基板1に所定深さの溝1aが形成される。溝1a内には後工程において素子分離用絶縁膜としてシリコン酸化膜などが埋め込み形成され、前述したメモリセル領域のSTI2とされる。

次に、上記した図2(a)のシュリンクパターン9の形成工程について図4〜図11を参照して説明する。なお、図4〜図11では、図2で示した部分のうち、マスク膜としてのシリコン窒化膜10および被加工物として多結晶シリコン膜7の部分から上を示しており、下のゲート間絶縁膜6、多結晶シリコン膜5、ゲート絶縁膜4およびシリコン基板1は図示を省略している。また、図中、等間隔で複数示す破線は最終的に形成するラインアンドスペースの寸法Waであり、ここではたとえば15nmで示している。

まず、図4に示すように、ゲート電極となる多結晶シリコン膜7上にマスク膜となるシリコン窒化膜8を形成する。さらにCVD(chemical vapor deposition)法により第1の膜である非晶質シリコン(amorphous silicon)膜12を成膜する。その後、フォトリソグラフィ処理により、反射防止膜13、フォトレジスト14を塗布し、ライン寸法Wbが45nm、スペース寸法Wcが45nmの溝パターンをリソグラフィ技術を用いて形成する。

次に、図5に示すように、溝パターンを形成するレジスト14をマスクとしてRIE(reactive ion etching)法により非晶質シリコン膜12を互いに分離した複数のパターンに加工し芯材とする。続いて、芯材として形成した非晶質シリコン膜12の幅寸法つまりライン寸法Wdが30nm(Wbの2/3の幅寸法)になるようにスリミング(slimming)技術を用いて加工する。このときのRIE加工においては、臭化水素(HBr)を主体としたガスなどを用い、下地材であるシリコン窒化膜8に対する選択比が得られる条件を採用して加工する。

この後、図6に示すように、アッシング処理により反射防止膜13およびレジスト膜14を除去し、続けてウェット処理により非晶質シリコン膜12の側壁及び上面にレジスト膜14などの不純物が残らないように洗浄する。

次に、図7に示すように、非晶質シリコン膜12の表層に熱酸化処理を施すことにより第2の膜である酸化膜層15に改質させる。この処理により、非晶質シリコン膜12が酸化することで自らの寸法Weが図示のように15nmと薄くなり、側壁部および上面にはシリコンを酸化したことにより、薄くなった分よりも厚い膜厚Wfの酸化膜層15が形成される。このときの酸化膜層15の膜厚Wfは15nmとなるように形成する。同時に、非晶質シリコン膜12aによる芯材の寸法Weも同じく15nm程度となり、両者の寸法WeおよびWfがラインアンドスペースの寸法Waに等しくなるようにする。

続いて、図8に示すように、全面に第3の膜としての非晶質シリコン膜16を形成する。非晶質シリコン膜16は、膜厚Wgがラインアンドスペースの寸法Waに等しい15nmで成膜される。これにより、芯材である非晶質シリコン膜12aを中心として第2の膜である酸化膜層15が形成された側壁部にも新たに非晶質シリコン膜16が形成された状態となる。

次に、図9に示すように、RIE法により非晶質シリコン膜16のエッチバック処理を行ってスペーサ状に加工する。これにより、酸化膜層15の上面部およびシリコン窒化膜8の上面に形成された非晶質シリコン膜16は除去され、芯材となる非晶質シリコン膜12aの両側面に酸化膜層15を介して側壁部となる非晶質シリコン膜16aが選択的に残された状態に形成される。なお、このエッチバック処理では、臭化水素(HBr)を主体とした反応ガスを用いている。

その後、図10に示すように、弗酸(HF)処理などのウェット処理を行って酸化膜層15を完全に除去する。これにより、酸化膜層15は非晶質シリコン膜12a、16aに対して選択的に除去される。非晶質シリコン膜12aはシュリンクパターン9aとして形成され、非晶質シリコン膜16aはシュリンクパターン9bとして形成され、これらシュリンクパターン9a、9bによりシュリンクパターン9が形成される。この非晶質シリコン膜からなるシュリンクパターン9によるラインアンドスペースパターンの寸法We、Wgおよびそれらの間隔寸法は15nm(=Wa)となり、最初にリソグラフィ処理でレジストをパターニングしたラインアンドスペースの寸法Wb、Wcの1/3とすることができる。

上述のような工程を経て得られたシュリンクパターン9をマスクとして用いて下地材であるシリコン窒化膜8をRIE法により加工すると、図11に示すように、パターニングすることができる。このシリコン窒化膜8のパターンは、幅寸法および間隔寸法つまりラインアンドスペースの寸法Waが15nmで形成されたものとなり、フォトリソグラフィ処理では得られない略1/3にシュリンクされた微細なパターンが形成される。

なお、上記工程では、被加工物をシリコン窒化膜8とする図2に示した工程を対象として適用した場合で説明したが、図3に示した工程を対象として適用することもできる。この場合には、被加工物がシリコン酸化膜11であるから、上記した加工工程で酸化膜と窒化膜とを入れ替えて膜を形成すればよい。

すなわち、第1の膜である非晶質シリコン膜12および第3の膜である非晶質シリコン膜16はそのまま同じものを用い、第2の膜である酸化膜層15の代わりに窒化膜層を形成することで同様の加工を行うことができる。この第2の膜としての窒化膜層は、非晶質シリコン膜12の表面を改質する処理として窒化処理を行うことでシリコン窒化膜として形成できる。

(第2の実施形態)
次に、本発明の第2の実施形態について図12ないし図21を参照して説明する。この実施形態においては、第1の実施形態における場合と異なる点として、ラインアンドスペースの加工をする場合に、パターン幅や間隔の異なる部分が存在する場合を対象としている。これは、たとえば、NAND型フラッシュメモリ装置においては、前述したように、選択ゲート電極SGや周辺回路領域のトランジスタのゲート電極PGなどのピッチの異なるパターンが存在するので、ゲート加工をする場合に、これらの部分で別途必要となる処理があることに基づく。なお、図12ないし図21の各図の(a)、(b)は、図1(a)の切断線Ca−Ca、Cb−Cbで示す部分の断面を示している。

以下、選択ゲート電極SGおよび周辺回路領域のゲート電極PGが存在する場合の製造工程について説明する。
まず、図12に示すように、第1の実施形態と同様にして、ゲート電極となる多結晶シリコン膜7上にマスク膜となるシリコン窒化膜8を形成する。さらにCVD法により第1の膜である非晶質シリコン膜12を成膜する。その後、フォトリソグラフィ処理により、反射防止膜13、フォトレジスト14を塗布してレジストパターンを形成する。

この場合、レジストパターンは、ゲート電極MGに対応するワード線WLの部分のライン寸法Wbが45nm、スペース寸法Wcが45nmの溝パターンであり、選択ゲート電極SGに対応する選択ゲート線SGLの部分のライン寸法Whが75nm、スペース寸法(図示せず)75nmの溝パターン、および、孤立ゲート電極GPに対応するライン寸法Wiが105nm、スペース寸法(図示せず)2000nmの孤立パターンが共存しているものとする。

次に、図13に示すように、溝パターンを形成するレジスト14をマスクとしてRIE法により非晶質シリコン膜12を互いに分離した複数のパターンに加工し芯材とする。続いて、メモリセルトランジスタのゲート電極MGの芯材として形成した非晶質シリコン膜12の幅寸法つまりライン寸法Wdが30nm(Wbの2/3の幅寸法)になるようにスリミング技術を用いて加工する。このときのRIE加工においては、臭化水素(HBr)を主体としたガスなどを用い、下地材に対する選択比が得られる条件を採用して加工する。なお、上記したスリミング処理では、選択ゲート電極SGおよび孤立ゲート電極PGについても同様にスリミングされ、選択ゲート電極SGのライン寸法Wjが60nmとなり、孤立ゲート電極PGのライン寸法Wkが90nmとなる。

この後、図14に示すように、アッシング処理により反射防止膜13およびレジスト膜14を除去し、続けてウェット処理により非晶質シリコン膜12の側壁及び上面にレジスト膜14などの不純物が残らないように洗浄する。

次に、図15に示すように、非晶質シリコン膜12の表層に熱酸化処理を施すことにより第2の膜である酸化膜層15に改質させ非晶質シリコン膜12a、12b、12cとする。この処理により、非晶質シリコン膜12が酸化することで自らの寸法が図示のように薄くなり、側壁部および上面には薄くなった分よりも厚い膜厚Wfの酸化膜層15が形成される。このときの酸化膜層15の膜厚Wfは15nmとなるように形成する。同時に、非晶質シリコン膜12a、12b、12cによる芯材の各寸法We、Wm、Wnは15nm、45nm、75nm程度となる。

続いて、図16に示すように、全面に第3の膜としての非晶質シリコン膜16を形成する。非晶質シリコン膜16は、膜厚Wgがラインアンドスペースの寸法Waに等しい15nmで成膜される。これにより、芯材である非晶質シリコン膜12a、12b、12cを中心として第2の膜である酸化膜層15が形成された側壁部にも新たに非晶質シリコン膜16が形成された状態となる。

次に、図17に示すように、RIE法により非晶質シリコン膜16のエッチバック処理を行ってスペーサ状に加工する。これにより、酸化膜層15の上面部およびシリコン窒化膜8の上面に形成された非晶質シリコン膜16は除去され、芯材となる非晶質シリコン膜12a、12b、12cの両側面に酸化膜層15を介して非晶質シリコン膜16による側壁部16aが選択的に残された状態に形成される。なお、このエッチバック処理では、反応ガスは臭化水素(HBr)を主体としたガスを用いている。

次に、選択ゲート電極SGが互いに対向する部分の側壁に形成された非晶質シリコン膜16aおよび孤立ゲート電極PGの両側壁に形成された非晶質シリコン膜16aは、加工上で不要となるので除去する。これは、図18に示すように、フォトリソグラフィ処理にてフォトレジスト17を塗布し、ワード線WLのゲート電極MG部分を覆い、選択ゲート電極SGが対向する領域および孤立ゲート電極PG部分を開口させるように、芯材加工時にマスクとして用いたレジストとは異なるパターンでパターニングする。

なおここでは、非晶質シリコン膜12a、12b、12cの長手方向の両端部側壁に形成された非晶質シリコン膜16aの部分がさらに開口するようなパターンでパターニングし、この後非晶質シリコン膜16aの選択的な除去の際にメモリセルトランジスタのゲート電極MG部分で非晶質シリコン膜12aの両側面の非晶質シリコン膜16aが分離加工されるようにしてもよい。

次に、図19に示すように、CF4/O2系のガスを用いたCDE(chemical dry etching)処理により、フォトレジスト17の開口部に露出している非晶質シリコン膜16aの一部を除去する。このエッチング処理では、シリコン酸化膜、シリコン窒化膜に対し選択的に非晶質シリコン膜を加工する条件としている。これにより選択ゲート電極SGが対向する領域の側面、孤立ゲート電極PGの両側面の酸化膜層15を介して残っていた非晶質シリコン膜16aを除去する。このとき、実際には選択比が大きく取れない場合などで、図示のように酸化膜層15およびシリコン窒化膜8が露出する部分がエッチングされて薄くなることがある。

この後、図20に示すように、フォトレジスト17をアッシング処理により剥離する。続いて、図21に示すように、弗酸(HF)のウェット処理を行って酸化膜層15を完全に除去する。これにより、非晶質シリコン膜12aはシュリンクパターン9aとして形成され、非晶質シリコン膜16aはシュリンクパターン9bとして形成され、これらシュリンクパターン9a、9bによりシュリンクパターン9が形成される。

この非晶質シリコン膜からなるシュリンクパターン9によるラインアンドスペースパターンの寸法We、Wgおよびそれらの間隔寸法は15nmとなり、最初にリソグラフィ処理でレジストをパターニングしたラインアンドスペースの寸法Wb、Wcの1/3とすることができる。また、選択ゲート電極SGの非晶質シリコン膜12bにより得られたパターンのパターン寸法Wmは45nmであり、孤立ゲート電極PGの非晶質シリコン膜12cにより得られたパターンのパターン寸法Wnは75nmとなっている。

上述のような工程を経て得られたシュリンクパターン9、およびパターン12b、12cをマスクとして用いて下地材であるシリコン窒化膜8をRIE法により加工すると、選択ゲート電極SGや孤立ゲート電極PGを同時に形成する工程においても、図11に示したのと同様ワード線WLに対応するゲート電極MGについて所望のラインアンドスペースの寸法Waでシリコン窒化膜8をパターニングすることができる。

なお、上記工程では、被加工物をシリコン窒化膜8とする図2に示した工程を対象として適用した場合で説明したが、この実施形態の場合においても、図3に示した工程を対象とした場合にも適用することができる。この場合には、被加工物がシリコン酸化膜11であるから、第1の実施形態において説明したと同様に、加工工程で用いるシリコン酸化膜とシリコン窒化膜とを入れ替えて膜を形成すればよい。

(第3の実施形態)
図22〜図25は本発明の第3の実施形態を示すもので、以下、第2の実施形態と異なる部分について説明する。この第3の実施形態においては、第2の実施形態と次の点が異なる。第2の実施形態において、図17に示した工程からフォトリソグラフィ処理工程を用いて選択ゲート電極SGが互いに対向する部分の側壁に形成された非晶質シリコン膜16aおよび孤立ゲート電極PGの両側壁に形成された非晶質シリコン膜16aを除去する工程を採用していた。第3の実施形態においては、フォトリソグラフィ処理を用いないで同じパターン形成をできるようにした。以下、図17に示した状態から先の工程について説明する。

すなわち、図17に示した状態から、次に図22に示すように、全面にシリコン酸化膜18を成膜し、ワード線WLに対応するゲート電極MG間は非晶質シリコン膜12a、16aの上面までシリコン酸化膜18を完全に埋め込むが、選択ゲート電極SGが対向している領域や、孤立ゲート電極PGのパターン領域は完全に埋め込まれず、溝が存在する状態にしておく。ここでは、シリコン酸化膜18の膜厚Woを15nmとし、ワード線WLを構成するゲート電極MG間は完全に埋め込まれるが、選択ゲート電極SG、孤立ゲート電極PGはその周りを囲むようにシリコン酸化膜18が15nm成膜されることになる。

この後、図23に示すように、CF4/O2系のガスを用いたCDE処理あるいは弗酸(HF)処理などのウェット処理によりシリコン酸化膜18を等方性エッチングし、ワード線WLに対応するゲート電極MG間のシリコン酸化膜18は残しつつ、選択ゲート電極SGが対向する側の側面や、孤立ゲート電極PGのパターン領域の側面の非晶質シリコン膜16aを露出させるまでシリコン酸化膜18を後退させる。

次に、図24に示すように、熱酸化処理を行い、露出した非晶質シリコン膜16aをシリコン酸化膜15aに変質させる。これにより、ゲート電極MG間および選択ゲート電極SGの間に形成されているシリコン酸化膜15、18と合わせ、全体としてシリコン酸化膜15aとなって芯材である非晶質シリコン膜12a、12b、12cを覆うように形成された状態となる。

この後、図25に示すように、弗酸(HF)のウェット処理を行って酸化膜層15aを完全に除去する。これにより、非晶質シリコン膜12aはシュリンクパターン9aとして形成され、非晶質シリコン膜16aはシュリンクパターン9bとして形成され、これらシュリンクパターン9a、9bによりシュリンクパターン9が形成される。

この非晶質シリコン膜からなるシュリンクパターン9によるラインアンドスペースパターンの寸法We、Wgおよびそれらの間隔寸法は15nmとなり、最初にリソグラフィ処理でレジストをパターニングしたラインアンドスペースの寸法Wb、Wcの1/3とすることができる。また、選択ゲート電極SGの非晶質シリコン膜12bにより得られた芯材パターンのパターン寸法Wmは45nmであり、孤立ゲート電極PGの非晶質シリコン膜12cにより得られたパターンのパターン寸法Wnは75nmとなっている。

上述のような工程を経て得られたシュリンクパターン9、およびパターン12b、12cをマスクとして用いて下地材であるシリコン窒化膜8をRIE法により加工すると、選択ゲート電極SGや孤立ゲート電極PGを同時に形成する工程においても、図11に示したのと同様ワード線WLに対応するゲート電極MGについて、所望のラインアンドスペースの寸法Waで下地材であるシリコン窒化膜8をパターニングすることができる。

なお、上記工程では、被加工物をシリコン窒化膜8とする図2に示した工程を対象として適用した場合で説明したが、この実施形態の場合においても、図3に示した工程を対象とした場合にも適用することができる。この場合には、被加工物がシリコン酸化膜11であるから、第1の実施形態において説明したと同様に、加工工程で用いるシリコン酸化膜とシリコン窒化膜とを入れ替えて膜を形成すればよい。

(他の実施形態)
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
シュリンクパターンの下地材として、シリコン窒化膜、シリコン酸化膜以外の膜を用いても良く、マスク膜として用いる際に他の膜との選択性が得られるものであれば良い。
1/3ピッチのパターンが転写される被加工物は、多結晶シリコン膜、シリコン基板以外に、絶縁膜としても良いし、他の導体膜、半導体膜としても良い。

対象とするデバイスは、NAND型フラッシュメモリ装置に限らず、NOR型フラッシュメモリや、SRAMあるいはその他の半導体記憶装置に適用できるし、さらには、ラインアンドスペースのパターン形成を行う半導体装置全般に適用できる。

本発明の第1の実施形態を示し、NAND型フラッシュメモリ装置のメモリセル領域の一部および周辺回路領域のトランジスタのレイアウトパターンを示す模式的な平面図 図1(a)中切断線A−Aで示す部分のゲート電極の加工工程を概略的に示す模式的断面図 図1(a)中切断線B−Bで示す部分のSTI形成用の溝加工工程を概略的に示す模式的断面図 マスクパターン形成工程を示す断面図(その1) マスクパターン形成工程を示す断面図(その2) マスクパターン形成工程を示す断面図(その3) マスクパターン形成工程を示す断面図(その4) マスクパターン形成工程を示す断面図(その5) マスクパターン形成工程を示す断面図(その6) マスクパターン形成工程を示す断面図(その7) マスクパターン形成工程を示す断面図(その8) 本発明の第2の実施形態を示し、図1(a),(b)中、切断線Ca−Ca、Cb−Cb部分のマスクパターンの形成工程を示す断面図(その1) マスクパターンの形成工程を示す断面図(その2) マスクパターンの形成工程を示す断面図(その3) マスクパターンの形成工程を示す断面図(その4) マスクパターンの形成工程を示す断面図(その5) マスクパターンの形成工程を示す断面図(その6) マスクパターンの形成工程を示す断面図(その7) マスクパターンの形成工程を示す断面図(その8) マスクパターンの形成工程を示す断面図(その9) マスクパターンの形成工程を示す断面図(その10) 本発明の第3の実施形態を示し、図1(a),(b)中、切断線Ca−Ca、Cb−Cb部分のマスクパターンの形成工程を示す断面図(その1) マスクパターンの形成工程を示す断面図(その2) マスクパターンの形成工程を示す断面図(その3) マスクパターンの形成工程を示す断面図(その4)

符号の説明

図面中、1はシリコン基板、2はSTI、3、3aは活性領域、4はゲート絶縁膜、5は多結晶シリコン膜、6はゲート間絶縁膜、7は多結晶シリコン膜、8はシリコン窒化膜(下地材)、9はシュリンクパターン、12は非晶質シリコン膜(第1の膜)、13は反射防止膜、14はフォトレジスト、15は酸化膜層(第2の膜)、16は非晶質シリコン膜(第3の膜)、18はシリコン酸化膜である。

Claims (5)

  1. 基板上に互いに分離した第1の膜からなる複数の芯材パターンを形成する工程と、
    前記複数の芯材パターンを表面改質して内部の前記第1の膜に対して選択的にエッチング可能な第2の膜を形成する工程と、
    前記第2の膜の上面および側面を覆うと共に前記基板上に第3の膜を形成する工程と、
    前記第3の膜をエッチバック処理することにより前記第2の膜の上面を露出させると共に前記複数の芯材パターン間で芯材パターンの下地材を露出させ、且つ各芯材パターンの側壁部の前記第2の膜の外側に重ねて形成されている前記第3の膜を選択的に残留させる工程と、
    前記第2の膜を第1の膜および第3の膜に対して選択的に除去する工程と、
    前記第2の膜を選択的に除去した後前記下地材上に残存している前記第1の膜および第3の膜をマスクとして前記下地材をパターニングする工程と
    を備えることを特徴とする半導体装置の製造方法。
  2. 基板上に互いに分離した第1の膜からなる複数の芯材パターンを形成する工程と、
    前記複数の芯材パターンを表面改質して前記第1の膜に対して選択的にエッチング可能な第2の膜を形成する工程と、
    前記第2の膜の上面および側面を覆うように前記基板上に第3の膜を形成する工程と、
    前記第3の膜をエッチバック処理することにより前記第2の膜の上面を露出させると共に前記複数の芯材パターン間で芯材パターンの下地材を露出させ、且つ各芯材パターンの側壁部の前記第2の膜の外側に重ねて形成されている前記第3の膜を選択的に残留させる工程と、
    前記第3の膜をエッチバック処理した後、前記基板上にレジスト膜を形成し、前記複数の芯材パターンとは異なるパターンを形成してこれをマスクとして前記第3の膜の一部を前記第2の膜に対して選択的に除去する工程と、
    前記レジスト膜を除去した後に、前記第2の膜を第1の膜および第3の膜に対して選択的に除去する工程と、
    前記第2の膜を選択的に除去した後前記下地材上に残存している前記第1の膜および第3の膜をマスクとして前記下地材をパターニングする工程と
    を備えることを特徴とする半導体装置の製造方法。
  3. 請求項1または2に記載の半導体装置の製造方法において、
    前記複数の芯材パターンは、各芯材パターンの幅寸法と隣接する芯材パターンとの間の間隔寸法とが略同一となるように形成され、
    前記下地材に形成されたパターンを導電膜に転写することにより、前記複数の芯材パターンの略1/3のピッチで配置される複数のゲート電極を形成することを特徴とする半導体装置の製造方法。
  4. 請求項1または2に記載の半導体装置の製造方法において、
    前記複数の芯材パターンは、各芯材パターンの幅寸法と隣接する芯材パターンとの間の間隔寸法とが略同一となるように形成され、
    前記下地材に形成されたパターンを半導体基板に転写することにより、前記複数の芯材パターンの略1/3のピッチで配置される複数の溝を形成することを特徴とする半導体装置の製造方法。
  5. 請求項1ないし4のいずれかに記載の半導体装置の製造方法において、
    前記第1の膜および前記第3の膜はシリコン膜であり、
    前記下地材および前記第2の膜は、シリコン窒化膜およびシリコン酸化膜のうちの一方を前記下地材とし他方を前記第2の膜として形成することを特徴とする半導体装置の製造方法。
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Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012511255A (ja) * 2008-12-04 2012-05-17 マイクロン テクノロジー, インク. 基板作製方法
US8383481B2 (en) 2010-09-21 2013-02-26 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8563228B2 (en) 2009-03-23 2013-10-22 Micron Technology, Inc. Methods of forming patterns on substrates
US8603884B2 (en) 2008-12-04 2013-12-10 Micron Technology, Inc. Methods of fabricating substrates
JP2014053565A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 半導体記憶装置およびその製造方法
US8703570B2 (en) 2008-12-04 2014-04-22 Micron Technology, Inc. Methods of fabricating substrates
US8901700B2 (en) 2008-05-05 2014-12-02 Micron Technology, Inc. Semiconductor structures
US9153458B2 (en) 2011-05-05 2015-10-06 Micron Technology, Inc. Methods of forming a pattern on a substrate
JP2017045785A (ja) * 2015-08-25 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8852851B2 (en) 2006-07-10 2014-10-07 Micron Technology, Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
US8610156B2 (en) * 2009-03-10 2013-12-17 Lg Innotek Co., Ltd. Light emitting device package
KR101047603B1 (ko) * 2009-03-10 2011-07-07 엘지이노텍 주식회사 발광 소자 패키지 및 그 제조방법
US9330934B2 (en) 2009-05-18 2016-05-03 Micron Technology, Inc. Methods of forming patterns on substrates
KR101145334B1 (ko) * 2010-05-31 2012-05-14 에스케이하이닉스 주식회사 반도체 장치 제조방법
US8461038B2 (en) * 2011-03-02 2013-06-11 Texas Instruments Incorporated Two-track cross-connects in double-patterned metal layers using a forbidden zone
US8575020B2 (en) * 2011-03-02 2013-11-05 Texas Instruments Incorporated Pattern-split decomposition strategy for double-patterned lithography process
US9177794B2 (en) 2012-01-13 2015-11-03 Micron Technology, Inc. Methods of patterning substrates
US8629048B1 (en) 2012-07-06 2014-01-14 Micron Technology, Inc. Methods of forming a pattern on a substrate
CN103928392B (zh) * 2013-01-10 2017-05-17 中芯国际集成电路制造(上海)有限公司 局部互连结构的制作方法
US9209195B2 (en) * 2013-05-01 2015-12-08 Texas Instruments Incorporated SRAM well-tie with an uninterrupted grated first poly and first contact patterns in a bit cell array
JP6026375B2 (ja) * 2013-09-02 2016-11-16 株式会社東芝 半導体装置の製造方法
US9525041B2 (en) * 2015-02-12 2016-12-20 United Microelectronics Corp. Semiconductor process for forming gates with different pitches and different dimensions
US10269576B1 (en) * 2017-11-15 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Etching and structures formed thereby

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232427A (ja) * 1996-02-23 1997-09-05 Nec Corp 半導体装置の製造方法
JP2004014652A (ja) * 2002-06-04 2004-01-15 Ricoh Co Ltd 微細パターンの形成方法
WO2008008338A2 (en) * 2006-07-10 2008-01-17 Micron Technology Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
JP2008091925A (ja) * 2006-10-02 2008-04-17 Samsung Electronics Co Ltd セルフアラインダブルパターニング法を使用したパッドパターンの形成方法、それによって形成されたパッドパターンレイアウト、及びセルフアラインダブルパターニング法を使用したコンタクトホールの形成方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6759315B1 (en) * 1999-01-04 2004-07-06 International Business Machines Corporation Method for selective trimming of gate structures and apparatus formed thereby
US6429123B1 (en) * 2000-10-04 2002-08-06 Vanguard International Semiconductor Corporation Method of manufacturing buried metal lines having ultra fine features
US6638441B2 (en) * 2002-01-07 2003-10-28 Macronix International Co., Ltd. Method for pitch reduction
US20050221513A1 (en) * 2004-03-31 2005-10-06 Tokyo Electron Limited Method of controlling trimming of a gate electrode structure
US7910288B2 (en) * 2004-09-01 2011-03-22 Micron Technology, Inc. Mask material conversion
JP4619839B2 (ja) * 2005-03-16 2011-01-26 株式会社東芝 パターン形成方法
KR100674970B1 (ko) * 2005-04-21 2007-01-26 삼성전자주식회사 이중 스페이서들을 이용한 미세 피치의 패턴 형성 방법
US7291560B2 (en) * 2005-08-01 2007-11-06 Infineon Technologies Ag Method of production pitch fractionizations in semiconductor technology
KR100714305B1 (ko) * 2005-12-26 2007-04-26 삼성전자주식회사 자기정렬 이중패턴의 형성방법
KR100790999B1 (ko) * 2006-10-17 2008-01-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
KR100752674B1 (ko) * 2006-10-17 2007-08-21 삼성전자주식회사 미세 피치의 하드마스크 패턴 형성 방법 및 이를 이용한반도체 소자의 미세 패턴 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09232427A (ja) * 1996-02-23 1997-09-05 Nec Corp 半導体装置の製造方法
JP2004014652A (ja) * 2002-06-04 2004-01-15 Ricoh Co Ltd 微細パターンの形成方法
WO2008008338A2 (en) * 2006-07-10 2008-01-17 Micron Technology Inc. Pitch reduction technology using alternating spacer depositions during the formation of a semiconductor device and systems including same
JP2008091925A (ja) * 2006-10-02 2008-04-17 Samsung Electronics Co Ltd セルフアラインダブルパターニング法を使用したパッドパターンの形成方法、それによって形成されたパッドパターンレイアウト、及びセルフアラインダブルパターニング法を使用したコンタクトホールの形成方法

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8901700B2 (en) 2008-05-05 2014-12-02 Micron Technology, Inc. Semiconductor structures
US10151981B2 (en) 2008-05-22 2018-12-11 Micron Technology, Inc. Methods of forming structures supported by semiconductor substrates
JP2012511255A (ja) * 2008-12-04 2012-05-17 マイクロン テクノロジー, インク. 基板作製方法
US8603884B2 (en) 2008-12-04 2013-12-10 Micron Technology, Inc. Methods of fabricating substrates
US8703570B2 (en) 2008-12-04 2014-04-22 Micron Technology, Inc. Methods of fabricating substrates
US9653315B2 (en) 2008-12-04 2017-05-16 Micron Technology, Inc. Methods of fabricating substrates
US8563228B2 (en) 2009-03-23 2013-10-22 Micron Technology, Inc. Methods of forming patterns on substrates
US8455341B2 (en) 2010-09-02 2013-06-04 Micron Technology, Inc. Methods of forming features of integrated circuitry
US8383481B2 (en) 2010-09-21 2013-02-26 Kabushiki Kaisha Toshiba Semiconductor memory device and method of manufacturing the same
US9153458B2 (en) 2011-05-05 2015-10-06 Micron Technology, Inc. Methods of forming a pattern on a substrate
JP2014053565A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 半導体記憶装置およびその製造方法
JP2017045785A (ja) * 2015-08-25 2017-03-02 ルネサスエレクトロニクス株式会社 半導体装置の製造方法

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