JP2012028431A - 半導体装置の製造方法 - Google Patents

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Abstract

【課題】半導体装置の特性劣化を防止する半導体装置の製造方法を提供する。
【解決手段】本実施形態によれば、半導体装置の製造方法は、半導体基板上にシリコンを含む絶縁膜を形成する工程と、前記絶縁膜上にレジストを堆積する工程と、前記レジストを所定パターンに加工する工程と、前記所定パターンの前記レジストをマスクとして、Ｃ、Ｆ、Ｂｒ、Ｈ、Ｏを含むガスを用いたドライエッチング処理により前記絶縁膜を加工する工程と、を備え、前記レジスト上にＣとＢｒが結合した堆積膜を生成することを特徴とする。
【選択図】図３

Description

本発明の実施形態は、半導体装置の製造方法に関して、特にレジストをマスクとして用いたシリコン絶縁膜のドライエッチング方法に関する。
近年の半導体デバイスの高集積化、高性能化に伴い、露光技術の主流は、ＫｒＦ（フッ化クリプトン）エキシマレーザを用いるものから、ＡｒＦ（フッ化アルゴン）エキシマレーザを用いるものが主流になっており、また、液浸露光や極端紫外線（ＥＵＶ: Extreme Ultraviolet）露光も検討されている。
また、光源の変更に伴い、レジスト材料も変わっており、マスクとなるレジスト材料のドライエッチング耐性が低下してきている。そのため、ドライエッチング時にレジストやられ（レジスト劣化)が発生し、モフォロジーが荒れる事で、転写された下地パターンのエッジが荒れる。これは、ラインアンドスペースパターン形成時には、ＬＥＲ（Line Edge Roughness）、ＬＷＲ（Line Width Roughness）の値を大きくし、トランジスタの閾値電圧のばらつきや、配線の信頼性低下などを引き起こし、デバイス特性を劣化させるという問題があった。
前述のように、近年の半導体デバイスにおいては微細化に伴うリソグラフィー技術の世代交代に伴い、マスクとなるレジスト材料のドライエッチング耐性が低下し大きな問題となっている。これはラインアンドスペースパターンのＬＥＲ、ＬＷＲの悪化やホールパターンの形状の歪となって実際のデバイスの特性や歩留まりを低下させており改善が必要である。
国際公開第２００７／１１６９６４号
本発明は、このような背景のもとに成されたものであり、ドライエッチング耐性が低いレジスト材料をマスクとしてシリコン絶縁膜の加工を行う際にＬＥＲやＬＷＲの悪化原因となる、レジストやられ（劣化）を抑制する手法を提案するものである。
本実施形態によれば、半導体装置の製造方法は、半導体基板上にシリコンを含む絶縁膜を形成する工程と、前記絶縁膜上にレジストを堆積する工程と、前記レジストを所定パターンにパターニングする工程と、前記所定パターンの前記レジストをマスクとして、Ｃ、Ｆ、Ｂｒ、Ｈ、Ｏを含むガスを用いたドライエッチング処理により前記絶縁膜を加工する工程と、を備え、前記レジスト上にＣとＢｒが結合した堆積膜を生成することを特徴とする。
本発明の実施形態に係る半導体装置の製造方法を説明する工程断面図である。 図１に続く工程断面図である。 図２に続く工程断面図である。 ドライエッチング装置の概略構成図である。 レジスト表面のＳＥＭ画像である。 ラインアンドスペースパターンの一部を拡大した模式図である。 堆積物の元素組成比を示す図である。 レジスト表面のＳＥＭ画像である。
半導体装置の特性バラツキ向上のために不可欠なＬＥＲ及びＬＷＲの改善に対しては、ドライエッチング時のレジストやられを抑制する必要がある。この対策として、本発明の実施形態は、レジストをマスクとしたシリコン酸化膜加工を行う際にＣ、Ｆ、Ｂｒ、Ｈ、Ｏを含むガスを用いたドライエッチング処理を行うことにより、レジストやられの無いドライエッチングを実現する方法を示すものである。以下、本発明の実施の形態を図面に基づいて説明する。
図１乃至図４を用いて本実施形態に係る半導体装置の製造方法を説明する。図１乃至図３は工程断面図であり、図４はドライエッチング処理時に用いられるドライエッチング装置の概略構成図である。
図１に示すように、半導体基板１０１上に被加工膜１０２を形成する。被加工膜１０２は複数の膜が積層された積層構造でもよい。
次に、被加工膜１０２上に、ハードマスク材としてのシリコン酸化膜１０３を、例えば化学気相成長（ＣＶＤ）法を用いて、１００ｎｍ程度堆積する。
続いて、シリコン酸化膜１０３上にレジスト１０４を２００ｎｍ程度塗布する。レジスト１０４は例えばＡｒＦ露光用レジストである。
図２に示すように、リソグラフィー技術を用いて、レジスト１０４を所定パターンにパターニングする。例えば、レジスト１０４を、ハーフピッチが５０ｎｍ程度のラインアンドスペースパターンに加工する。
図３に示すように、ラインアンドスペースパターンにパターニングしたレジスト１０４をマスクとして、ドライエッチング処理により、シリコン酸化膜１０３を加工する。この時、図４に示すドライエッチング装置１０を使用する。
図４は、ドライエッチング装置１０の概略構成を示す。ドライエッチング装置１０は、半導体基板１０１を載置する高周波電極（以下「ＲＦ電極」と称する）１１と、真空を保持するチャンバ１３と、プラズマ生成に必要なガスをチャンバ１３内部へ供給するガス供給口１４と、チャンバ１３内を減圧する減圧ポンプ１５とを備える。
ガス供給口１４を介して、チャンバ１３の内部へ、三フッ化メタン（ＣＨＦ３）、臭化水素（ＨＢｒ）及び酸素（Ｏ２）を混合したガスが供給される。このガスにおける各成分の混合比率は、例えば、ＣＨＦ３：ＨＢｒ：Ｏ２＝５０：５０：１０である。
チャンバ１３の内部は、所望の処理雰囲気、例えば１Ｐａ〜１００Ｐａ程度の圧力に減圧することができる。
チャンバ１３内に供給されるガスをプラズマ化させてエッチング処理を行うために、ドライエッチング装置１０は、ＲＦ電極１１に高周波を印加する第１電源装置１８及び第２電源装置１９を有する。
なお、ＲＦ電極１１の詳細な構造は図４に示していないが、ＲＦ電極１１は、例えば、半導体基板１０１を吸着保持するための静電チャックと、この静電チャックを支持する金属製のステージから構成されており、このステージに高周波が印加される。
第１電源装置１８は、ＲＦ電極１１上の自己バイアス電圧、すなわちＲＦ電極１１に保持される半導体基板１０１に生じる自己バイアス電圧、を制御するための高周波をＲＦ電極１１に印加する。第１電源装置１８は、第１周波数の高周波を出力する第１電源２１と、プラズマ負荷に対するインピーダンス整合等を行う第１整合器２２とを有する。
第２電源装置１９は、プラズマを発生させ、これを維持することを主目的とする高周波をＲＦ電極１１に印加する。第２電源装置１９は、第２周波数の高周波を出力する第２電源２５と、第２整合器２６とを有する。
ＲＦ電極１１に、第１電源装置１８から出力される第１周波数の高周波と、第２電源装置１９から出力される第２周波数の高周波とが重畳印加されると、プラズマが生じる。プラズマの電子密度は、第２電源装置１９からＲＦ電極１１に印加される第２周波数の高周波成分に依存する。
本実施形態では、第１電源装置１８が、ＲＦ電極１１に、１３．５６ＭＨｚの高周波を、３００Ｗ程度のパワーで印加し、第２電源装置１９が、ＲＦ電極１１に、１００ＭＨｚの高周波を１０００Ｗ程度のパワーで印加する。また、ガス供給口１４を介して、ＣＨＦ３ガス、ＨＢｒガス、Ｏ２ガスをそれぞれ５０ｓｃｃｍ、５０ｓｃｃｍ、１０ｓｃｃｍ流し、チャンバ１３内の圧力を４Ｐａ程度にする。このような条件でシリコン酸化膜１０３のドライエッチング加工を行う。
図５（ａ）に、シリコン酸化膜１０３の加工後のレジスト１０４の表面のＳＥＭ（走査型電子顕微鏡）写真を示す。また、比較のために、図２のリソグラフィー技術を用いてパターニングした直後のレジスト１０４の表面のＳＥＭ写真を図５（ｂ）に示す。
さらに、比較例（従来技術）として、図５（ｃ）に、ガス供給口１４を介して供給されるガスがＣＨＦ３のみ含む場合の、シリコン酸化膜１０３加工後のレジスト１０４表面のＳＥＭ写真を示す。また、図５（ｄ）に、ガス供給口１４を介して供給されるガスがＣＨＦ３とＨＢｒのみ含む（流量比は５０／５０［ｓｃｃｍ］とする）場合の、シリコン酸化膜１０３加工後のレジスト１０４表面のＳＥＭ写真を示す。
図５（ｃ）ではレジストやられが発生しているのに対し、図５（ａ）ではレジストやられが防止されている。
図５（ｃ）で生じているレジストやられの原因に関しては次のように考えられる。
ＣＨＦ３を含むガスをプラズマ化すると、反応性の高いＦを含むイオン及びラジカルが生成し、これがレジスト１０４に照射されることで、レジスト１０４中のHとFが入れ替わり体積を膨張させ、形状異常を生じさせる。
ＣＨＦ３及びＨＢｒを含むガスをプラズマ化すると、レジスト１０４表面にＣ、Ｆ、Ｂｒ、Ｈを含む堆積物が生成し、レジスト１０４表面を覆うことで、反応性の高いFを含むイオン及びラジカルとレジスト１０４との反応が抑制される。これにより、ラインパターンの表面が滑らかになるが、図５（ｄ）に示すように、ラインパターンは大きく蛇行する。これは、Ｃ、Ｆ、Ｂｒ、Ｈを含む堆積物自体が持っている応力によるものと考えられる。
図６は、図５（ｄ）に示すラインアンドスペースパターンの一部の寸法を測長した結果を示す。ライン部Ａの寸法が３８ｎｍ、スペース部Ｂの寸法が４７ｎｍ、スペース部Ｃの寸法が１４ｎｍであった。このラインパターンは、最終的には例えばゲート電極を構成する被加工膜１０２に転写される。スペース部Ｂのようにライン部Ａよりも寸法の大きい箇所ではショート不良発生の可能性はほとんど無いが、スペース部Ｃのように寸法がスペース部Ｂの半分未満となっている箇所ではショート不良を引き起こす可能性が極めて高い。これは半導体装置の歩留まり低下につながる。ドライエッチング処理後のレジスト１０４のスペース部においては、最も小さい寸法が、通常のスペース寸法の半分以上であることが望まれる。
そこで、本実施形態のように、ＣＨＦ３及びＨＢｒにさらにＯ２を添加したガスを用いることで、Ｃ、Ｆ、Ｂｒ、Ｈを含むレジスト表面の堆積物の量を最小限に制御し、堆積物による応力を低減して、図５（ａ）に示すように、ラインパターンの蛇行を抑制するとともに、レジストやられを抑制することができる。また、図５（ａ）から、スペース部において、最も小さい寸法が通常のスペース寸法の半分以上であることは明らかである。このように、エッチングに使うガスにＣ、Ｆ、Ｂｒ、Ｈ、Ｏの元素が含まれていることが重要である。
ここで、レジスト上に堆積している堆積物の組成を調査するために、レジストのベタ膜をＣＨＦ３／ＨＢｒ／Ｏ２＝５０／５０／１０［ｓｃｃｍ］の混合ガスを用いたドライエッチングに曝し、その表面をＸＰＳ分析した。図７はＸＰＳから求めた元素組成比を示しており、表面の堆積物にはＣ、Ｂｒ、Ｆ、Ｎ、Ｏが含まれることがわかる。ここで、処理前のレジストの主成分はＣと考えられることより、Ｆ、Ｂｒはエッチングガスから供給されたものである。ここでＢｒが３．５ａｔｏｍｉｃ％検出されているが、前述のようにＨＢｒを含むガス系にてレジストやられが改善していることを考慮すると、このように堆積物中に数％以上Ｂｒが存在していることが重要であると考えられる。なお、ここで検出されたＯとＮについてはレジストに含有されていたと考えている。
次に、ＣＨＦ３／ＨＢｒ／Ｏ２のガスにおけるＣＨＦ３とＨＢｒのガス流量比を変えた場合の、シリコン酸化膜１０３加工後のレジスト１０４表面のＳＥＭ写真を図８に示す。なお、図８（ａ）は比較のため、リソグラフィー技術を用いてパターニングした直後のレジスト１０４の表面のＳＥＭ写真であり、図５（ｂ）と同じである。
図８（ｂ）は、ＣＨＦ３／ＨＢｒ／Ｏ２のガス流量比が７０／３０／１０［ｓｃｃｍ］の場合を示す。図８（ｃ）は、ＣＨＦ３／ＨＢｒ／Ｏ２のガス流量比が６０／４０／１０［ｓｃｃｍ］の場合を示す。図８（ｄ）は、ＣＨＦ３／ＨＢｒ／Ｏ２のガス流量比が５０／５０／１０［ｓｃｃｍ］の場合を示し、図５（ａ）と同じである。図８（ｅ）は、ＣＨＦ３／ＨＢｒ／Ｏ２のガス流量比が４０／６０／１０［ｓｃｃｍ］の場合を示す。図８（ｆ）は、ＣＨＦ３／ＨＢｒ／Ｏ２のガス流量比が３０／７０／１０［ｓｃｃｍ］の場合を示す。
図８（ｂ）、（ｃ）、（ｅ）は、図８（ｄ）とほぼ同程度にレジストやられが改善された状態であることがわかる。しかし、ＣＨＦ３／ＨＢｒ／Ｏ２のガス流量比を３０／７０／１０［ｓｃｃｍ］とＨＢｒリッチにした図８（ｆ）では、レジストやられがさらに改善されていることがわかる。これは、Ｈ及びＢｒを多く含む堆積物がより強固にレジストを覆うことで、レジストやられを抑制すると考えられる。従って、ＣＨＦ３、ＨＢｒ、Ｏ２の３ガス系では、ＣＨＦ３／ＨＢｒの比率を３／７以下にすることで、レジストやられを大幅に抑制することができる。
なお、ＣＨＦ３／ＨＢｒ／Ｏ２のガス流量比を３０／７０／１０［ｓｃｃｍ］としたとき、混合ガス中の元素の比率はＣ／Ｈ／Ｆ／Ｂｒ／Ｏ＝１０／３２／２９／２３／６［％］となっているため、ＨとＢｒの比率をこれ以上とすることで、レジストやられを大幅に抑制することができるということもできる。
レジストやられ抑制にとって、ＨＢｒの比率を上げることが有効であるということは、Ｈの比率が重要であることを示唆すると考えられる。つまり、ＣＨＦ３に含まれるＨも重要な役割を果たしていると考えられる。四フッ化メタン（ＣＦ４）、ＣＨＦ３、二フッ化メタン（ＣＨ２Ｆ２）、フッ化メチル（ＣＨ３Ｆ）、メタン（ＣＨ４）等のガスによるドライエッチング特性を比較した場合、Ｈが多い方が、デポジション（堆積物）が発生し易い。これはデポジションを除去するＦラジカルの比率が小さくなる、又はＨによってプラズマ中から除去（scavenge：スカベンジ）されるためである。従って、レジストの表面を保護するデポジションを生成する場合に、ＣにＨ及びＦの両方が結合したガスを用いることが有効であると考えられる。
上述した実施形態によれば、レジストやられを抑制することで、シリコン酸化膜１０３に、所望のパターンを転写することができる。そして、このようなシリコン酸化膜１０３をハードマスクとすることで、被加工膜１０２を所望のパターンに加工することができる。従って、例えば、トランジスタの加工を行う場合は、トランジスタの閾値電圧のばらつきを抑制することができる。また、配線パターンの加工においては、配線の歩留まり低下や信頼性低下を防止できる。
このように、本実施形態によれば、半導体装置の特性劣化を防止することができる。
上記実施形態では、レジスト１０４下にハードマスク材としてシリコン酸化膜を形成したが、これは、シリコン窒化膜、シリコン酸窒化膜など、ＣＨＦ３、ＨＢｒ、及びＯ２を混合したガスで加工できるシリコンを含む絶縁膜であれば何でもよい。
上記実施形態では、Ｃ（炭素）、Ｆ（フッ素）、Ｂｒ（臭素）、Ｈ（水素）を含むプラズマを生成させながら、Ｃ、Ｆ、Ｂｒ、Ｈを含む堆積物をエッチングするガスを混合させて、堆積量を調節する事が重要である。ガスとしては、Ｃ、Ｆ、Ｈを含むものとして例えばＣＨＦ３、ＣＨ２Ｆ２、ＣＨ３Ｆを用いることができる。また、堆積物をエッチングして堆積量を調整するガスとしては、Ｏ２、窒素（Ｎ２）、一酸化炭素（ＣＯ）、二酸化炭素（ＣＯ２）、水素（Ｈ２）、アンモニア（ＮＨ３）など、またはアルゴン（Ａｒ）、ヘリウム（Ｈｅ）、キセノン（Ｘｅ）などの希ガスを用いる事が出来る。また、ＣにＦ、Ｂｒ、Ｈが直接結合したガスを用いることも当然可能であり、さらに、Ｏ（酸素）もＣに結合していてもよい。
上記実施形態では、ドライエッチングに用いるプラズマは、電源に１００ＭＨｚと１３．５６ＭＨｚの重畳を用いた容量結合プラズマであるが、１００ＭＨｚの高周波がＣＨＦ３とＨＢｒを好適な状態に分解することで、レジスト上にＣ、Ｆ、Ｂｒ、Ｈを含む堆積物が均一に堆積すると考えられる。また、シリコン絶縁膜を加工する為に、イオンを引き込むバイアスを生成させる為の１３．５６ＭＨｚ電源のパワーが３００Ｗも入っているにも関わらず、レジストやられを抑制できていることは特筆に値する。
上記実施形態において、レジスト１０４に、ＫｒＦレジスト、ＡｒＦレジストだけでなく、ハロゲンやイオンによって変質しやすいレジスト材料を用いてもよい。上記実施形態は、ＥＵＶ露光用レジストやナノインプリント用レジスト材料に対しても適用可能である。
上記実施形態では、レジスト１０４をラインアンドスペースパターンに加工する例について説明したが、ホール形状等の他のパターンを含んでいてもよい。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１０ ドライエッチング装置
１１ ＲＦ電極
１３ チャンバ
１４ ガス供給口
１５ 減圧ポンプ
１８ 第１電源装置
１９ 第２電源装置
２１ 第１電源
２２ 第１整合器
２５ 第２電源
２６ 第２整合器
１０１ 半導体基板
１０２ 被加工膜
１０３ シリコン酸化膜
１０４ レジスト

Claims (9)

  1. 半導体基板上にシリコンを含む絶縁膜を形成する工程と、
    前記絶縁膜上にレジストを堆積する工程と、
    前記レジストを所定パターンにパターニングする工程と、
    前記所定パターンの前記レジストをマスクとして、Ｃ、Ｆ、Ｂｒ、Ｈ、Ｏを含むガスを用いたドライエッチング処理により前記絶縁膜を加工する工程と、
    を備え、
    前記レジスト上にＣとＢｒが結合した堆積膜を生成することを特徴とする半導体装置の製造方法。
  2. 前記ガスにおけるＢｒ元素の比率は２３％以上、Ｈ元素の比率は３２％以上であることを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記ガスは少なくともＣにＨとＦが結合したガスとＨＢｒを含むことを特徴とする請求項１に記載の半導体装置の製造方法。
  4. 前記ガスは、ＣＨＦ３、ＨＢｒ、Ｏ２の混合ガスであることを特徴とする請求項３に記載の半導体装置の製造方法。
  5. 前記ガスにおいて、ＣＨＦ３／ＨＢｒの比率は３／７以下であることを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記ドライエッチング処理は、前記ガスに、第１電源装置から出力される第１周波数の高周波と、第２電源装置から出力される第２周波数の高周波とを重畳して印加することで前記ガスをプラズマ化する工程を含み、前記第１周波数又は前記第２周波数のいずれか一方は１００ＭＨｚであることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
  7. 前記ドライエッチング処理は、前記ガスに、第１電源装置から出力される第１周波数の高周波と、第２電源装置から出力される第２周波数の高周波とを重畳して印加することで前記ガスをプラズマ化する工程を含み、前記第１電源装置又は前記第２電源装置のいずれか一方を用いてバイアス電圧を発生させることを特徴とする請求項１乃至５のいずれかに記載の半導体装置の製造方法。
  8. 前記所定パターンはラインアンドスペースパターンを含むことを特徴とする請求項１乃至７のいずれかに記載の半導体装置の製造方法。
  9. 前記ＣとＢｒが結合した堆積膜のＢｒが３．５ａｔｏｍｉｃ％以上含まれることを特徴とする請求項１に記載の半導体装置の製造方法。
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