KR20220066173A - 반도체 장치, 하이브리드 트랜지스터 및 관련 방법 - Google Patents

반도체 장치, 하이브리드 트랜지스터 및 관련 방법 Download PDF

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KR20220066173A
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KR
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transistor
drain
channel
source
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KR1020227015195A
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카말 엠. 카르다
하이타오 리우
두라이 비샤크 니르말 라마스와미
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마이크론 테크놀로지, 인크
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Publication date
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Abstract

반도체 장치가 개시된다. 상기 반도체 장치는 게이트 전극, 드레인 물질, 소스 물질, 및 상기 드레인 물질과 상기 소스 물질 사이에 작동 가능하게 결합되는 채널 물질을 포함하는 하이브리드 트랜지스터를 포함한다. 상기 소스 물질 및 상기 드레인 물질은 고밴드갭 저유동성 물질인 상기 채널 물질에 비해 저밴드갭 고유동성 물질을 포함한다. 메모리 셀들을 포함하는 메모리 어레이들, 반도체 장치들 및 시스템들 및 하이브리드 트랜지스터들, 뿐만 아니라 그러한 장치들을 형성 및 작동시키기 위한 관련 방법들이 또한 개시된다.

Description

반도체 장치, 하이브리드 트랜지스터 및 관련 방법{SEMICONDUCTOR DEVICES, HYBRID TRANSISTORS, AND RELATED METHODS}
우선권 주장
본 출원은 35 U.S.C. §119(e)에 따라 2017년 8월 31일자로 출원된 미국 가 특허 출원 제62/552,824호의 이익을 주장하며, 이의 개시 내용은 그 전체가 여기에 참고로 포함된다. 또한 본 출원은 앞서 언급한 미국 가 특허 출원의 정규 전환인 "SEMICONDUCTOR DEVICES, HYBRID TRANSISTORS, AND RELATED METHODS(반도체 장치, 하이브리드 트랜지스터 및 관련 방법)"로 2018년 8월 30일자에 출원된 미국 특허 출원 제16/118,110호의 우선권을 주장한다.
기술분야
본 개시는 다양한 실시 예에서, 전반에 걸쳐 트랜지스터 설계 및 제조 분야에 관한다. 보다 구체적으로, 본 개시는 반도체 장치들 및 하이브리드 트랜지스터들의 설계 및 제조에 관한 것이다.
트랜지스터는 다양한 상이한 반도체 장치에 이용될 수 있다. 예를 들어, 메모리 셀에 이용되는 트랜지스터는 해당 기술분야에서 "액세스 트랜지스터"로 지칭될 수 있다. 트랜지스터는 통상적으로 소스/드레인 영역들의 쌍 사이의 채널 영역 및 채널 영역을 통해 소스/드레인 영역들을 서로 전기적으로 연결시키도록 구성된 게이트를 포함한다. 채널 영역은 일반적으로 균일한 반도체 물질로 형성되나; 다른 물질들도 사용되어져 왔다.
휘발성 메모리 셀들, 이를테면 동적 랜덤 액세스 메모리(DRAM) 셀들에 사용되는 트랜지스터들은 저장 요소에 결합될 수 있다. 저장 요소는 예를 들어, 커패시터 내 저장 전하에 의해 정해지는 로직 상태(예를 들어, 0 또는 1 중 어느 하나의 이진 값)를 저장하도록 구성된 커패시터(예를 들어, 때때로 "셀 커패시터" 또는 "저장 커패시터"로 지칭됨)를 포함할 수 있다.
커패시터를 충전, 방전, 판독 또는 재충전하기 위해, 트랜지스터는 트랜지스터의 채널 영역을 통해 소스 영역과 드레인 영역 사이에 전류가 흐르는 "온" 상태로 선택적으로 조정될 수 있다. 트랜지스터는 전류의 흐름이 실질적으로 중단되는 "오프" 상태로 선택적으로 조정될 수 있다. 이상적으로, 오프 상태에서, 커패시터는 변화 없이, 그것의 전하를 유지할 것이다. 그러나, 종래 휘발성 메모리 셀들의 커패시터들은 시간이 흐르면서 전류가 방전되었다. 그에 따라, "오프" 상태에서도, 종래 휘발성 메모리 셀에는 보통 계속해서 커패시터로부터의 어느 정도의 전류가 흐를 것이다. 이러한 오프 상태 누서 전류는 해당 산업에 역치 아래의 누설 전류로 알려져 있다.
역치 아래의 누설 전류를 처리하고 메모리 셀의 커패시터를 그것의 의도된 로직 값에 대응하기에 적절한 전하에 유지시키기 위해, 종래 휘발성 메모리 셀들은 빈번하게 리프레시되었다. 역치 아래의 누설 전류는 또한 메모리 장치 내 메모리 셀들의 어레이의 제조 및 구성에 영향을 미칠 수 있다. 메모리 셀들의 역치 아래의 누설 전류율, 리프레시율, 셀 크기 및 열 예상량이 보통 메모리 장치들에 포함되는 휘발성 메모리 셀들 및 셀들의 어레이들의 설계, 제조 및 사용에서 중요한 고려 사항들이다. 균일한 산화물 반도체 채널을 갖는 종래 트랜지스터들은 균일한 반도체 물질로 형성된 채널들을 갖는 장치들보다 통상적으로 더 낮은 역치 아래의 누설 전류를 갖는다.
일부 실시 예에서, 반도체 장치는 하이브리드 트랜지스터를 포함한다. 상기 하이브리드 트랜지스터는 게이트 전극, 드레인 물질, 소스 물질, 및 상기 드레인 물질과 상기 소스 물질 사이에 작동 가능하게 결합되는 채널 물질을 포함한다. 상기 소스 물질 및 상기 드레인 물질은 고밴드갭 저유동성 물질인 상기 채널 물질에 비해 저밴드갭 고유동성 물질을 포함한다.
다른 실시 예들에서, 반도체 장치는 하이브리드 트랜지스터를 포함한다. 상기 하이브리드 트랜지스터는 인접한 게이트 전극의 길이에 의해 획정되는 채널 영역으로서, 적어도 고밴드갭 저유동성 물질을 포함하는, 상기 채널 영역, 및 상기 채널 영역의 대향하는 단부들 상에 배치되는 드레인 영역 및 소스 영역을 포함한다. 상기 드레인 영역 및 상기 소스 영역은 각각 적어도 저밴드갭 고유동성 물질을 포함한다.
다른 실시예들에서, 반도체 장치를 형성하는 방법은 기판에 의해 지지되는 하이브리드 트랜지스터를 형성하는 단계를 포함하며, 상기 하이브리드 트랜지스터를 형성하는 단계는 제1 저밴드갭 고유동성 물질을 포함하는 소스를 형성하는 단계, 상기 제1 저밴드갭 고유동성 물질과 결합되는 고밴드갭 저유동성 물질을 포함하는 채널을 형성하는 단계, 상기 고밴드갭 저유동성 물질과 결합되는 제2 저밴드갭 고유동성 물질을 포함하는 드레인을 형성하는 단계, 및 게이트 산화 물질을 통해 상기 채널과 분리되는 게이트를 형성하는 단계를 포함한다.
또 다른 실시 예들에서, 메모리 셀을 작동시키는 방법은 게이트 전극에 게이트 전압을 인가함으로써 하이브리드 트랜지스터를 인에이블하여 소스 영역과 드레인 영역 사이에 결합되는 채널 영역을 통해 구동 전류가 흐르게 하는 단계를 포함하며, 상기 채널 영역은 저밴드갭 고유동성 물질을 포함하는 상기 소스 영역 및 드레인 영역에 비해 고밴드갭 저유동성 물질을 포함한다.
도 1a는 본 개시의 일 실시 예에 따른 박막 트랜지스터의 개략적인 정단면도이다;
도 1b는 도 1a의 개략적인 단면 사시도이다;
도 2 및 3은 본 개시의 일 실시 예에 따른 수직 박막 트랜지스터의 개략적인 정단면도들이다;
도 4는 본 개시의 일 실시 예에 따른 어레이의 개략적인 사시도이다;
도 5a 내지 도 5l은 박막 트랜지스터를 형성하는 방법의 개시된 실시 예에 따른 제조 공정의 다양한 단계를 도시한다;
도 6 및 7은 본 개시의 일 실시 예에 따른 수직 구성으로 구성된 트랜지스터들의 개략적인 정단면도들이다;
도 8 및 9은 본 개시의 일 실시 예에 따른 평면 구성으로 구성된 트랜지스터들의 개략적인 정단면도들이다;
도 10a 및 도 10b는 다양한 게이트 전압을 인가할 때 트랜지스터에 대한 구동 전류 ID를 도시하는 그래프들이다;
도 11은 여기에 설명된 하나 이상의 실시 예의 메모리 어레이를 포함하는 반도체 장치의 간략화된 블록도이다; 그리고
도 12는 여기에 설명된 하나 이상의 실시 예에 따라 구현된 시스템의 간략화된 블록도이다.
메모리 구조물, 메모리 셀, 그러한 메모리 셀을 포함하는 어레이, 메모리 장치, 스위칭 장치 및 그러한 어레이를 포함하는 다른 반도체 장치에 포함될 수 있는 것과 같은 박막 트랜지스터가 개시되며, 그러한 어레이를 포함하는 시스템 및 그러한 메모리 구조물 제조 및 사용 방법이 또한 개시된다. 본 개시의 실시 예들은 다양한 상이한 메모리 셀(예를 들어, 휘발성 메모리, 비휘발성 메모리) 및/또는 트랜지스터 구성을 포함한다. 비제한적인 예들은 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 플래시 메모리, 저항성 랜덤 액세스 메모리(ReRAM), 전도성 브릿지 랜덤 액세스 메모리(전도성 브릿지 RAM), 자기 저항성 랜덤 액세스 메모리(MRAM), 상 변화 물질(PCM) 메모리, 상변화 랜덤 액세스 메모리(PCRAM), 스핀 토크 전달 랜덤 액세스 메모리(STTRAM), 산소 공핍 메모리(oxygen vacancy-based memory), 프로그램 가능한 컨덕터 메모리 강유전성 랜덤 액세스 메모리(FE-RAM) 등을 포함한다.
일부 메모리 장치는 전도성 라인들(예를 들어, 비트 라인들과 같은 데이터 라인들)에 수직으로(예를 들어, 직교로) 연장되는 추가의 전도성 라인들(예를 들어, 워드 라인들과 같은 액세스 라인들)을 포함하는 크로스-포인트 아키텍처로 배열된 메모리 셀들을 나타내는 메모리 어레이들을 포함한다. 메모리 어레이들을 메모리 셀들의 단일 데크(예를 들어, 단일 티어, 단일 레벨)를 나타내도록 2차원(2D)일 수 있거나, 또는 메모리 셀들의 다수의 데크(예를 들어, 다수의 레벨, 다수의 티어)를 나타내도록 3-차원(3D)일 수 있다. 3D 메모리 어레이의 특정 메모리 셀들을 선택하기 위해 선택 장치들이 사용될 수 있다. 실시 예들은 비액세스 장치 구현에 이용되는 박막 트랜지스터들을 포함할 수 있다. 이의 비제한적인 예들은 데크 셀렉터 장치들, BOEL(back end of line) 라우팅 셀렉터 장치들 등을 포함한다.
본 개시의 실시 예들은 수직 배향형 트랜지스터들, 수평 배향형 트랜지스터들(즉, 평면형) 등을 포함하는 상이한 구성들의 트랜지스터들(예를 들어, 박막 트랜지스터들(TFT))을 포함할 수 있다. 메모리 셀들은 상이한 밴드갭 및 유동성 속성들을 보이는 상이한 물질들로 형성되는 하이브리드 액세스 트랜지스터들을 포함한다.
예를 들어, 일부 실시 예에서, 채널 영역의 적어도 일부는 비정질 산화물 반도체로 형성되는 채널 물질을 포함할 수 있다. 비제한적인 예들은 아연 주석 산화물(ZTO), IGZO(갈륨 인듐 아연 산화물(GIZO)로도 지칭됨), IZO, ZnOx, InOx, In2O3, SnO2, TiOx, ZnxOyNz, MgxZnyOz, InxZnyOz, InxGayZnzOa, ZrxInyZnzOa, HfxInyZnzOa, SnxInyZnzOa, AlxSnyInzZnaOd, SixInyZnzOa, ZnxSnyOz, AlxZnySnzOa, GaxZnySnzOa, ZrxZnySnzOa, InGaSiO 및 다른 유사한 물질들을 포함할 수 있다.
여기서 사용될 때, 용어 "기판(substrate)"은 메모리 셀들 내의 구성요소들과 같은 구성요소들이 형성되는 기본 물질 또는 구성을 의미하고 포함한다. 기판은 반도체 기판, 지지 구조물 상의 베이스 반도체 층, 금속 전극, 또는 하나 이상의 층, 구조물 또는 영역이 위에 형성된 반도체 기판일 수 있다. 여기에 설명되고 예시된 물질들은 층들로서 형성될 수 있지만, 물질들은 이에 제한되지 않고 다른 3차원 구성들로 형성될 수 있다. 기판은 종래의 실리콘 기판 또는 반도체 물질 층을 포함하는 다른 벌크 기판일 수 있다. 여기서 사용될 때, 용어 "벌크 기판(bulk substrate)"은 실리콘 웨이퍼들 뿐만 아니라, 실리콘 온 절연체("SOI") 기판, 이를테면 실리콘 온 사파이어("SOS") 기판 또는 실리콘 온 유리("SOG") 기판, 베이스 반도체 기반 상의 실리콘의 에피택셜 층 또는 실리콘 게르마늄(Si1-xGex, 여기서 x는 예를 들어, 0.2와 0.8 사이의 몰분율일 수 있음), 게르마늄(Ge), 갈륨 비소(GaAs), 질화 갈륨(GaN) 또는 인화 인듐(InP)과 같은 다른 반도체 또는 광전자 물질들을 의미하고 포함한다. 기판은 도핑될 수도 있고 도핑되지 않을 수도 있다. 또한, 이하의 구체적인 내용에서 "기판"을 언급할 때, 이전 프로세스 단계들이 베이스 반도체 구조물 또는 기반에 영역들 또는 접합부들을 형성하기 위해 이용되었을 수 있다.
여기서 사용될 때, "~ 밑", "~ 아래", "하측", "하부", "~ 위", "상측", "상부", "전", "후", "좌", "우" 등과 같은 공간적으로 상대적인 용어들은 도면들에 도시된 바와 같이 하나의 요소 또는 피처의 다른 요소(들) 또는 피처(들)과의 관계를 설명하기 위해 설명의 편의를 위해 사용될 수 있다. 달리 명시되지 않는 한, 공간적으로 상대적인 용어들은 도면들에 도시된 배향 외에 사용 또는 작동 중인 장치의 상이한 배향들을 망라하도록 의도된다. 예를 들어, 도면들에서 장치가 뒤집힐 경우, 다른 요소들 또는 피처들 "아래" 또는 "밑" 또는 "아래" 또는 "의 하부 상에"로서 설명되는 요소들은 다른 요소들 또는 피처들 "위" 또는 "의 상부에" 배향되게 된다. 따라서, "~아래"라는 용어는 용어가 사용되는 맥락에 따라 위와 아래 둘 다의 배향을 망라할 수 있으며, 이는 해당 기술분야의 통상의 기술자에게 명백할 것이다. 장치는 그 외 다르게 배향될 수 있고(90도 회전되거나 다른 배향들로), 여기에 사용된 공간적으로 상대적인 기술자들이 그에 따라 해석된다. 또한, 요소가 다른 요소를 "상에" 또는 "위에" 있는 것으로 지칭하는 것은 요소가 다른 요소의 바로 상부에 있거나, 인접하거나, 밑에 있거나 또는 직접 접촉하는 것을 포함한다. 또한 요소가 다른 요소의 간접적으로 상부에 있거나, 인접하거나, 밑에 있거나 또는 부근에 있는 것을 포함하는 경우, 다른 요소들이 그 사이에 존재한다. 그에 반해, 요소가 다른 요소 바로 "위에" 있다고 언급된 때에는, 중간에 다른 요소가 존재하지 않는 것으로 이해되어야 할 것이다.
여기서 사용될 때, 단수 형태들은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 형태도 포함한다. 또한, "제1", "제2" 등과 같은 지정자를 사용하는 여기서의 요소에 대한 임의의 언급은 그러한 제한이 명시적으로 언급되지 않는 한, 그러한 요소들의 양 또는 순서를 제한하지 않는다는 것을 이해해야 한다. 그보다, 이러한 지정자들은 여기서 둘 이상의 요소 또는 요소의 인스턴스를 구별하는 편리한 방법으로서 사용될 수 있다. 따라서, 제1 및 제2 요소들에 대한 언급이 단지 두 개의 요소만이 채용될 수 있거나 또는 제1 요소가 어떤 방식으로 제2 요소보다 선행해야 한다는 것을 의미하지는 않는다. 또한, 달리 언급되지 않는 한, 요소들의 집합은 하나 이상의 요소를 포함할 수 있다.
여기서 사용될 때, "및/또는"은 관련 열거된 항목들 중 하나 이상 항목의 임의의 ƒZ고 모든 조합을 포함한다.
여기서 사용될 때, 용어 "구성된"은 적어도 하나의 구조 및 적어도 하나의 장치 중 하나 이상의 동작을 미리 결정된 방식으로 가능하게 하는 적어도 하나의 구조 및 적어도 하나의 장치 중 하나 이상의 크기, 형상, 물질, 조성 및 배열을 지칭한다.
여기서 사용될 때, 소정의 파라미터, 속성 또는 조건에 관한 용어 "실질적으로"는 해당 기술분야의 통상의 기술자가 소정의 파라미터, 속성 또는 조건에 이를테면 용인되는 제조 공차 내에서 어느 정도의 변화가 충족된다는 것을 이해할 수 있는 정도를 의미하고 포함한다. 예로서, 실질적으로 충족되는 특정 파라미터, 특성 또는 조건에 따라, 파라미터, 속성 또는 조건은 90.0% 이상, 95.0% 이상, 99.0% 이상, 또는 심지어 99.9% 이상 충족될 수 있다.
여기에 제시된 도해들은 임의의 특정 구성요소, 구조, 장치 또는 시스템의 실제 뷰들이라는 의미는 아니고, 단지 본 개시의 실시예들을 설명하기 위해 채용되는 표현들이다. 실시 예들은 여기서 개략도들인 단면도들을 참조하여 설명된다. 따라서, 예를 들어, 제조 기술들 및/또는 공차의 결과로서 도시의 형상들로부터의 변형이 예상된다. 따라서, 여기에 설명된 실시 예들은 도시된 바와 같이 특정 형상들 또는 영역들로 제한되는 것으로 해석되어서는 안 되고 예를 들어, 제조에 기인한 형상들의 편차를 포함한다. 예를 들어, 박스 형상으로 도시되거나 설명된 영역은 통상적으로 거친 그리고/또는 비선형 피처들을 가질 수 있다. 또한, 도시된 예각은 둥글게 될 수 있다. 따라서, 도면에 도시된 영역들은 사실상 개략적이고 그것들의 형상들은 영역의 정밀한 형상을 도시하도록 의도되지 않으며 본 청구항들의 범위를 제한하지 않는다. 이제 같은 참조 부호들이 전체에 걸쳐 같은 구성요소들을 나타내는 도면들을 참조할 것이다. 도면들은 반드시 상이한 물질들에 대해 일정한 비율로 또는 비례적으로 그려진 것은 아니다.
이하의 구체적인 내용은 개시된 장치들 및 방법의 실시예들에 대한 상세한 설명을 제공하기 위해 구체적인 세부 사항들, 이를테면 물질 유형들 및 공정 조건들을 제공한다. 그러나, 해당 기술분야의 통상의 기술자는 본 개시 장치들의 실시 예들이 이러한 구체적인 세부 사항들 없이도 실시될 수 있다는 것을 이해할 것이다. 실제로, 본 장치들 및 방법들의 실시예들은 산업에 채용되는 종래의 반도체 제조 기술들과 함께 실시될 수 있다.
여기에 설명된 제조 공정들이 반도체 장치 구조물들을 처리하기 위한 완전한 공정 흐름을 형성하는 것은 아니다. 공정 흐름의 나머지는 해당 기술분야의 통상의 기술자들에 알려져 있다. 따라서, 단지 본 장치들 및 방법들의 실시 예들을 이해하는 데 필요한 방법들 및 반도체 장치 구조물들만 여기에 설명된다. 문맥이 달리 지시하지 않는 한, 여기에 설명된 물질들은 스핀 코팅, 블랭킷 코팅, 화학 기상 증착("CVD"), 원자 층 증착("ALD"), 플라즈마 강화 ALD 또는 물리 기상 증착("PVD")을 포함하지만 이에 제한되지 않는 임의의 적합한 기술에 의해 형성될 수 있다. 대안적으로, 물질들은 현장에서 성장될 수 있다. 형성될 특정 물질에 따라, 물질을 증착 또는 성장시키기 위한 기술은 해당 기술분야의 통상의 기술자에 의해 선택될 수 있다. 문맥이 달리 지시하지 않는 한, 여기에 설명된 물질의 제거는 에칭, 연마 평탄화 또는 다른 알려져 있는 방법들을 포함하지만 이에 제한되지 않는 임의의 적합한 기술에 의해 실현될 수 있다.
반도체 장치가 개시된다. 반도체 장치는 게이트 전극, 드레인 물질, 소스 물질, 및 드레인 물질과 소스 물질 사이에 작동 가능하게 결합되는 채널 물질을 포함하는 하이브리드 트랜지스터를 포함한다. 소스 물질 및 드레인 물질은 고밴드갭 저유동성 물질인 채널 물질에 비해 저밴드갭 고유동성 물질을 포함한다.
다른 반도체 장치가 개시된다. 반도체 장치는 인접한 게이트 전극의 길이에 의해 획정되는 채널 영역을 포함하는 하이브리드 트랜지스터, 및 채널 영역의 대향하는 단부들 상에 배치되는 드레인 영역 및 소스 영역을 포함한다. 채널 영역은 적어도 고밴드갭 저유동성 물질을 포함한다. 드레인 영역 및 소스 영역은 각각 적어도 저밴드갭 고유동성 물질을 포함한다.
도 1a는 본 개시의 일 실시 예에 따른 하이브리드 박막 트랜지스터(100)의 개략적인 정단면도이다; 도 1b는 도 1a의 박막 트랜지스터(100)의 개략적인 단면 사시도이다(예시의 용이함을 위해, 도 1b에는 제1 절연성 물질(160)이 도시되지 않는다.) 도 1a 및 도 1b는 여기서 함께 참조될 것이다.
트랜지스터(100)는 기판(112)에 의해 지지되는 소스 영역(120), 드레인 영역(150) 및 채널 영역(140)을 포함한다. 채널 영역(140)은 소스 영역(120) 및 드레인 영역(150) 둘 다와 동작 가능하게 결합될 수 있다. 트랜지스터(100)는 소스 영역(120), 채널 영역(140) 및 드레인 영역(150)이 기판(112)으로부터 실질적으로 수직하게 스택으로 연장되는, 실질적으로 수직인 배향을 가질 수 있다. 즉, 트랜지스터(100)는 수직 트랜지스터(즉, 수직 배향의 트랜지스터)일 수 있다.
소스 영역(120)은 소스 접촉부로서의 역할을 하는 제1 전도성 물질(118)과 결합되는 소스 물질(122)를 포함할 수 있다. 제1 전도성 물질(118)는 기판(112)의 일차 표면(114) 상에 배치될 수 있다. 일부 실시 예에서, 제1 전도성 물질(118)은 기판(112)의 일차 표면(114)의 대부분(예를 들어, 전체)에 걸쳐 배치될 수 있다. 대안적으로, 제1 전도성 물질(118)은 제1 전도성 물질(118)의 상측 표면이 기판(112)의 일차 표면(114)에 의해 획정되는 동일한 평면을 점유하며, 기판(112) 내에 형성될 수도 있다. 일부 실시 예에서, 제1 전도성 물질(118)과 기판(112) 사이에 하나 이상의 배리어 물질이 제공될 수 있다.
드레인 영역(150)은 드레인 접촉부로서의 역할을 하는 제2 전도성 물질(148)과 결합되는 드레인 물질(152)을 포함할 수 있다. 트랜지스터(100)가 기판(112)의 일차 표면(114)에 관해 수직으로 배치되는 실시 예에서, 제2 전도성 물질(148)은 드레인 물질(152) 위에 형성될 수 있다.
채널 영역(140)은 소스 물질(122)과 드레인 물질(152) 사이에 결합되는 채널 물질(142)을 포함할 수 있다. 물질들(122, 142, 152)은 또한 도 1a에 도시된 바와 같은(도 1b에는 도시되지 않음) 제1 절연 물질(160) 내에 적어도 부분적으로 위치할 수 있다. 제1 절연성 물질(160)은 트랜지스터(100)를 둘러싸고 지지할 수 있다. 제1 절연성 물질(160)은 종래의 층간 유전체 물질일 수 있다. 제2 절연성 물질(144)은 제3 전도성 물질(124)로 형성된 게이트 전극(126)과 채널 물질(142)을 분리할 수 있다. 제2 절연성 물질(144)은 채널 물질(142)의 측벽들을 따라 제공될 수 있고, 일부 실시 예에서는 소스 물질(122) 및 드레인 물질(152)의 측벽들을 따라 제공될 수 있다. 제2 절연성 물질(144)은 산화물(예를 들어, 이산화 규소(SiO2), 고-K 물질들, 이를테면 HfO2, AlOx, 또는 이들의 조합물들)과 같은 종래의 게이트 절연체 물질로 형성될 수 있다. 제2 절연성 물질(144)은 "게이트 산화물"로 지칭될 수도 있다.
게이트 전극(126)은 트랜지스터(100)가 인에이블(즉, "온")될 때 전류가 채널 영역(140)을 선택적으로 통과할 수 있게 하도록 채널 영역(140)과 작동 가능하게 상호 연결되도록 구성된다. 그러나, 트랜지스터(100)가 디스에이블(즉, "오프")될 때, 전류는 화살표(146)로 나타낸 바와 같이 드레인 영역(150)으로부터 소스 영역(120)으로 누설될 수 있다. 게이트 전극(126)은 데이터/센스 라인(예를 들어, 비트 라인)으로서 구성될 수 있는, 제1 전도성 물질(118)에 수직하게 배열된 액세스 라인(예를 들어, 워드 라인)으로서 구성될 수 있다.
트랜지스터(100)는 소스 물질(122), 채널 물질(142) 및 드레인 물질(152)이 상이한 레벨들의 유동성을 보이는 상이한 유형들의 물질들인 하이브리드 트랜지스터일 수 있다. 일부 실시 예에서, 소스 물질(122) 및 드레인 물질(152)은 고밴드갭 저유동성 물질로 형성된 채널 물질(142)에 비해 저밴드갭 고유동성 물질로 형성될 수 있다. 예를 들어, 소스 물질(122) 및 드레인 물질(152)은 도핑된 반도체 물질(예를 들어, Si, SiGe, Ge, SiCo, 전이 금속 디칼코게아니드(TMD, Transition Metal Dichalcogenides) 등)로 형성될 수 있고 채널 물질(142)은 산화물 반도체 물질(예를 들어, ZTO, IGZO, IZO, ZnOx, InOx, In2O3, SnO2, TiOx, ZnxOyNz, MgxZnyOz, InxZnyOz, InxGayZnzOa, ZrxInyZnzOa, HfxInyZnzOa, SnxInyZnzOa, AlxSnyInzZnaOd, SixInyZnzOa, ZnxSnyOz, AlxZnySnzOa, GaxZnySnzOa, 및ZrxZnySnzOa, InGaSiO, 및 다른 유사한 물질들 등)로 형성될 수 있다. 도핑된 반도체 물질은 N-도핑된 물질들 또는 P-도핑된 물질들을 포함할 수 있다. 도핑은 요구되는 바에 따라 균일할 수도 불균일할 수도 있다. 일부 실시 예에서, 소스 물질(122) 및/또는 드레인 물질(152)은 저밴드갭 금속 산화물들(예를 들어, 도핑되거나 도핑되지 않은)로 형성될 수 있다.
하이브리드 트랜지스터(100)는 소스 및 드레인 물질들(112, 152)에 비해 고원자가 전자대 오프셋을 갖는 채널 물질(142)을 포함하며, 이는 채널 영역(140) 내부 원자가 전자대로부터의 터널링을 억제할 수 있으며 이는 두 개의 전도성 접촉부 사이에서 연장되는 균일한 비정질 산화물 반도체 물질을 갖는 종래의 트랜지스터와 유사하게 게이트 유도 드레인 누설(GIDL)을 감소시킬 수 있다. 그러나, 소스 및 드레인 물질들(122, 152)은 채널 물질(142)보다 고유동성을 가질 수 있으며, 이는 종래 장치들에 비해 소스 및 드레인 접촉부들(물질들(118, 148))과의 접촉 저항(RCON, contact resistance)을 개선하고 또한 온 전류(ION, on current)를 개선할 수 있다. 그에 따라, 하이브리드 트랜지스터(100)는 종래의 장치들에 비해 높은 온 전류(ION) 및 낮은 오프 전류(IOFF, off current)를 갖는 조합된 이점을 보일 수 있다. 또한, 게이트 길이(LG) 뿐만 아니라 상이한 물질들(122, 142, 152)의 길이들도 요구되는 바에 따라 다른 장치 메트릭(예를 들어, DIBL, SVTM 등)을 조정하도록 선택될 수 있다.
일부 실시 예에서, 물질들(122, 142, 152)은 도시된 바와 같이 별개의 영역들일 수 있다. 결과적으로, 각 영역 내에서, 각각의 물질(122, 142, 152)은 그것들 사이에 별개의 전이부를 가져 적어도 실질적으로 균일할 수 있다. 일부 실시 예에서, 물질들(122, 142, 152)은 특히 전이부들에서 함께 혼합될 수 있다 - 실질적으로 균일해지기 전에. 일부 실시 예에서, 채널 물질(142)로부터 소스 및 드레인 물질들(122, 152)로의 밴드갭은 균일하게 등급이 나뉠 수 있다. 채널 물질(142)의 길이가 게이트 전극(124)과 대략 동일한 것으로 도시되어 있지만, 채널 물질(142)의 길이는 요구되는 바에 따라 더 짧거나 더 길 수 있다. 일부 실시 예에서, 용인되는 오프 전류(IOFF)를 유지하면서 온 전류(ION)를 증가시키기 위해 소스 및 드레인 물질들(122, 152)의 길이들에 비해 채널 물질(142)의 길이를 짧게하는 것이 바람직할 수 있다.
각각의 제1 전도성 물질(118) 및 제2 전도성 물질(148)은 하나의 금속, 금속들의 혼합물 또는 상이한 금속들의 층들로 형성될 수 있다. 예를 들어, 제한 없이, 제1 전도성 물질(118) 및/또는 제2 전도성 물질(148)은 질화 티타늄, 구리, 텅스텐, 질화 텅스텐, 몰리브덴, 다른 전도성 물질들 및 이들의 임의의 조합물로 형성될 수 있다.
일부 실시 예에서, 제2 전도성 물질(148)은 게이트 전극(126)의 제3 전도성 물질(124)과 평행한 라인들로 제공될 수 있다. 예를 들어, 하나보다 많은 메모리 셀이 제2 전도성 물질(148)로 형성될 때, 제2 전도성 물질(148)은 정렬된 세그먼트들로 형성될 수 있다(예를 들어, 도 4에 도시된 바와 같이). 제2 전도성 물질(148)의 각각의 정렬된 세그먼트는 별개의 메모리 셀의 드레인 영역(150)에 결합될 수 있다. 제2 전도성 물질(148)의 세그먼트화는 제2 전도성 물질(148)의 각 세그먼트의 서로간 전기적 절연을 제공할 수 있다.
게이트 전극(126)의 제3 전도성 물질(124)은 하나의 금속, 금속들의 혼합물 또는 상이한 금속들의 층들로 형성될 수 있다. 예를 들어, 제한 없이, 게이트 전극(126)의 제3 전도성 물질(124)은 질화 티타늄으로 형성될 수 있다. 게이트 전극(126)과 주변 구성요소들 사이에는 배리어 물질(도시되지 않음)이 제공될 수 있다. 게이트 전극(126)을 형성하는 제3 전도성 물질(124)은 제1 절연성 물질(160)에 의해 제1 전도성 물질(118)과 절연될 수 있다.
트랜지스터(100)가 메모리 셀과 같은 메모리 구조물 내에 통합되는 실시 예들의 경우, 저장 요소(도시되지 않음)는 메모리 셀을 형성하기 위해 트랜지스터(100)와 동작 가능하게 통신할 수 있다. 메모리 셀은 소스 영역, 드레인 영역, 및 소스 물질 및 드레인 물질에 대한 채널 물질에 대해 상이한 물질 유형들을 포함하는 채널 영역을 포함하는 액세스 트랜지스터를 포함한다. 상이한 물질 유형들은 서로에 비해 저밴드갭 고유동성 또는 고밴드갭 저유동성 중 어느 하나인 상이한 영역들을 포함할 수 있다. 메모리 셀은 트랜지스터와 동작 가능하게 통신하는 저장 요소를 더 포함한다. 해당 기술분야의 통상의 기술자들에 의해 알려져 있는 바와 같은 상이한 구성들의 저장 요소들도 고려된다. 예를 들어, 저장 요소들(예를 들어, 커패시터들)은 컨테이너 구조, 평면형 구조 등으로서 구성될 수 있다. 액세스 트랜지스터는 저장 요소에 저장된 전하의 판독 및/또는 기록 동작을 가능하게 한다. 트랜지스터(100)는 메모리 장치(예를 들어, 가변 저항성 메모리 장치, 이를테면 RRAM 장치, CBRAM 장치, MRAM 장치, PCM 메모리 장치, PCRAM 장치, STTRAM 장치, 산소 공핍 메모리 장치 및/또는 프로그램 가능한 전도체 메모리 장치) 내에 액세스 트랜지스터 또는 다른 선택 장치로서 통합될 수 있다.
또한 하이브리드 트랜지스터를 동작시키는 방법이 개시된다. 상기 방법은 게이트 전극에 게이트 전압을 인가함으로써 하이브리드 트랜지스터를 인에이블하여 소스 영역과 드레인 영역 사이에 결합되는 채널 영역을 통해 구동 전류가 흐르게 하는 단계를 포함하며, 채널 영역은 저밴드갭 고유동성 물질을 포함하는 소스 영역 및 드레인 영역에 비해 고밴드갭 저유동성 물질을 포함한다.
특히, 트랜지스터(100)는 전류가 제1 저밴드갭 고유동성 물질, 고밴드갭 저유동성 물질 및 제2 저밴드갭 고유동성 물질을 통과할 수 있게 하도록 선택적으로 "온" 상태로 턴 온(즉, 인에이블된)될 수 있다. 트랜지스터(100)는 또한 전류 흐름을 실질적으로 중단시키기 위해 선택적으로 "오프" 상태로 전환(즉, 디스에이블)될 수 있다. 선택 장치와 통합될 때, 트랜지스터(100)를 인에이블 또는 디스에이블하면 요구되는 구조에 연결 또는 연결 해제될 수 있다. 액세스 트랜지스터로서 통합될 때, 트랜지스터(100)는 특정 동작(예를 들어, 판독, 기록 등) 동안 저장 요소에 대한 액세스를 가능하게 할 수 있다. 그러나, 전류는 "오프"상태에서 저장 요소로부터 채널 영역(140)을 통해 화살표(146) 방향 그리고/또는 다른 방향들로 "누설"될 수 있다. 메모리 셀을 리프레시하는 것은 각 메모리 셀을 판독 및 재충전하여 저장 요소를 적절한 이진 값(예를 들어, 0 또는 1)에 대응하는 전하로 복원하는 것을 포함할 수 있다.
도 1a 및 도 1b에 도시된 바와 같이, 물질들(122, 142, 152)은 저밴드갭 고유동성 물질(예를 들어, 소스 물질(122), 드레인 물질(152))과 고밴드갭 저유동성 물질(예를 들어, 채널(142))이 번갈아 나오는 세 개의 별개의 영역으로 도시되어 있다. 다른 구성들도 고려된다. 예를 들어, 채널 영역(140)은 셋보다 많은 추가의 영역들을 포함할 수 있다. 예를 들어, 도 2에 도시된 바와 같이, 채널 영역(140)은 고밴드갭 저유동성 물질(예를 들어, 142A, 142C)과 저밴드갭 고유동성 물질(예를 들어, 142B)이 번갈아 나올 수 있는 채널 물질들(142A, 142B, 142C)을 포함할 수 있다.
도 1a, 도 1b 및 도 2에 도시된 바와 같이, 게이트 전극(126)은 채널 물질(142)의 측벽들 중 하나를 따라 지나는 단면 게이트를 포함할 수 있다. 다른 구성들도 고려된다. 예를 들어, 도 3에 도시된 바와 같이, 게이트 전극(126)은 전극들이 채널 물질(142)의 각각의 측벽들의 적어도 일부를 따라 제공되는 양면 게이트를 포함할 수 있다. 일부 실시 예에서, 게이트 전극(126)은 전극들이 채널 물질(142)의 각각의 측벽들 및 전벽 또는 후벽의 적어도 일부를 따라 제공되는 삼면 게이트를 포함할 수 있다. 그에 따라, 게이트 전극(126)은 "U" 게이트로서 구성될 수 있다. 또 다른 실시 예들에서, 게이트 전극(126)은 채널 물질(142)의 각각의 측벽들, 전벽 및 후벽을 등각으로 커버하는 주변 게이트를 포함할 수 있다. 또 다른 실시 예들에서, 게이트 전극(126)은 채널 물질(142)의 각각의 측벽들, 전벽 및 후벽의 단지 일부를 둘러싸는 링 게이트를 포함할 수 있다. 다양한 구성의 게이트 전극(126) 형성은 해당 기술분야에 알려져 있는 기술들에 따라 이루어질 수 있다. 따라서, 이러한 다른 구성들을 형성하기 위한 세부 사항들은 여기에 제공되지 않는다.
도 4는 상술된 바와 같이 다수의 유형의 물질들(122, 142, 152)을 갖는 트랜지스터들(100)의 개략적인 사시도이다. 트랜지스터들(100)은 본 개시의 일 실시 예에 따른 메모리 어레이의 대응하는 메모리 셀들에 대한 액세스 트랜지스터들로서 이용될 수 있다. 그러한 것으로, 트랜지스터들(100)은 대응하는 저장 요소(도시되지 않음)에 결합되어 메모리 셀을 형성할 수 있다. 상술된 바와 같이, 해당 기술분야의 통상의 기술자들에게 명백할 다양한 구성들의 저장 요소들이 고려된다. 각 메모리 셀은 그 측들의 치수들에 따라 셀 면적을 획정한다. 각 측은 셀 측 치수를 가질 수 있다. 셀은 동일한 폭 및 길이 셀 측 치수들을 가질 수 있다. 각 메모리 셀의 커패시터의 치수들은 비교적 작을 수 있고 메모리 셀들은 서로에 관해 조밀하게 패킹될 수 있다. 일부 실시 예에서, 본 개시의 각 메모리 셀의 셀 측 치수는 실질적으로 2F 이하일 수 있으며, 여기서 F는 해당 기술분야에 종래의 제조 기술들에 의해 제조될 수 있는 가장 작은 피처 크기로 알려져 있다. 따라서, 각 메모리 셀의 셀 면적은 4F와 실질적으로 동일할 수 있다.
그러한 메모리 어레이는 동일한 수평면에 로우들 및 컬럼들로 정렬된 메모리 셀들을 포함할 수 있다. 각 트랜지스터(100)의 소스 영역(120)을 형성하는 제1 전도성 물질(118)은 각 트랜지스터(100)에 대해 적층된 물질들(122, 142, 152)에 수직하게 배열될 수 있다. 마찬가지로, 각 트랜지스터(100)에 대한 드레인 접촉부를 형성하는 제2 전도성 물질(148)이 각 트랜지스터(100)에 대해 적층된 물질들(122, 142, 152)에 수직하게 배열될 수 있다. 제2 절연성 물질(144) 및 게이트 전극(126)은 채널 물질(142)에 평행하게 그리고 제1 전도성 물질(118) 및 제2 전도성 물질(148)에 수직하게 배열될 수 있다. 특정 로우 내의 다수의 메모리 셀은 동일한 게이트 전극(126), 제2 절연성 물질(144) 및 채널 물질(142)과 작동 가능하게 통신할 수 있다. 따라서, 예를 들어, 게이트 전극(126)은 제1 메모리 셀의 채널 영역(140)과 작동 가능하게 통신하고 또한 제1 메모리에 인접한 제2 메모리 셀의 채널 영역(140)과 작동 가능하게 통신할 수도 있다. 상응하여, 특정 컬럼 내 다수의 메모리 셀은 동일한 제1 전도성 물질(118) 및 제2 전도성 물질(148)과 작동 가능하게 통신할 수 있다.
반도체 장치를 형성하는 방법이 개시된다. 상기 방법은 기판에 의해 지지되는 하이브리드 트랜지스터를 형성하는 단계를 포함하며, 이는 제1 저밴드갭 고유동성 물질을 포함하는 소스를 형성하는 단계, 제1 저밴드갭 고유동성 물질과 결합되는 고밴드갭 저유동성 물질을 포함하는 채널을 형성하는 단계, 고밴드갭 저유동성 물질과 결합되는 제2 저밴드갭 고유동성 물질을 포함하는 드레인을 형성하는 단계, 및 게이트 산화 물질을 통해 채널과 분리되는 게이트를 형성하는 단계를 포함한다.
도 5a 내지 도 5j는 메모리 셀을 형성하는 방법의 개시된 실시 예에 따른 제조 공정의 다양한 단계를 도시한다. 상기 방법은 상술되고 도 1a 및 도 1b에 도시된 것과 같은 트랜지스터(100)를 제조할 수 있다.
특히 도 5a를 참조하면, 상기 방법은 일차 표면(114)을 갖는 기판(112)을 형성하는 단계를 포함할 수 있다. 기판(112), 또는 적어도 일차 표면(114)은 반도체 물질(예를 들어, 실리콘) 또는 해당 기술분야에 알려져 있는 다른 물질로 형성될 수 있다.
도 5b를 참조하면, 상기 방법은 기판(112)에 의해 지지되는 제1 전도성 물질(118)를 형성하는 단계를 포함한다. 제1 전도성 물질(118)은 도 1b에 도시된 바와 같이, 기판(112)의 일차 표면(114)을 커버하는 연속 층으로서 형성될 수 있다. 대안적으로, 제1 전도성 물질(118)은 도 5b에 도시된 바와 같이, 기판(112) 상에 또는 그것 내에 세장형 라인으로서 형성될 수 있다. 제1 전도성 물질(118)의 세장형 라인들은 정렬된 메모리 셀들의 어레이 내에 메모리 셀을 포함하는 실시 예들에 포함하기에 좋을 수 있다. 그러한 것으로, 하나의 메모리 셀의 제1 전도성 물질(118)이 특정 로우 또는 컬럼의 다른 메모리 셀들로 연장될 수 있다. 제1 전도성 물질(118)의 복수의 정렬된 세장형 라인은 평행하게 배열되고 기판(112)의 일부에 의해 서로 분리될 수 있다.
도 5b에 도시된 바와 같이, 제1 전도성 물질(118)은 제1 전도성 물질(118)의 상면이 기판(112)의 일차 표면(114)에 의해 획정되는 평면과 정렬되도록 기판(112) 내에 금속 라인으로서 형성된다. 일부 실시 예에서, 상기 방법은 기판(112)에 트렌치를 에칭하는 단계 및 트렌치 내에 제1 전도성 물질(118)을 증착하는 단계를 포함할 수 있다. 제1 전도성 물질(118)을 형성하는 단계는 제1 전도성 물질(118)의 상면들 및 기판(112)의 일차 표면(114)을 평탄화하는 단계 또는 제1 전도성 물질(118)의 상면만을 평탄화하는 단계를 더 포함할 수 있다. 제1 전도성 물질(118) 및 기판(112)을 평탄화하는 단계는 연마 평탄화, 화학적 기계적 연마 또는 평탄화(CMP), 에칭 공정 또는 다른 알려져 있는 방법들을 포함할 수 있다.
도 5c를 참조하면, 본 방법은 제3 전도성 물질(124)을 제1 전도성 물질(118)로부터 절연되게 형성하는 단계를 더 포함한다. 제3 전도성 물질(124)을 제1 전도성 물질(118)로부터 절연되게 형성하는 단계는 제3 전도성 물질(124)이 제1 절연성 물질(160) 내에 유동적인 것으로 나타나도록 제3 전도성 물질(124)을 형성하는 단계를 포함할 수 있다. 이러한 기술들은 제1 양의 제1 절연성 물질(160)를 침착시키는 것, 제1 침착된 양의 제1 절연성 물질(160)의 상면 상에 또는 상면에 제3 전도성 물질(124)을 형성하는 것, 그리고 제2 양의 제1 절연성 물질(160)을 도포하여 제3 전도성 물질(124)을 커버하는 단계를 포함할 수 있다. 그것은 제2 양의 제1 절연성 물질(160)의 상면을 평탄화하는 단계를 더 포함할 수 있다. 제2 양의 제1 절연성 물질(160)의 상면을 평탄화하는 단계는 해당 기술분야의 통상의 기술자에 의해 전술한 평탄화 기술들 또는 다른 적절한 기술 중 임의의 기술로 실현될 수 있다.
도 5d 및 5e를 참조하면, 본 방법은 제1 전도성 물질(118) 및 제3 전도성 물질(124)의 부분들에 의해 적어도 부분적으로 경계가 정해지는 개구부를 형성하는 단계를 더 포함한다. 그러한 개구부를 형성하는 단계는 하나 이상의 단계로 실현될 수 있다. 개구부는 도 2d에 도시된 바와 같이, 제1 전도성 물질(118)의 일부를 노출시키도록 제1 개구부(128)를 형성함으로써, 그리고 그 다음 도 2e에 도시된 바와 같이, 제3 전도성 물질(124)의 일부를 또한 노출시키도록 제2 개구부(130)를 형성함으로써 형성될 수 있다. 대안적으로, 개구부는 한 단계에서 제1 전도성 물질(118)과 제3 전도성 물질(124) 둘 다를 노출시킴으로써 형성될 수도 있다. 제1 전도성 물질(118) 및 제3 전도성 물질(124)의 일부를 노출시키는 개구부를 형성하는 데 적절한 기술 또는 기술들을 선택하고 구현하는 것은 해당 기술분야의 통상의 기술자들에 의해 이해될 수 있다. 이러한 기술들은 제1 전도성 물질(118)의 일부와 접촉하도록 제1 개구부(128)를 형성하기 위해 제1 절연성 물질(160)을 등방성 에칭하는 단계를 포함할 수 있다. 기술들은 제3 전도성 물질(124)이 또한 노출될 때까지, 제1 절연성 물질(160)을 이방성 에칭하여 이전에 형성된 제1 개구부(128)의 폭을 확장시켜, 제2 개구부(130)를 형성하는 단계를 더 포함할 수 있다. 예를 들어, 제한 없이, 제2 개구부(130)는 반응성 이온 에칭 공정을 사용하여 형성될 수 있다.
제1 전도성 물질(118) 및 제3 전도성 물질(124)에 의해 적어도 부분적으로 경계가 정해지는 개구부를 형성하기 위한 그러한 기술들의 사용으로 인해, 제3 전도성 물질(124)은 제1 전도성 물질(118)의 위치로부터 오프셋될 수 있다. 즉, 일부 실시 예에서, 제3 전도성 물질(124)은 제1 전도성 물질(118)의 수평면들이 제3 전도성 물질(124)의 수평면들과 수직으로 정렬되도록 제1 전도성 물질(118)과 정확하게 정렬되어 형성될 수 있다. 그러한 실시 예에서, 제3 전도성 물질(124)은 제1 전도성 물질(118)과 완전히 중첩 및 정렬될 수 있다. 다른 실시 예들에서는, 제3 전도성 물질(124) 및 제1 전도성 물질(118) 중 하나가 물질들(124, 118) 중 하나를 통과하는 기판(112)의 일차 표면(114)에 수직인 수직면들이 다른 물질(118, 124)과 교차하도록 다른 물질과 완전히 중첩될 수 있다. 다른 실시 예들에서, 제3 전도성 물질(124)은 제1 전도성 물질(118) 및 제3 전도성 물질(124) 둘 다의 적어도 일부가 기판(112)의 일차 표면(114)에 수직인 수직 평면의 공간을 차지하도록 제1 전도성 물질(118)과 부분적으로 중첩되도록 형성될 수 있다. 또 다른 실시 예들에서, 제3 전도성 물질(124)은 기판(112)의 일차 표면(114)에 수직인 수직 평면이 제1 전도성 물질(118)과 제3 전도성 물질(124) 둘 다와 교차하지 않도록 제1 전도성 물질(118)로부터 완전히 오프셋될 수 있다. 제1 전도성 물질(118) 및 제3 전도성 물질(124)의 겹치거나 겹치지 않는 위치들에 관계 없이, 개구부(130)를 형성할 때, 제1 전도성 물질(118)의 적어도 일부가 노출되고 제3 전도성 물질(124)의 적어도 일부가 노출된다.
도시된 실시 예에 따르면, 형성된 제2 개구(130)는 제1 전도성 물질(118)의 상측 부분에 의해 제2 개구부(130)의 하부(136)를 따라 적어도 부분적으로 경계가 정해지고 제3 전도성 물질(124)의 측 부분에 의해 제2 개구부(130)의 측벽들(134) 중 하나를 따라 적어도 부분적으로 경계가 정해진다. 단면 게이트 전극(126)을 수반하는 실시 예들에서, 제2 개구부(130)는 제1 전도성 물질(118) 및 제2 전도성 물질(124)의 적어도 일부를 노출시키기 위해 제1 절연성 물질(160)을 통해 트렌치를 형성함으로써 형성될 수 있다. 게이트 전극(126)이 양면 게이트, 서라운드 게이트, 링 게이트 또는 "U" 게이트인 것들과 같은 다른 실시 예들에서, 제2 개구부(130)를 형성하는 단계는 제3 전도성 물질(124)을 통과하는 제2 개구부(130)를 형성하기 위해 제3 전도성 물질(124)의 중앙 부분들을 제거하는 단계를 포함할 수 있다. 그러한 제2 개구부(130)는 제1 전도성 물질(118)의 상측 부분에 의해 제2 개구부(130)의 하부(136)를 따라 부분적으로 경계가 정해지고 제3 전도성 물질(124)의 측 부분들에 의해 다수의 측벽(134)을 따라 경계가 정해질 수 있다.
도 5f를 참조하면, 상기 방법은 형성된 개구(130)의 측벽들(134) 상에 제2 절연성 물질(144)을 형성하는 단계를 포함한다. 제2 절연성 물질(144)은 산화물과 같은 유전체 물질로 형성될 수 있다. 제2 절연성 물질(144)는 측벽들(134) 상에 물질을 등각으로 침착함으로써 형성될 수 있다. 예를 들어, 제한 없이, 제2 절연성 물질(144)은 원자 층 증착(ALD)에 의해 형성될 수 있다. 제2 개구(130)의 측벽들(134) 상에 제2 절연성 물질(144)을 형성하는 데 적절한 기술을 선택하고 구현하는 것은 해당 기술분야의 통상의 기술자들에 의해 이해될 수 있다. 제2 개구부(130)의 측벽들(134)을 따라 제2 절연성 물질(144)를 형성하는 것은 제2 개구부(130)의 폭을 감소시켜, 약간 더 좁은 개구부(130)를 형성할 수 있다.
제2 절연성 물질(144)을 형성하는 것은 제2 개구(130)의 측벽들(134) 상에 뿐만 아니라 제3 전도성 물질(124)의 노출된 표면들 상에도 제2 절연성 물질(144)을 형성하는 것을 포함할 수 있다. 종래의 스페이서 에칭 기술과 같은 물질 제거 기술은 제1 전도성 물질(118)의 상면을 커버하는 제2 절연성 물질(144)을 제거하면서 의해 제3 전도성 물질(124)은 제2 절연성 물질(144)에 의해 덮히게 남기도록 사용될 수 있다.
도 5g 내지 5i를 참조하면, 개구부(130)는 소스 물질(122)(도 5g), 채널 물질(142)(도 5h) 및 드레인 물질(152)(도 5i)을 위한 물질들로 채워지며, 이것들은 상이한 밴드갭 및 유동성 속성들을 보이는 상이한 유형들의 물질들을 포함한다. 일부 실시 예에서, 소스 물질(122) 및 드레인 물질(152)은 동일한 물질 유형일 수 있는 반면, 제2 물질(142)는 상이한 물질 유형일 수 있다.
비제한적인 예로서, 소스 물질(122) 및 드레인 물질(152)은 저밴드갭 고유동성 물질로 형성될 수 있고, 채널 물질(142)은 고밴드갭 저유동성 물질로 형성될 수 있다. 예를 들어, 제한 없이, 개구부(130)는 도핑된(예를 들어, N 도핑된) 반도체 물질로 채워져 소스 물질(122)을 제1 전도성 물질(118) 상에 배치되게 형성할 수 있다(도 5g 참조). 그 다음, 개구부(130)는 산화물 반도체 물질로 채워져 채널 물질(142)을 소스 물질(122) 상에 배치되게 형성할 수 있다(도 5h 참조). 개구부(130)는 도핑된(예를 들어, N 도핑된) 반도체 물질로 채워져 드레인 물질(152)을 채널 물질(142) 상에 배치되게 형성할 수 있다. 트랜지스터(100)의 다른 구성요소들(예를 들어, 제1 전도성 물질(118), 제3 전도성 물질(124) 및 제2 절연성 물질(144))을 섭씨 800도 미만의 제조 온도에서 형성하기 위한 종래의 기술들이 해당 기술분야에 알려져 있다. 그러한 기술들은 예를 들어, 섭씨 650도 미만의 제조 온도(예를 들어, 섭씨 200 내지 600도의 온도)를 필요로 할 수 있다. 상기 방법은 또한 제1 절연성 물질(160), 제2 절연성 물질(144) 및 드레인 물질(152)의 상면을 평탄화하는 단계를 포함할 수 있다. 이러한 상면들을 평탄화하는 것은 임의의 평탄화 기술을 사용하여 실현될 수 있다.
도 5j를 참조하면, 상기 방법은 제2 전도성 물질(148)을 드레인 물질(152) 상부에 그리고 그와 접촉하게 형성하는 단계를 더 포함한다. 메모리 셀을 더 형성할 때, 해당 기술분야의 통상의 기술자들에 의해 알려져 있는 다양한 구성의 저장 요소들에 따른 메모리 셀을 형성하기 위해 저장 요소(예를 들어, 커패시터)가 또한 제2 전도성 물질(148) 위에 형성될 수 있다.
일부 실시 예에서, 트랜지스터를 형성하는 단계는 드레인, 채널 및 소스 물질들을 포함하는 막들의 스택이 침착되고, 라인들을 형성하도록 처음 에칭되고, 수직 방향으로 다시 채워지고 에칭되어 필라에 뒤이어 게이트-산화물 및 게이트 금속을 형성하는 게이트 라스트 플로우 형성을 포함할 수 있다. 해당 기술분야의 통상의 기술자들에 의해 알려진 바와 같은 트랜지스터를 형성하는 다른 방법들도 고려된다.
도 6 및 7은 본 개시의 일 실시 예에 따른 수직 구성으로 구성된 트랜지스터들의 개략적인 정단면도들이다. 수직 하이브리드 트랜지스터들(600, 700)의 구성은 기판(112) 및 제1 전도성 물질(118)에 관해 수직 방향으로 상이한 유형들의 소스 물질(122), 채널 물질(142) 및 드레인 물질(152)이 적층될 수 있다는 점에서 도 1a의 구성과 대체로 유사하다. 그러나, 도 6에서, 하이브리드 트랜지스터(600)의 채널 물질(142)은 소스 물질(122)의 상부로부터 드레인 물질(152)의 하부까지 테이퍼되는 넓은 베이스를 가질 수 있다. 또한, 채널 물질(126)은 게이트 전극(126)의 길이에 의해 획정되는 전체 채널 길이(L)에 대해 수직으로 연장될 수 있다. 게이트 전극(126)은 이러한 테이퍼링을 수용하기 위해 약간 각이 질 수 있다. 도 7에서, 소스 물질(122) 및 드레인 물질(152)은 게이트 전극(126)의 길이에 의해 획정되는 채널 영역으로 연장될 수 있다. 결과적으로, 소스 물질(112)의 적어도 일부는 게이트 전극(126)의 하부 위로 연장될 수 있고, 드레인 물질(152)의 적어도 일부는 게이트 전극(126)의 상부 아래로 연장될 수 있다. 그에 따라, 게이트 전극(126)의 길이에 의해 획정되는 채널 영역(140)은 상이한 물질 유형들(예를 들어, 저유동성 및 고유동성 물질들)을 포함하는 하이브리드 채널일 수 있다. 채널 영역(140) 내 이러한 상이한 물질들(122, 142, 152)의 길이들은 요구되는 바에 따라 다른 장치 메트릭(예를 들어, DIBL, SVTM 등)을 조정하도록 선택될 수 있다. 그러한 테이퍼형 채널 영역의 형성은 해당 기술분야의 통상의 기술자들에 의해 알려져 있는 바와 같이 수행될 수 있다. 일부 실시 예에서, 채널 물질(142)로부터 소스 및 드레인 물질들(122, 152)로의 밴드갭은 균일하게 등급이 나뉠 수 있다. 일부 실시 예에서, 소스 및 드레인 물질들(122, 152)의 도핑은 불균일할 수도 있다. 예를 들어, 채널 길이(L) 내에서 게이트 전극(126)과 겹치는 소스 및 드레인 물질들(122, 152)의 부분은 게이트 전극(126)의 영역 밖의 부분들에서 소스 및 드레인 물질들(122, 152)의 고도핑 농도에 비해 저도핑 농도를 가질 수 있다.
일부 실시 예에서, 메모리 셀은 평면형 액세스 트랜지스터(즉, 수평 액세스 트랜지스터로도 지칭됨)를 포함하도록 구성될 수 있다. 도 8 및 도 9는 본 개시의 추가 실시 예들에 따른 그러한 평면형 액세스 트랜지스터의 비제한적인 예들을 도시한다.
도 8을 참조하면, 트랜지스터(800)는 트랜지스터(800)가 지되는 기판(812)을 포함할 수 있다. 게이트 전극(824)은 기판(812) 상에 배치될 수 있다. 일부 실시 예에서, 게이트 전극(824)을 한 전도성 물질과 기판(812) 사이에는 추가 물질(814)(예를 들어, 실리콘 산화물 물질)이 배치될 수 있다. 게이트 산화물 물질(840)은 게이트 전극(824)의 측벽들 주변을 포함하여 게이트 전극(824) 위에 형성될 수 있다. 소스 물질(822), 채널 물질(842) 및 드레인 물질(852)은 게이트 산화물 물질(840) 상에 형성될 수 있고, 소스 접촉부(802)를 통해 제1 전도성 물질(818)과, 그리고 드레인 접촉부(804)를 통해 제2 전도성 물질(848)과 결합될 수 있다. 물질들(822, 842, 852)은 상술 한 바와 같이 하이브리드 트랜지스터를 형성하기 위한 상이한 물질 유형들로 형성될 수 있다.
도 8에 도시된 바와 같이, 조합된 물질들(822, 842, 852)은 게이트 산화물 물질(840)보다 짧은 폭을 가질 수 있고, 제1 전도성 물질(818) 및 제2 전도성 물질(848)은 각각 채널 영역(844)의 적어도 두 측을 둘러쌀 수 있다. 물질들(822, 842, 852)은 그 각각의 전도성 물질들(818, 848)의 내부 단부들에 근접하여 배치될 수 있다.
도 9를 참조하면, 트랜지스터(900)는 도 8과 유사하게 적층되는 기판(912), 게이트 전극(924), 게이트 산화물(940), 및 소스 물질(922), 채널 물질(942) 및 드레인 물질(952)을 포함할 수 있다. 도 8 및 도 9의 실시 예들 간 하나의 차이점은 조합된 물질들(922, 942, 952) 및 게이트 산화물(940)의 길이가 실질적으로 동일 공간에 있을 수 있다는 점이다. 또한, 제1 전도성 물질(918) 및 제2 전도성 물질(948)은 채널 영역(944)의 상측 상에만 배치될 수 있고, 각각의 채널 물질들(942A, 942C)의 외측 단부에 근접하여 배치될 수 있다. 트랜지스터(900)는 채널 물질(942) 위에 형성되는 에칭 중단 물질(960) 및 부동화 물질(962)과 같은 추가의 물질들을 더 포함할 수 있다. 수평 트랜지스터의 다른 구성들도 상부 게이트 또는 하부 게이트 구성들을 포함하여 고려된다.
도 10a 및 도 10b는 다양한 게이트 전압을 인가할 때 트랜지스터에 대한 구동 전류(ID)를 도시하는 그래프들이다. 특히, 도 10b의 그래프(1050)는 도 10a의 그래프(1000)의 일부의 줌인 확대도이다. 라인(1002)은 본 개시의 실시 예들에 따른 하이브리드 트랜지스터에 대한 상이한 게이트 전압들(VG)으로 인한 구동 전류(ID)를 도시한다. 라인(1004)은 전도성 접촉부들 사이에 균일한 채널을 갖는 종래의 트랜지스터에 대한 상이한 게이트 전압들(VG)로 인한 구동 전류(ID)를 도시한다. 도 10a 및 도 10b에 도시된 바와 같이, 라인(1002)에 대한 오프 전류(VG가 0보다 작을 때 IOFF = ID)는 라인(1004)과 유사하지만, 온 전류(VG가 0보다 클 때 ION = ID)는 라인(1004)에 비해 증가된다. 그에 따라, 하이브리드 트랜지스터는 종래의 장치들에 비해 높은 온 전류(ION) 및 낮은 오프 전류(IOFF)를 갖는 이점을 조합할 수 있다.
또한 반도체 장치가 개시된다. 반도체 장치는 각각 상술된 바와 같이 구성된 하이브리드 액세스 트랜지스터 및 하이브리드 액세스 트랜지스터와 작동 가능하게 결합되는 저장 요소를 포함하는 DRAM 셀들을 포함하는 동적 랜덤 액세스 메모리(DRAM, dynamic random access memory) 어레이를 포함한다.
도 11은 여기에 설명된 하나 이상의 실시 예에 따라 구현된 반도체 장치(1100)의 간략화된 블록도이다. 반도체 장치(1100)는 메모리 어레이(1102) 및 제어 로직 구성요소(1104)를 포함한다. 메모리 어레이(1102)는 전술한 바와 같은 메모리 셀들을 포함할 수 있다. 제어 로직 구성요소(1104)는 메모리 어레이(1102) 내의 임의의 또는 모든 메모리 셀을 판독, 기록 또는 리프레시하기 위해 메모리 어레이(1102)와 작동 가능하게 결합될 수 있다. 그에 따라, 동적 랜덤 액세스 메모리(DRAM) 어레이를 포함하는 반도체 장치가 개시된다. DRAM 어레이는 복수의 DRAM 셀을 포함한다. 복수의 각각의 DRAM 셀은 전술한 바와 같이 산화물 반도체 물질을 포함하는 채널 영역 및 도핑된 반도체 물질을 포함하는 하나 이상의 소스 또는 드레인 영역을 갖는 하이브리드 액세스 트랜지스터를 포함한다.
또한 시스템이 개시된다. 시스템은 메모리 셀들의 메모리 어레이를 포함한다. 각 메모리 셀은 액세스 트랜지스터 및 트랜지스터와 작동 가능하게 결합되는 저장 요소를 포함할 수 있다. 액세스 트랜지스터는 상술한 바와 같이 구성될 수 있다.
도 12는 여기에 설명된 하나 이상의 실시 예에 따라 구현된 전자 시스템(1200)의 간략화된 블록도이다. 전자 시스템(1200)은 적어도 하나의 입력 장치(1202)를 포함한다. 입력 장치(1202)는 키보드, 마우스 또는 터치 스크린일 수 있다. 전자 시스템(1200)은 적어도 하나의 출력 장치(1204)를 더 포함한다. 출력 장치(1204)는 모니터, 터치 스크린 또는 스피커일 수 있다. 입력 장치(1202) 및 출력 장치(1204)는 반드시 서로 분리될 필요는 없다. 전자 시스템(1200)은 저장 장치(1206)를 더 포함한다. 입력 장치(1202), 출력 장치(1204) 및 저장 장치(1206)는 프로세서(1208)에 결합된다. 전자 시스템(1200)은 프로세서(1208)에 결합되는 메모리 장치(1210)를 더 포함한다. 메모리 장치(1210)는 여기에 설명된 하나 이상의 실시 예에 따른 적어도 하나의 메모리 셀을 포함한다. 메모리 장치(1210)는 메모리 셀들의 어레이를 포함할 수 있다. 전자 시스템(1200)은 컴퓨팅, 프로세싱, 산업 또는 소비자 제품을 포함할 수 있다. 예를 들어, 제한 없이, 시스템(1200)은 개인용 컴퓨터 또는 컴퓨터 하드웨어 구성요소, 서버 또는 다른 네트워킹 하드웨어 구성요소, 핸드헬드 장치, 태블릿 컴퓨터, 전자 노트북, 카메라, 전화, 음악 플레이어, 무선 장치, 디스플레이, 칩셋, 게임, 차량 또는 다른 알려져 있는 시스템들을 포함할 수 있다.
본 개시 내용이 다양하게 변형되고 다양한 형태로 구현되기 쉽지만, 특정 실시예들이 도면들에 예로서 도시되었고 여기서 상세하게 설명되었다. 그러나, 본 개시 내용은 개시된 특정 형태들로 제한되도록 의도되지 않는다. 그보다, 본 개시 내용은 이하의 첨부된 청구범위 및 그것들의 법적 등가물들에 의해 정의되는 바에 따라 본 개시 내용의 범위 내에 속하는 모든 변 형예, 조합 예, 등가물, 및 대체물을 망라한다.

Claims (1)

  1. 반도체 장치로서,
    하이브리드 트랜지스터를 포함하고, 상기 하이브리드 트랜지스터는:
    게이트 전극;
    드레인 물질;
    소스 물질; 및
    상기 드레인 물질과 상기 소스 물질 사이에 작동 가능하게 결합되는 채널 물질을 포함하며, 상기 소스 물질 및 상기 드레인 물질은 고밴드갭 저유동성 물질인 상기 채널 물질에 비해 저밴드갭 고유동성 물질을 포함하는, 반도체 장치.
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