KR101854197B1 - 표시 기판 및 이의 제조 방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 96
- 238000004519 manufacturing process Methods 0.000 title description 20
- 239000004065 semiconductor Substances 0.000 claims abstract description 97
- 238000005530 etching Methods 0.000 claims abstract description 14
- 229910044991 metal oxide Inorganic materials 0.000 claims abstract description 13
- 150000004706 metal oxides Chemical class 0.000 claims abstract description 13
- 230000002265 prevention Effects 0.000 claims abstract description 12
- 229910052751 metal Inorganic materials 0.000 claims description 58
- 239000002184 metal Substances 0.000 claims description 58
- 238000002161 passivation Methods 0.000 claims description 33
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 27
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 27
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 claims description 20
- AMWRITDGCCNYAT-UHFFFAOYSA-L hydroxy(oxo)manganese;manganese Chemical compound [Mn].O[Mn]=O.O[Mn]=O AMWRITDGCCNYAT-UHFFFAOYSA-L 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 13
- 230000001681 protective effect Effects 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- 229910004205 SiNX Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 239000011787 zinc oxide Substances 0.000 claims description 10
- 238000004544 sputter deposition Methods 0.000 claims description 6
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 5
- 229910006854 SnOx Inorganic materials 0.000 claims description 5
- 229910010303 TiOxNy Inorganic materials 0.000 claims description 5
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 claims description 5
- 229910001887 tin oxide Inorganic materials 0.000 claims description 5
- ZNOKGRXACCSDPY-UHFFFAOYSA-N tungsten trioxide Chemical compound O=[W](=O)=O ZNOKGRXACCSDPY-UHFFFAOYSA-N 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 3
- 229910005533 GaO Inorganic materials 0.000 claims 1
- 229910003087 TiOx Inorganic materials 0.000 claims 1
- 238000000137 annealing Methods 0.000 claims 1
- HLLICFJUWSZHRJ-UHFFFAOYSA-N tioxidazole Chemical compound CCCOC1=CC=C2N=C(NC(=O)OC)SC2=C1 HLLICFJUWSZHRJ-UHFFFAOYSA-N 0.000 claims 1
- 239000010410 layer Substances 0.000 description 176
- 239000010949 copper Substances 0.000 description 12
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 12
- 238000005229 chemical vapour deposition Methods 0.000 description 11
- 229920002120 photoresistant polymer Polymers 0.000 description 11
- 239000012044 organic layer Substances 0.000 description 9
- 239000011241 protective layer Substances 0.000 description 9
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 8
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 8
- 229910001195 gallium oxide Inorganic materials 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 229910016287 MxOy Inorganic materials 0.000 description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 230000000903 blocking effect Effects 0.000 description 4
- SIWVEOZUMHYXCS-UHFFFAOYSA-N oxo(oxoyttriooxy)yttrium Chemical compound O=[Y]O[Y]=O SIWVEOZUMHYXCS-UHFFFAOYSA-N 0.000 description 4
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 4
- 229910001936 tantalum oxide Inorganic materials 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- -1 titanium oxide nitride Chemical class 0.000 description 4
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 4
- 238000011109 contamination Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 2
- XSTXAVWGXDQKEL-UHFFFAOYSA-N Trichloroethylene Chemical group ClC=C(Cl)Cl XSTXAVWGXDQKEL-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical group O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
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- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
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- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
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Abstract
표시 기판은 게이트 전극, 산화물 반도체 패턴, 소스 전극, 드레인 전극 및 식각 방지 패턴을 포함한다. 상기 게이트 전극은 베이스 기판 상에 배치된다. 상기 반도체 패턴은 상기 게이트 전극 상부에 배치된다. 상기 소스 전극은 상기 산화물 반도체 패턴 상에 배치된다. 상기 드레인 전극은 상기 산화물 반도체 패턴 상에 배치되고 상기 소스 전극과 이격된다. 상기 식각 방지 패턴은 상기 게이트 전극 상부에서 상기 소스 및 드레인 전극의 이격 영역과 중첩하고 금속 산화물을 포함한다.
Description
본 발명은 표시 기판 및 이의 제조 방법에 관한 것이다. 특히, 산화물 반도체를 갖는 표시 기판 및 이의 제조 방법에 관한 것이다.
최근, 산화물 반도체를 포함하는 표시 기판의 제조 방법이 개발되고 있다. 상기 산화물 반도체를 포함하는 표시 기판은 상기 산화물 반도체의 일부가 데이터 금속 패턴의 형성시 패터닝되지 않도록 식각 방지 패턴을 포함한다.
일반적으로, 상기 산화물 반도체는 스퍼터 증착법에 의해 스퍼터 증착되고, 상기 식각 방지 패턴을 형성하기 위한 식각 방지층은 화학 기상 증찹법(CVD)에 의해 증착된다. 이에 따라, 상기 표시 기판은 상기 산화물 반도체를 스퍼터 증착하기 위한 제1 챔버에서 상기 식각 방지층을 화학 기상 증착하기 위한 제2 챔버로 이송될 필요가 있다. 상기 표시 기판이 상기 제1 챔버로부터 상기 제2 챔버로 이송되면서, 상기 제1 챔버에서 증착된 상기 산화물 반도체가 진공 환경이 아닌 오염 환경에 노출되어 오염될 수 있다.
또한, 상기 표시 기판을 제조하려면, 베이스 기판 상에 게이트 금속 패턴을 형성하고, 상기 게이트 금속 패턴 상에 산화물 반도체를 패터닝하여 반도체 패턴을 형성하고, 상기 반도체 패턴 상에 상기 반도체 패턴의 일부가 이후에 형성된 데이터 금속 패턴에 의해 식각되는 것을 방지하기 위한 식각 방지 패턴을 형성하고, 상기 식각 방지 패턴이 형성된 상기 반도체 패턴 상에 데이터 금속 패턴을 형성하고, 상기 데이터 금속 패턴 상에 보호막을 형성하고 컨택홀을 형성하며, 상기 컨택홀을 통해 상기 데이터 금속 패턴과 전기적으로 연결된 화소 전극을 형성한다.
이러한 제조 방법에 따르면, 게이트 금속 패턴, 반도체 패턴, 식각 방지 패턴, 데이터 금속 패턴, 컨택홀 및 화소 전극을 형성하기 위해, 최소 6매의 마스크가 필요하다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 공정의 신뢰성을 향상하고 제조 비용을 감소하는 표시 기판을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 기판의 제조 방법을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 게이트 전극, 산화물 반도체 패턴, 소스 전극, 드레인 전극 및 식각 방지 패턴을 포함한다. 상기 게이트 전극은 베이스 기판 상에 배치된다. 상기 반도체 패턴은 상기 게이트 전극 상부에 배치된다. 상기 소스 전극은 상기 산화물 반도체 패턴 상에 배치된다. 상기 드레인 전극은 상기 산화물 반도체 패턴 상에 배치되고 상기 소스 전극과 이격된다. 상기 식각 방지 패턴은 상기 게이트 전극 상부에서 상기 소스 및 드레인 전극의 이격 영역과 중첩하고 금속 산화물을 포함한다. 일 실시예에 있어서, 상기 금속 산화물은 산화 알루미늄(Al2O3), 티타늄 산화물(TiOx), 티타늄 산화 질화물(TiOxNy), 산화 갈륨(GaO), 산화 탄탈륨(Ta2O3), 산화 이트륨(Y2O3), 산화 망간(MnO) 및 산화 텅스텐(WO3) 중 하나를 포함하는 것을 특징으로 하는 표시 기판.
일 실시예에 있어서, 상기 표시 기판은 상기 산화물 반도체 패턴과 상기 소스 및 드레인 전극들 사이에 배치된 오믹 컨택 패턴을 더 포함할 수 있다. 일 실시예에 있어서, 상기 오믹 컨택 패턴은 주석 산화물(SnOx)계 또는 징크 산화물(ZnOx)을 포함할 수 있다.
일 실시예에 있어서, 상기 표시 기판은 게이트 절연막 및 보호막을 더 포함할 수 있다. 상기 게이트 절연막은 상기 게이트 전극 상에 형성되고, 산화 실리콘(SiOx)을 포함할 수 있다. 상기 보호막은 상기 소스 및 드레인 전극들 상에 형성되고, 산화 실리콘(SiOx)을 포함하는 보호막을 더 포함할 수 있다.
일 실시예에 있어서, 상기 표시 기판은 게이트 절연막 및 보호막을 더 포함할 수 있다. 상기 게이트 절연막은 상기 게이트 전극 상에 형성되고 질화 실리콘(SiNx)을 포함하는 제1 게이트 절연층 및 상기 제1 게이트 절연층 상에 형성되고 산화 실리콘(SiOx)을 포함하는 제2 게이트 절연층을 포함할 수 있다. 상기 보호막은 상기 소스 및 드레인 전극들 상에 형성되고 산화 실리콘(SiOx)을 포함하는 제1 보호층 및 상기 제1 보호층 상에 형성되고 질화 실리콘(SiNx)을 포함하는 제2 보호층을 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 기판의 제조 방법이 제공된다. 베이스 기판 상에 게이트 전극이 형성된다. 상기 게이트 전극이 형성된 상기 베이스 기판 상에 산화물 반도체층이 형성된다. 상기 게이트 전극 상에 금속 산화물을 포함하는 식각 방지 패턴이 형성된다. 상기 식각 방지 패턴이 형성된 상기 베이스 기판 상에 데이터 금속층이 형성된다. 상기 반도체층과 상기 데이터 금속층이 패터닝되어, 상기 게이트 전극 상에 산화물 반도체 패턴 및 상기 산화물 반도체 패턴 상에 소스 및 드레인 전극이 형성된다.
일 실시예에 있어서, 상기 게이트 전극이 형성된 상기 베이스 기판 상에 산화 실리콘(SiOx)을 포함하는 게이트 절연막이 형성될 수 있다.
일 실시예에 있어서, 상기 게이트 절연막이 형성될 때, 상기 게이트 전극이 형성된 상기 베이스 기판 상에 질화 실리콘(SiNx)을 포함하는 제1 게이트 절연층이 형성되고, 상기 제1 게이트 절연층 상에 산화 실리콘(SiOx)을 포함하는 제2 게이트 절연층이 형성될 수 있다.
일 실시예에 있어서, 상기 산화물 반도체층이 형성될 때, 상기 게이트 절연막 상에 상기 산화물 반도체층이 스퍼터 증착될 수 있다.
일 실시예에 있어서, 상기 식각 방지 패턴이 형성될 때, 상기 산화물 반도체층 상에 식각 방지층이 스퍼터 증착될 수 있다. 상기 식각 방지층이 패터닝되어, 상기 게이트 전극 상부에서 상기 소스 및 드레인 전극의 이격 영역과 중첩하는 상기 식각 방지 패턴이 형성될 수 있다.
일 실시예에 있어서, 상기 식각 방지 패턴이 형성된 상기 베이스 기판 상에 오믹 컨택층이 형성될 수 있다.
일 실시예에 있어서, 상기 산화물 반도체 패턴 및 소스 및 드레인 전극이 형성될 때, 상기 오믹 컨택층이 패터닝되어, 상기 산화물 반도체 패턴과 상기 소스 및 드레인 전극 사이의 오믹 컨택 패턴이 형성될 수 있다.
일 실시예에 있어서, 상기 오믹 컨택층은 주석 산화물(SnOx)계 또는 징크 산화물(ZnOx)을 포함할 수 있다.
일 실시예에 있어서, 상기 방법에서, 상기 소스 및 드레인 전극이 형성된 상기 베이스 기판 상에 산화 실리콘(SiOx)을 포함하는 보호막이 더 형성될 수 있다. 상기 보호막 상에 유기막이 더 형성될 수 있다. 상기 보호막 및 유기막을 패터닝하여 상기 드레인 전극을 부분적으로 노출하는 컨택홀이 더 형성될 수 있다. 상기 드레인 전극과 전기적으로 연결된 화소 전극이 더 형성될 수 있다.
일 실시예에 있어서, 상기 보호막이 형성될 때, 상기 소스 및 드레인 전극들이 형성된 상기 베이스 기판 상에 산화 실리콘(SiOx)을 포함하는 제1 보호층이 형성되고, 상기 제1 보호층 상에 질화 실리콘(SiNx)을 포함하는 제2 보호층이 형성될 수 있다.
일 실시예에 있어서, 상기 보호막이 형성된 상기 베이스 기판이 어닐링(annealing)될 수 있다.
일 실시예에 있어서, 상기 금속 산화물은 산화 알루미늄(Al2O3), 티타늄 산화물(TiOx), 티타늄 산화 질화물(TiOxNy), 산화 갈륨(GaO), 산화 탄탈륨(Ta2O3), 산화 이트륨(Y2O3), 산화 망간(MnO) 및 산화 텅스텐(WO3) 중 하나를 포함할 수 있다.
이와 같은 표시 기판 및 이의 제조 방법에 따르면, 식각 방지층이 금속 산화물을 포함함으로써, 산화물 반도체층 및 식각 방지층을 동일한 챔버 내에서 스퍼터 증착할 수 있으므로, 상기 산화물 반도체층과 상기 식각 방지층 간의 진공 브레이크가 없어 상기 산화물 반도체층이 이물질에 의해 오염되는 것을 방지할 수 있다. 따라서, 표시 기판의 신뢰성을 향상시킨다.
또한, 산화물 반도체층을 데이터 금속층과 동일한 마스크를 이용하여 동시에 패터닝함으로써, 공정의 수 및 마스크의 개수를 감소시킬 수 있다. 따라서, 표시 기판의 제조 비용을 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다.
도 2는 도 1의 표시 기판을 I-I'라인을 따라 절단한 단면도이다.
도 3a 내지 도 3e는 도 1의 표시 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 표시 기판의 평면도이다.
도 5는 도 4의 표시 기판을 II-II'라인을 따라 절단한 단면도이다.
도 6a 내지 도 6d는 도 4의 표시 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 2는 도 1의 표시 기판을 I-I'라인을 따라 절단한 단면도이다.
도 3a 내지 도 3e는 도 1의 표시 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 4는 본 발명의 다른 실시예에 따른 표시 기판의 평면도이다.
도 5는 도 4의 표시 기판을 II-II'라인을 따라 절단한 단면도이다.
도 6a 내지 도 6d는 도 4의 표시 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 기판의 평면도이다. 도 2는 도 1의 표시 기판을 I-I'라인을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 표시 기판(100)은 베이스 기판(110), 게이트 전극(GE), 게이트 라인(GL), 게이트 절연막(120), 소스 전극(SE), 드레인 전극(DE), 데이터 라인(DL), 산화물 반도체 패턴(130), 식각 방지 패턴(ES), 보호막(140), 유기막(150) 및 화소 전극(PE)을 포함한다.
상기 게이트 전극(GE)은 상기 베이스 기판(110) 상에 배치된다. 상기 게이트 라인(GL)은 상기 게이트 전극(GE)과 전기적으로 연결된다. 이에 따라, 상기 게이트 라인(GL)은 상기 게이트 전극(GE)으로 게이트 구동 신호를 제공할 수 있다.
상기 게이트 전극(GE) 및 상기 게이트 라인(GL) 각각은 이중층 구조를 가질 수 있다. 예를 들어, 상기 게이트 전극(GE) 및 상기 게이트 라인(GL) 각각은 구리(Cu)를 포함하는 제1 층 및 상기 제1 층 하부에 배치되고 티탄(Ti)을 포함하는 제2 층을 포함할 수 있다. 상기 제2 층은 상기 제1 층과 상기 베이스 기판(110) 간의 접착력을 증가시킨다. 상기 제1 층은 약 5000Å의 두께를 갖고, 상기 제2 층은 약 300Å의 두께를 가질 수 있다. 이와 다르게, 상기 게이트 전극(GE) 및 상기 게이트 라인(GL) 각각은 구리(Cu)를 포함하는 단일층 구조를 가질 수 있다.
상기 게이트 절연막(120)은 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)이 배치된 상기 베이스 기판(110) 상에 형성되어 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)을 보호한다. 상기 게이트 절연막(120)은 제1 게이트 절연층(121) 및 상기 제1 게이트 절연층(121) 상에 형성된 제2 게이트 절연층(122)을 포함할 수 있다. 상기 제1 게이트 절연층(121)은 질화 실리콘(SiNx)을 포함하고, 약 4000Å의 두께를 가질 수 있다. 상기 제2 게이트 절연층(122)은 산화 실리콘(SiOx)을 포함하고, 약 500Å의 두께를 가질 수 있다. 이와 다르게, 상기 게이트 절연막(120)은 상기 제1 및 제2 게이트 절연층들(121, 122) 중 하나만 포함할 수 있다. 예를 들어, 상기 게이트 절연막(120)은 상기 제2 게이트 절연층(122)만 포함할 수도 있다.
상기 소스 및 드레인 전극들(SE, DE) 각각은 상기 게이트 전극(GE) 상부에 배치되어 상기 게이트 전극(GE)과 부분적으로 중첩한다. 상기 드레인 전극(DE)은 상기 소스 전극(SE)과 이격하여 상기 소스 전극(SE)과 상기 드레인 전극(DE) 간에 이격 영역을 형성한다. 상기 이격 영역은 상기 게이트 전극(GE)과 중첩한다. 상기 데이터 라인(DL)은 상기 소스 전극(SE)과 연결된다. 이에 따라, 상기 데이터 라인(DL)은 상기 소스 전극(SE)으로 데이터 신호를 제공할 수 있다. 상기 소스 전극(SE), 드레인 전극(DE) 및 데이터 라인(DL) 각각은 상기 게이트 전극(GE) 및 상기 게이트 라인(GL)과 동일한 층상 구조를 가질 수 있다. 상기 소스 전극(SE), 드레인 전극(DE) 및 데이터 라인(DL) 각각은 구리(Cu)를 포함하는 제1 층 및 티탄(Ti)을 포함하는 제2 층을 포함할 수 있다. 상기 제1 층은 약 5000Å의 두께를 갖고, 상기 제2 층은 약 300Å의 두께를 가질 수 있다. 이와 다르게, 상기 소스 전극(SE), 드레인 전극(DE) 및 데이터 라인(DL) 각각은 구리(Cu)를 포함하는 단일층 구조를 가질 수 있다.
상기 산화물 반도체 패턴(130)은 상기 게이트 전극(GE) 및 상기 게이트 라인(GL) 상부에서 상기 제2 게이트 절연층(122) 상에 배치된다. 상기 산화물 반도체 패턴(130)은 상기 소스 및 드레인 전극들(SE, DE) 및 상기 데이터 라인(DL)이 패터닝될 때, 동시에 패터닝되므로, 상기 소스 및 드레인 전극들(SE, DE) 및 상기 데이터 라인(DL)을 따라 형성된다. 하지만, 상기 소스 전극(SE)에 대응하는 산화물 반도체 패턴(130)과 상기 드레인 전극(DE)과 대응하는 산화물 반도체 패턴(130)은 이격되지 않고 연장되어, 상기 산화물 반도체(130)는 상기 소스 전극(SE)과 상기 드레인 전극(DE) 사이에 전류를 흐르게 하는 채널로서 역할한다. 즉, 상기 소스 및 드레인 전극들(SE, DE) 간의 이격 영역과 중첩하는 상기 산화물 반도체 패턴(130)은 상기 식각 방지 패턴(ES)에 의해 식각되지 않아 상기 소스 전극(SE)과 접촉하는 상기 산화물 반도체 패턴(130)과 상기 드레인 전극(DE)과 접촉하는 상기 산화물 반도체 패턴(130)을 연결한다.
상기 산화물 반도체 패턴(130)은 갈륨 인듐 징크 옥사이드(Gallium Indium Zinc Oxide: GIZO)를 포함할 수 있다. 상기 산화물 반도체 패턴(130)은 약 400Å의 두께를 가질 수 있다.
상기 식각 방지 패턴(ES)은 상기 게이트 전극(GE)과 중첩하는 상기 산화물 반도체 패턴(130) 상에 배치된다. 상기 식각 방지 패턴(ES)은 상기 소스 및 드레인 전극들(SE, DE) 간의 이격 영역과 중첩한다. 이에 따라, 상기 식각 방지 패턴(ES)은 상기 이격 영역과 중첩하는 상기 산화물 반도체 패턴(130)이 식각되는 것을 방지한다. 한편, 상기 소스 및 드레인 전극들(SE, DE) 각각과 상기 게이트 전극(GE)이 상기 제1 반도체 패턴(130)을 사이에 두고 부분적으로 중첩하도록, 상기 식각 방지 패턴(ES)은 상기 게이트 전극(GE)의 폭보다는 작은 것이 바람직하다. 상기 식각 방지 패턴(ES)은 금속 산화물(MxOy)을 포함한다. 상기 금속 산화물(MxOy)은 산화 알루미늄(Al2O3), 티타늄 산화물(TiOx), 티타늄 산화 질화물(TiOxNy), 산화 갈륨(GaO), 산화 탄탈륨(Ta2O3), 산화 이트륨(Y2O3), 산화 망간(MnO) 및 산화 텅스텐(WO3) 중 하나일 수 있다. 상기 식각 방지 패턴(ES)은 약 300Å 내지 약 1000Å의 두께를 가질 수 있다.
상기 게이트 전극(GE), 소스 전극(SE), 드레인 전극(DE), 산화물 반도체 패턴(130) 및 식각 방지 패턴(ES)은 상기 표시 기판(100)의 스위칭 소자(SW)를 형성한다.
상기 보호막(140)은 상기 스위칭 소자(SW)가 형성된 베이스 기판(110) 상에 배치되어 상기 스위칭 소자(SW)를 보호한다. 상기 보호막(140)은 제1 보호층(141) 및 상기 제1 보호층(141) 상에 제2 보호층(142)을 포함할 수 있다. 상기 제1 보호층(141)은 산화 실리콘(SiOx)을 을 포함하고, 약 2000Å의 두께를 가질 수 있다. 상기 제2 보호층(142)은 질화 실리콘(SiNx)을 포함하고, 약 1000Å의 두께를 가질 수 있다. 이와 다르게, 상기 보호막(140)은 상기 제1 보호층(141) 및 상기 제2 보호층(142) 중 하나만을 포함할 수 있다. 예를 들어, 상기 보호막(140)은 상기 제1 보호층(141)만 포함할 수 있다.
이에 따라, 상기 산화물 반도체 패턴(130)의 하면은 상기 제2 게이트 절연층(122)과 접촉하고, 상기 산화물 반도체 패턴(130)의 측면은 상기 제1 보호층(141)과 접촉할 수 있다.
상기 유기막(150)은 상기 보호막(140) 상에 형성되어 상기 표시 기판(100)의 표면을 평탄화할 수 있다. 상기 보호막(140)과 상기 유기막(150)은 상기 드레인 전극(DE)을 부분적으로 노출하는 컨택홀을 갖는다.
상기 화소 전극(PE)은 상기 유기막(150) 상에 배치되어 상기 컨택홀을 통해 상기 드레인 전극(DE)과 전기적으로 연결된다. 상기 화소 전극(PE)은 투명 전도성 산화물(TCO)을 포함한다. 상기 투명 전도성 산화물은 인듐 징크 옥사이드(IZO) 또는 인듐 틴 옥사이드(ITO)를 포함할 수 있다. 상기 화소 전극(PE)은 약 550Å의 두께를 가질 수 있다.
도 3a 내지 도 3d는 도 1의 표시 기판을 제조하는 방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 베이스 기판(110) 게이트 금속층을 스퍼터 증착법으로 증착한다. 예를 들어, 상기 베이스 기판(110) 상에 티탄(Ti)을 포함하는 제1 게이트 금속층 및 구리(Cu)를 포함하는 제2 게이트 금속층을 순차적으로 증착한다. 이때, 상기 제1 게이트 금속층은 약 300Å의 두께로 증착되고, 상기 제2 게이트 금속층은 약 5000Å의 두께로 증착될 수 있다. 상기 제1 게이트 금속층은 상기 제2 게이트 금속층과 상기 베이스 기판 간의 접착력을 증가시킬 수 있다. 이어서, 제1 마스크(미도시) 및 제1 포토레지스트층을 이용하여 상기 제1 및 제2 게이트 금속층들을 패터닝하여 게이트 전극(GE) 및 게이트 라인(GL)을 포함하는 게이트 금속 패턴을 형성한다. 예를 들어, 상기 제1 및 제2 게이트 금속층들은 트리클로로에틸렌(trichloroethylene)에 의해 습식 식각될 수 있다.
상기 게이트 전극(GE) 및 게이트 라인(GL)이 형성된 상기 베이스 기판(110) 상에 게이트 절연막(120)을 약 370℃에서 화학 기상 증착법(CVD)으로 증착한다. 즉, 상기 게이트 전극(GE) 및 게이트 라인(GL)이 형성된 상기 베이스 기판(110) 상에 질화 실리콘(SiNx)을 CVD로 증착하여 제1 게이트 절연층(121)을 형성하고, 상기 제1 게이트 절연층(121) 상에 산화 실리콘(SiOx)을 포함 CVD로 증착하여 제2 게이트 절연층(122)을 형성하여, 상기 게이트 절연막(120)을 형성한다. 상기 제1 게이트 절연층(121)은 약 4000Å의 두께로 증착되고, 상기 제2 게이트 절연층(122)은 약 500Å의 두께로 증착될 수 있다.
도 3b를 참조하면, 상기 게이트 절연층(120)이 형성된 상기 베이스 기판(110)을 스퍼터 증착하기 위한 스퍼터 챔버 내에 안착하고, 상기 게이트 절연층(120)상에 산화물 반도체층(111) 및 식각 방지층(112)을 순차적으로 스퍼터 증착한다. 예를 들어, 상기 게이트 절연층(120) 상에 상기 산화물 반도체층(111)을 스퍼터 증착한 후, 상기 산화물 반도체층(111)이 형성된 베이스 기판(110)을 반출하지 않고 상기 산화물 반도체층(111) 상에 상기 식각 방지층(112)을 스퍼터 증착할 수 있다. 이에 따라, 상기 산화물 반도체층(111)이 형성된 베이스 기판(110)을 반출하지 않으므로, 진공 브레이크(vacuum break)가 없다. 따라서, 상기 산화물 반도체층(111)이 외부에 노출되어 오염되는 것을 방지하여 백채널 인터페이스 상태(backchannel interface state)를 감소할 수 있다.
상기 산화물 반도체층(111)은 갈륨 인듐 징크 옥사이드(Gallium Indium Zinc Oxide: GIZO)를 포함하며, 약 400Å의 두께로 증착될 수 있다. 상기 식각 방지층(112)은 금속 산화물(MxOy)을 포함할 수 있다. 상기 금속 산화물(MxOy)은 산화 알루미늄(Al2O3), 티타늄 산화물(TiOx), 티타늄 산화 질화물(TiOxNy), 산화 갈륨(GaO), 산화 탄탈륨(Ta2O3), 산화 이트륨(Y2O3), 산화 망간(MnO) 또는 산화 텅스텐(WO3)일 수 있다. 상기 식각 방지층(112)은 약 300Å 내지 약 1000Å의 두께로 증착될 수 있다.
이어서, 상기 식각 방지층(112)이 형성된 베이스 기판(110) 상에 제2 포토레지스트층(PR1)을 증착한다. 투과부(T) 및 차단부(B)를 갖는 제2 마스크(MS1) 및 상기 제2 포토레지스트층(PR1)을 이용하여 상기 식각 방지층(112)을 패터닝하여 식각 방지 패턴(ES)을 형성한다. 예를 들어, 상기 제2 포토레지스트층(PR1)이 포지티브(positive) 감광성 물질인 경우, 상기 투과부(T)에 대응하는 상기 식각 방지층(112)이 노광되어 건식 식각될 수 있다. 이와 다르게, 상기 제2 포토레지스트층(PR1)이 네거티브(negative) 감광성 물질인 경우, 상기 투과부(T)에 대응하는 상기 식각 방지층(112)이 노광되어 상기 차단부(B)에 대응하는 상기 식각 방지층(112)이 건식 식각될 수 있다.
도 3c를 참조하면, 상기 식각 방지 패턴(ES)이 형성된 상기 베이스 기판(110) 상에 데이터 금속층(113)을 스퍼터 증착법으로 증착한다. 예를 들어, 상기 식각 방지 패턴(ES)이 형성된 상기 베이스 기판(110) 상에 티탄(Ti)을 포함하는 제1 데이터 금속층 및 구리(Cu)를 포함하는 제2 데이터 금속층을 순차적으로 증착한다. 이때, 상기 제1 데이터 금속층은 약 300Å의 두께로 증착되고, 상기 제2 데이터 금속층은 약 5000Å의 두께로 증착될 수 있다. 상기 제1 데이터 금속층은 상기 제2 데이터 금속층과 상기 제1 및 제2 반도체 패턴(130, 131) 간의 접착력을 증가시킬 수 있다.
이어서, 상기 데이터 금속층(113)이 형성된 상기 베이스 기판(110) 상에 제3 포토레지스트층(PR2)을 증착한다. 투과부(T) 및 차단부(B)를 갖는 제3 마스크(MS2) 및 상기 제3 포토레지스트층(PR2)을 이용하여 상기 데이터 금속층(113)을 패터닝하면서 상기 산화물 반도체층(111)을 패터닝하여 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 금속 패턴과 상기 소스 및 드레인 전극들(SE, DE) 및 상기 데이터 라인(DL)과 중첩하는 산화물 반도체 패턴(130)을 형성한다. 예를 들어, 상기 데이터 금속층(113)은 트리클로로에틸렌(trichloroethylene)에 의해 습식 식각될 수 있다.
이때, 상기 산화물 반도체 패턴(130)은 상기 데이터 금속 패턴을 패터닝하기 위한 제3 마스크(MS2)를 이용하여 상기 데이터 금속 패턴과 동시에 패터닝되므로, 상기 산화물 반도체 패턴(130)은 상기 소스 및 드레인 전극(SE, DE) 및 데이터 라인(DL) 하부에서 상기 소스 및 드레인 전극(SE, DE) 및 데이터 라인(DL)을 따라 형성된다. 한편, 상기 식각 방지 패턴(ES)과 중첩하는 상기 산화물 반도체 패턴(130)은 상기 식각 방지 패턴(ES)에 의해 식각이 방지되므로, 상기 소스 전극(SE) 및 상기 드레인 전극(DE) 간의 이격 공간과 중첩하는 상기 반도체 패턴(130)은 잔존한다.
상기 산화물 반도체 패턴(130)이 상기 식각 방지 패턴(ES)이 형성되기 전에 형성되는 것이 아니라 상기 식각 방지 패턴(ES)이 형성된 후에 상기 데이터 금속 패턴과 함께 형성되므로, 상기 산화물 반도체 패턴들(130)이 식각 방지 패턴(ES)에 의해 감광성 물질 또는 유기물로부터 오염되는 것이 방지될 수 있다.
도 3d를 참조하면, 상기 산화물 반도체 패턴들(130), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성된 상기 베이스 기판(110) 상에 보호막(140)을 약 280℃에서 화학 기상 증착법(CVD)으로 증착한다. 즉, 상기 산화물 반도체 패턴들(130), 상기 소스 전극(SE) 및 상기 드레인 전극(DE)이 형성된 상기 베이스 기판(110) 상에 산화 실리콘(SiOx)을 CVD로 증착하여 제1 보호층(141)을 형성하고, 상기 제1 보호층(141) 상에 질화 실리콘(SiNx)을 CVD로 증착하여 제2 보호층(142)을 형성하여, 상기 제1 보호막(140)을 형성한다. 상기 제1 보호층막(141)은 약 1000Å의 두께로 증착되고, 상기 제2 보호층(142)은 약 2000Å의 두께로 증착될 수 있다.
이어서, 상기 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 스위칭 소자(SW)의 신뢰성을 향상시키기 위해, 상기 보호막(140)이 증착된 상기 베이스 기판(110)을 약 350℃에서 약 1시간 동안 어닐링한다. 이어서, 상기 보호막(140)이 증착된 상기 베이스 기판(110) 상에 유기막(150)을 코팅한다.
이어서, 투과부(T) 및 차단부(B)를 갖는 제4 마스크(MS3)를 이용하여 상기 보호막(140) 및 상기 유기막(150)을 동시에 패터닝하여 상기 드레인 전극(DE)을 부분적으로 노출하는 컨택홀을 형성한다. 예를 들어, 상기 보호막(140) 및 상기 유기막(150)은 건식 식각될 수 있다.
다시 도 2를 참조하면, 상기 컨택홀이 형성된 상기 유기막(150) 상에 투명 전극층 및 제4 포토레지스트층을 순차적으로 증착한다. 예를 들어, 상기 투명 전극층은 투명 전도성 산화물(TCO)이다. 상기 투명 전도성 산화물은 인듐 징크 옥사이드(IZO) 또는 인듐 틴 옥사이드(ITO)를 포함할 수 있다. 상기 투명 전극층은 약 550Å의 두께로 증착될 수 있다. 제5 마스크(미도시) 및 상기 제4 포토레지스트층을 이용하여 상기 투명 전극층을 패터닝하여 상기 컨택홀을 통해 상기 드레인 전극(DE)과 전기적으로 연결된 화소 전극(PE)을 형성한다.
이에 따라, 게이트 금속 패턴, 게이트 절연막(120), 산화물 반도체 패턴(130), 식각 방지 패턴(ES), 데이터 금속 패턴, 보호막(140), 유기막(150) 및 화소 전극(PE)을 포함하는 표시 기판(100)을 완성한다.
본 실시예에 따르면, 상기 식각 방지층(112)을 스퍼터 증착법으로 스퍼터 증착하여, 상기 산화물 반도체층(111)이 형성된 베이스 기판(110)이 스퍼터 챔버로부터 반출되지 않음으로써, 상기 제1 및 제2 반도체 패턴들(130, 131)이 이물질에 의해 오염되는 것을 방지할 수 있다.
또한, 상기 산화물 반도체층(111)을 상기 데이터 금속층(113)과 동시에 패터닝하여, 5매의 마스크가 사용되므로, 표시 기판의 제조 공정 및 제조 비용을 감소시킬 수 있다.
도 4는 본 발명의 다른 실시예에 따른 표시 기판의 평면도이다. 도 5는 도 4의 표시 기판을 II-II'라인을 따라 절단한 단면도이다.
도 4 및 도 5에 도시된 실시예에 따른 표시 기판은 오믹 컨택 패턴을 제외하고, 도 1에 도시된 실시예에 따른 표시 기판과 실질적으로 동일하므로, 도 1에 도시된 실시예에 따른 표시 기판과 동일한 구성 요소는 동일한 도면 부호를 부여하고, 반복되는 설명을 생략한다.
도 4 및 도 5를 참조하면, 표시 기판(200)은 베이스 기판(110), 게이트 전극(GE), 게이트 라인(GL), 게이트 절연막(120), 소스 전극(SE), 드레인 전극(DE), 데이터 라인(DL), 산화물 반도체 패턴(130), 식각 방지 패턴(ES), 보호막(140), 유기막(150), 화소 전극(PE) 및 오믹 컨택 패턴들(210)을 포함한다.
상기 오믹 컨택 패턴(210)은 상기 소스 및 드레인 전극들(SE, DE)과 상기 산화물 반도체 패턴(130) 및 상기 소스 및 드레인 전극들(SE, DE)과 상기 식각 방지 패턴(ES) 사이에 배치한다. 상기 소스 및 드레인 전극들(SE, DE)과 상기 산화물 반도체 패턴(130) 사이의 상기 오믹 컨택 패턴(210)은 상기 소스 및 드레인 전극들(SE, DE)과 상기 산화물 반도체 패턴(130) 간의 오믹 컨택을 형성한다. 상기 오믹 컨택 패턴(210)은 평면상 상기 소스 및 드레인 전극들(SE, DE)의 형상과 실질적으로 동일하다.
또한, 상기 오믹 컨택 패턴(210)은 상기 데이터 라인(DL)과 상기 산화물 반도체 패턴(130) 사이에도 배치되어 상기 데이터 라인(DL)과 상기 산화물 반도체 패턴(130) 간의 오믹 컨택을 형성할 수 있다. 상기 오믹 컨택 패턴(210)은 평면상 상기 데이터 라인(DL)의 형상과 실질적으로 동일하다.
상기 오믹 컨택 패턴(210)은 주석 산화물(SnOx)계 또는 징크 산화물(ZnOx)계의 투명 전극일 수 있다.
도 6a 내지 도 6d는 도 4의 표시 기판을 제조하는 방법을 설명하기 위한 단면도들이다
도 6a 내지 도 6d에 도시된 실시예에 따른 표시 기판의 제조 방법은 제1 및 제2 오믹 컨택 패턴을 형성하는 것을 제외하고, 도 3a 내지 도 3d에 도시된 실시예에 따른 표시 기판의 제조 방법과 실질적으로 동일하므로, 도 3a 내지 도 3d에 도시된 실시예에 따른 표시 기판과 동일한 구성 요소는 동일한 도면 부호를 부여하고, 반복되는 설명을 생략한다.
도 6a 및 도 6b를 참조하면, 베이스 기판(110) 상에 게이트 전극(GE) 및 게이트 라인(GL)을 포함하는 게이트 금속 패턴을 형성한다. 이어서, 상기 게이트 전극(GE) 및 게이트 라인(GL)이 형성된 상기 베이스 기판(110) 상에 게이트 절연막(120), 산화물 반도체층(111) 및 식각 방지층(112)을 순차적으로 증착한다. 이때, 상기 산화물 반도체층(111) 및 상기 식각 방지층(112)은 동일한 챔버 내에서 진공 브레이크 없이 순차적으로 스퍼터 증착된다. 이이서, 상기 식각 방지층(112)을 패터닝하여 식각 방지 패턴(ES)을 형성한다.
도 6c를 참조하면, 상기 식각 방지 패턴(ES)이 형성된 상기 베이스 기판(110) 상에 오믹 컨택층(114) 및 데이터 금속층(113)을 순차적으로 증착한다. 예를 들어, 상기 오믹 컨택층(114)은 주석 산화물(SnOx)계 또는 징크 산화물(ZnOx)을 포함할 수 있다.
이어서, 상기 데이터 금속층(113)이 형성된 상기 베이스 기판(110) 상에 제3 포토레지스트층(PR2)을 증착한다. 투과부(T) 및 차단부(B)를 갖는 제3 마스크(MS2) 및 상기 제3 포토레지스트층(PR2)을 이용하여 상기 오믹 컨택층(114) 및 상기 데이터 금속층(113)을 패터닝하면서 상기 산화물 반도체층(111)을 패터닝하여 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)을 포함하는 데이터 금속 패턴, 상기 데이터 금속 패턴 하부에서 상기 데이터 금속 패턴과 중첩하는 오믹 컨택 패턴(210), 상기 소스 및 드레인 전극들(SE, DE) 및 데이터 라인(DL) 하부에서 상기 소스 및 드레인 전극들(SE, DE) 및 데이터 라인(DL)과 중첩하는 산화물 반도체 패턴(130)을 형성한다. 이에 따라, 상기 베이스 기판(110) 상에 데이터 금속 패턴, 오믹 컨택 패턴들(210) 및 상기 산화물 반도체 패턴(130)을 동시에 형성한다.
이때, 상기 오믹 컨택 패턴(210)은 상기 데이터 금속 패턴을 패터닝하기 위한 제3 마스크(MS2)를 이용하여 상기 데이터 금속 패턴과 동시에 패터닝되므로, 상기 오믹 컨택 패턴(210)은 상기 데이터 금속 패턴 하부에서 상기 데이터 금속 패턴의 형상과 실질적으로 동일하게 형성된다.
이와 다르게, 상기 산화물 반도체 패턴(130)은 상기 데이터 금속 패턴을 패터닝하기 위한 제3 마스크(MS2)를 이용하여 상기 데이터 금속 패턴과 동시에 패터닝되지만, 상기 식각 방지 패턴(ES)과 중첩하는 상기 산화물 반도체 패턴(130)은 상기 식각 방지 패턴(ES)에 의해 식각되지 않으므로, 상기 소스 및 드레인 전극들(SE, DE) 간의 이격 영역과 중첩하는 상기 반도체 패턴(130)은 잔존한다.
이에 따라, 게이트 금속 패턴, 게이트 절연막(120), 데이터 금속 패턴, 산화물 반도체 패턴(130), 식각 방지 패턴(ES), 오믹 컨택 패턴들(210), 보호막(140), 유기막(150) 및 화소 전극(PE)을 포함하는 표시 기판(200)을 완성한다.
본 실시예에 따르면, 상기 산화물 반도체층(111) 및 상기 오믹 컨택층(114)을 상기 데이터 금속층(113)과 동시에 패터닝하여, 5매의 마스크가 사용되므로, 표시 기판의 제조 공정 및 제조 비용을 감소시킬 수 있다.
본 발명에 따르면, 식각 방지층이 금속 산화물을 포함함으로써, 산화물 반도체층 및 식각 방지층을 동일한 챔버 내에서 스퍼터 증착할 수 있으므로, 상기 산화물 반도체층과 상기 식각 방지층 간의 진공 브레이크가 없어 상기 산화물 반도체층이 이물질에 의해 오염되는 것을 방지할 수 있다. 따라서, 표시 기판의 신뢰성을 향상시킨다.
또한, 산화물 반도체층을 데이터 금속층과 동일한 마스크를 이용하여 동시에 패터닝함으로써, 공정의 수 및 마스크의 개수를 감소시킬 수 있다. 따라서, 표시 기판의 제조 비용을 감소시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 200: 표시 기판 SW: 스위칭 소자
GE: 게이트 전극 SE: 소스 전극
DE: 데이터 전극 120: 게이트 절연막
130: 산화물 반도체 패턴
140: 보호막 150: 유기막
ES: 식각 방지 패턴 210: 오믹 컨택 패턴
PE: 화소 전극
GE: 게이트 전극 SE: 소스 전극
DE: 데이터 전극 120: 게이트 절연막
130: 산화물 반도체 패턴
140: 보호막 150: 유기막
ES: 식각 방지 패턴 210: 오믹 컨택 패턴
PE: 화소 전극
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- 베이스 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극이 형성된 상기 베이스 기판 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막이 형성된 상기 베이스 기판을 스퍼터 챔버 내에 안착하고, 상기 게이트 절연막 상에 산화물 반도체층 및 금속 산화물을 포함하는 식각 방지층을 순차적으로 스퍼터 증착하여 형성하는 단계;
상기 식각 방지층을 패터닝하여 식각 방지 패턴을 형성하는 단계;
상기 식각 방지 패턴이 형성된 상기 베이스 기판 상에 데이터 금속층을 형성하는 단계; 및
상기 반도체층과 상기 데이터 금속층을 패터닝하여, 상기 게이트 전극 상에 산화물 반도체 패턴 및 상기 산화물 반도체 패턴 상에 소스 및 드레인 전극을 형성하는 단계를 포함하는 표시 기판의 제조 방법. - 삭제
- 제7항에 있어서, 상기 게이트 절연막을 형성하는 단계는,
상기 게이트 전극이 형성된 상기 베이스 기판 상에 질화 실리콘(SiNx)을 포함하는 제1 게이트 절연층을 형성하는 단계; 및
상기 제1 게이트 절연층 상에 산화 실리콘(SiOx)을 포함하는 제2 게이트 절연층을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법. - 삭제
- 제7항에 있어서, 상기 식각 방지 패턴은 상기 게이트 전극 상부에서 상기 소스 및 드레인 전극의 이격 영역과 중첩하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제7항에 있어서, 상기 식각 방지 패턴이 형성된 상기 베이스 기판 상에 오믹 컨택층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제12항에 있어서, 상기 산화물 반도체 패턴 및 소스 및 드레인 전극을 형성하는 단계는,
상기 오믹 컨택층을 패터닝하여, 상기 산화물 반도체 패턴과 상기 소스 및 드레인 전극 사이의 오믹 컨택 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법. - 제12항에 있어서, 상기 오믹 컨택층은 주석 산화물(SnOx)계 또는 징크 산화물(ZnOx)을 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
- 제7항에 있어서, 상기 소스 및 드레인 전극이 형성된 상기 베이스 기판 상에 산화 실리콘(SiOx)을 포함하는 보호막을 형성하는 단계;
상기 보호막 상에 유기막을 형성하는 단계;
상기 보호막 및 유기막을 패터닝하여 상기 드레인 전극을 부분적으로 노출하는 컨택홀을 형성하는 단계; 및
상기 드레인 전극과 전기적으로 연결된 화소 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 표시 기판의 제조 방법. - 제15항에 있어서, 상기 보호막을 형성하는 단계는,
상기 소스 및 드레인 전극들이 형성된 상기 베이스 기판 상에 산화 실리콘(SiOx)을 포함하는 제1 보호층을 형성하는 단계; 및
상기 제1 보호층 상에 질화 실리콘(SiNx)을 포함하는 제2 보호층을 형성하는 단계를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법. - 제15항에 있어서,
상기 보호막이 형성된 상기 베이스 기판을 어닐링(annealing)하는 단계를 더 포함하는 표시 기판의 제조 방법. - 제7항에 있어서, 상기 금속 산화물은 산화 알루미늄(Al2O3), 티타늄 산화물(TiOx), 티타늄 산화 질화물(TiOxNy), 산화 갈륨(GaO), 산화 탄탈륨(Ta2O3), 산화 이트륨(Y2O3), 산화 망간(MnO) 및 산화 텅스텐(WO3) 중 하나를 포함하는 것을 특징으로 하는 표시 기판의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110044397A KR101854197B1 (ko) | 2011-05-12 | 2011-05-12 | 표시 기판 및 이의 제조 방법 |
| US13/431,448 US20120286259A1 (en) | 2011-05-12 | 2012-03-27 | Display substrate and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110044397A KR101854197B1 (ko) | 2011-05-12 | 2011-05-12 | 표시 기판 및 이의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120126528A KR20120126528A (ko) | 2012-11-21 |
| KR101854197B1 true KR101854197B1 (ko) | 2018-06-21 |
Family
ID=47141288
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110044397A KR101854197B1 (ko) | 2011-05-12 | 2011-05-12 | 표시 기판 및 이의 제조 방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20120286259A1 (ko) |
| KR (1) | KR101854197B1 (ko) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012204548A (ja) * | 2011-03-24 | 2012-10-22 | Sony Corp | 表示装置およびその製造方法 |
| KR20130136063A (ko) * | 2012-06-04 | 2013-12-12 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 |
| TW201503374A (zh) * | 2013-07-01 | 2015-01-16 | Chunghwa Picture Tubes Ltd | 氧化物半導體薄膜電晶體 |
| US20150179743A1 (en) * | 2013-12-19 | 2015-06-25 | Intermolecular, Inc. | Graphene as a Ge Surface Passivation Layer to Control Metal-Semiconductor Junction Resistivity |
| WO2019046629A1 (en) | 2017-08-31 | 2019-03-07 | Micron Technology, Inc. | SEMICONDUCTOR DEVICES, HYBRID TRANSISTORS, AND ASSOCIATED METHODS |
| KR102402945B1 (ko) | 2017-08-31 | 2022-05-30 | 마이크론 테크놀로지, 인크 | 금속 산화물 반도체 디바이스의 접촉을 위한 반도체 디바이스, 트랜지스터, 및 관련된 방법 |
| CN109686795A (zh) * | 2019-01-02 | 2019-04-26 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、薄膜晶体管的制作方法以及显示装置 |
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| US20090305461A1 (en) | 2005-09-29 | 2009-12-10 | Semiconductor Energy Laboratory Co,. Ltd. | Semiconductor Device And Manufacturing Method Thereof |
| JP2010056546A (ja) * | 2008-07-31 | 2010-03-11 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100505265C (zh) * | 2003-12-26 | 2009-06-24 | 富士通微电子株式会社 | 半导体装置、半导体装置的制造方法 |
| JP2006100760A (ja) * | 2004-09-02 | 2006-04-13 | Casio Comput Co Ltd | 薄膜トランジスタおよびその製造方法 |
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| JP2011054812A (ja) * | 2009-09-03 | 2011-03-17 | Hitachi Ltd | 薄膜トランジスタおよびその製造方法 |
| US8759917B2 (en) * | 2010-01-04 | 2014-06-24 | Samsung Electronics Co., Ltd. | Thin-film transistor having etch stop multi-layer and method of manufacturing the same |
-
2011
- 2011-05-12 KR KR1020110044397A patent/KR101854197B1/ko not_active Application Discontinuation
-
2012
- 2012-03-27 US US13/431,448 patent/US20120286259A1/en not_active Abandoned
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| US20110163311A1 (en) | 2005-09-29 | 2011-07-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor Device and Manufacturing Method Thereof |
| JP2010056546A (ja) * | 2008-07-31 | 2010-03-11 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120126528A (ko) | 2012-11-21 |
| US20120286259A1 (en) | 2012-11-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal |