JP6246302B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6246302B2
JP6246302B2 JP2016231153A JP2016231153A JP6246302B2 JP 6246302 B2 JP6246302 B2 JP 6246302B2 JP 2016231153 A JP2016231153 A JP 2016231153A JP 2016231153 A JP2016231153 A JP 2016231153A JP 6246302 B2 JP6246302 B2 JP 6246302B2
Authority
JP
Japan
Prior art keywords
film
insulating film
transistor
oxide semiconductor
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2016231153A
Other languages
English (en)
Other versions
JP2017046011A (ja
Inventor
磯部　敦生
敦生 磯部
岡崎　豊
豊 岡崎
一哉 花岡
一哉 花岡
慎也 笹川
慎也 笹川
求 倉田
求 倉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Publication of JP2017046011A publication Critical patent/JP2017046011A/ja
Application granted granted Critical
Publication of JP6246302B2 publication Critical patent/JP6246302B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41733—Source or drain electrodes for field effect devices for thin film transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/056—Making the transistor the transistor being a FinFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Thin Film Transistor (AREA)
  • Non-Volatile Memory (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

半導体装置および半導体装置の作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装
置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタ（薄膜トランジ
スタ（ＴＦＴ）ともいう）を構成する技術が注目されている。該トランジスタは集積回路
（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く応用されている。トラ
ンジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、そ
の他の材料として酸化物半導体が注目されている。
例えば、トランジスタの活性層として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、およ
び亜鉛（Ｚｎ）を含む非晶質酸化物を用いたトランジスタが開示されている（特許文献１
参照）。
特開２００６−１６５５２８号公報
ところで、トランジスタの動作の高速化、トランジスタの低消費電力化、高集積化等を
達成するためにはトランジスタの微細化が必須である。
より高性能な半導体装置を実現するため、微細化されたトランジスタのオン特性（例え
ば、オン電流や電界効果移動度）を向上させて、半導体装置の高速応答、高速駆動を実現
する構成およびその作製方法を提供することを目的の一とする。
また、トランジスタの微細化に伴って作製工程における歩留まりの低下が懸念される。
微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供すること
を目的の一とする。
また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、および高
生産化を達成することを目的の一とする。
酸化物半導体膜、ゲート絶縁膜、および側面および上面に第１の絶縁膜が設けられたゲ
ート電極が順に積層されたトランジスタを有する半導体装置において、ソース電極および
ドレイン電極は、酸化物半導体膜および第１の絶縁膜に接して設けられる。該半導体装置
の作製工程において、酸化物半導体膜、第１の絶縁膜、およびゲート電極上を覆うように
導電膜および第２の絶縁膜を積層し、第２の絶縁膜および導電膜を除去（研磨）すること
によりゲート電極上の導電膜を除去してソース電極およびドレイン電極を形成する。除去
（研磨）方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏ
ｌｉｓｈｉｎｇ：ＣＭＰ）法を好適に用いることができる。
また、ゲート電極の側面の絶縁膜（サイドウォール絶縁膜）の形成を、レジストマスク
を用いて行い、同時に絶縁膜によってゲート電極領域の高さを高くする。ここで、本明細
書中における「ゲート電極領域の高さ」とは、ゲート電極の底面から該ゲート電極上に接
する膜の上面までの高さを指すものとする。ゲート電極領域の高さを高くすることで、ソ
ース電極およびドレイン電極の分離を簡便に行うことができる。
また、電子ビームを用いてレジストを露光することで形成された、線幅が小さいレジス
トマスクを用いることでチャネル長を短くすることができる。堆積する膜のエッチング選
択比を考慮し、具体的には、導電膜上にハードマスク膜を設け、その上に電子ビームを用
いてレジストを露光し、現像したレジストマスクをハードマスク膜のエッチングマスクと
して用い、エッチングされたハードマスク膜をマスクにして、導電膜をエッチングしてゲ
ート電極を形成する。ゲート電極と重畳する領域の酸化物半導体膜はトランジスタのチャ
ネル形成領域となる。
本発明の一態様は、絶縁表面上の酸化物半導体膜と、酸化物半導体膜上のゲート絶縁膜
と、ゲート絶縁膜上の酸化物半導体膜と重畳するゲート電極と、ゲート絶縁膜およびゲー
ト電極上の第１の絶縁膜と、酸化物半導体膜の一端および第１の絶縁膜の一端と接するソ
ース電極と、酸化物半導体膜の他端および第１の絶縁膜の他端と接するドレイン電極と、
ソース電極およびドレイン電極上に第２の絶縁膜と、を有し、ソース電極およびドレイン
電極の上面の高さは、第１の絶縁膜および第２の絶縁膜の上面の高さと実質的に揃ってお
り、酸化物半導体膜のチャネル長は、１ｎｍ以上３０ｎｍ以下である半導体装置である。
また、本発明の他の一態様は、絶縁表面上のチャネル形成領域、およびチャネル形成領
域を挟む第１の低抵抗領域および第２の低抵抗領域を含む酸化物半導体膜と、酸化物半導
体膜上のゲート絶縁膜と、ゲート絶縁膜上のチャネル形成領域と重畳するゲート電極と、
ゲート絶縁膜およびゲート電極上の第１の絶縁膜と、第１の低抵抗領域の一部と接するソ
ース電極と、第２の低抵抗領域の一部と接するドレイン電極と、ソース電極およびドレイ
ン電極上に第２の絶縁膜と、を有し、ソース電極およびドレイン電極の上面の高さは、第
１の絶縁膜および第２の絶縁膜の上面の高さと実質的に揃っており、酸化物半導体膜のチ
ャネル長は、１ｎｍ以上３０ｎｍ以下である半導体装置である。
また、本発明の他の一態様は、絶縁表面上に酸化物半導体膜を形成し、酸化物半導体膜
を覆うようにゲート絶縁膜を形成し、酸化物半導体膜と重畳するゲート絶縁膜上に第１の
導電膜を形成し、第１の導電膜上にハードマスク膜を形成し、ハードマスク膜上に電子ビ
ーム露光を行うことで第１のレジストを形成し、ハードマスク膜を選択的にエッチングし
、エッチングされたハードマスク膜をマスクとして、第１の導電膜を選択的にエッチング
してゲート電極を形成し、ゲート絶縁膜およびゲート電極上に第１の絶縁膜を形成し、ゲ
ート電極が露出しないように第１の絶縁膜の一部に除去処理を行い、除去処理を行った第
１の絶縁膜上に反射防止膜を形成し、酸化物半導体膜と重畳する反射防止膜上に電子ビー
ム露光を行うことで第２のレジストを形成し、反射防止膜、第１の絶縁膜およびゲート絶
縁膜を選択的にエッチングして、絶縁表面、酸化物半導体膜の一部を露出させ、露出させ
た絶縁表面、酸化物半導体膜および反射防止膜上に第２の導電膜を形成し、第２の導電膜
上に第２の絶縁膜を形成し、第１の絶縁膜が露出するように第２の絶縁膜、第２導電膜の
一部および反射防止膜に除去処理を行い、除去処理を行った第２の導電膜を加工してソー
ス電極およびドレイン電極を形成する半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面上に酸化物半導体膜を形成し、酸化物半導体膜
を覆うようにゲート絶縁膜を形成し、酸化物半導体膜と重畳するゲート絶縁膜上に第１の
導電膜を形成し、第１の導電膜上にハードマスク膜を形成し、ハードマスク膜上に電子ビ
ーム露光を行うことで第１のレジストを形成し、ハードマスク膜を選択的にエッチングし
、エッチングされたハードマスク膜をマスクとして、第１の導電膜を選択的にエッチング
してゲート電極を形成し、不純物を添加し、自己整合的に酸化物半導体膜中のゲート電極
と重畳している領域にチャネル形成領域を、チャネル形成領域を挟むように、酸化物半導
体膜中に第１の低抵抗領域および第２の低抵抗領域を、それぞれ形成し、ゲート絶縁膜お
よびゲート電極上に第１の絶縁膜を形成し、ゲート電極が露出しないように第１の絶縁膜
の一部に除去処理を行い、除去処理を行った第１の絶縁膜上に反射防止膜を形成し、チャ
ネル形成領域、第１の低抵抗領域および第２の低抵抗領域と重畳する反射防止膜上に電子
ビーム露光を行うことで第２のレジストを形成し、反射防止膜、第１の絶縁膜およびゲー
ト絶縁膜を選択的にエッチングして、絶縁表面、第１の低抵抗領域および第２の低抵抗領
域の一部を露出させ、露出させた絶縁表面、第１の低抵抗領域、第２の低抵抗領域および
反射防止膜上に第２の導電膜を形成し、第２の導電膜上に第２の絶縁膜を形成し、第１の
絶縁膜が露出するように第２の絶縁膜、第２の導電膜の一部および反射防止膜に除去処理
を行い、除去処理を行った第２の導電膜を加工してソース電極およびドレイン電極を形成
する半導体装置の作製方法である。
また、本発明の他の一態様は、上記作製方法において、除去処理は、化学的機械研磨に
より行うことが好ましい。
また、本発明の他の一態様は、上記作製方法において、ハードマスク膜は、窒化酸化シ
リコン膜およびアモルファスシリコン膜の積層膜、または、酸化シリコン膜およびアモル
ファスシリコン膜の積層膜であると好ましい。
また、本発明の他の一態様は、上記作製方法において、反射防止膜形成後から第２のレ
ジスト形成前の間に第２のハードマスク膜を形成し、第２のハードマスク膜は、窒化酸化
シリコン膜およびアモルファスシリコン膜の積層膜、または、酸化シリコン膜およびアモ
ルファスシリコン膜の積層膜であると好ましい。
また、本発明の他の一態様は、上記作製方法において、酸化物半導体膜のチャネル長は
、電子ビーム露光によって決定される。
また、上記酸化物半導体膜は、銅、アルミニウム、塩素などの不純物がほとんど含まれ
ない高純度化されたものであることが望ましい。トランジスタの製造工程において、これ
らの不純物が混入または酸化物半導体膜表面に付着する恐れのない工程を適宜選択するこ
とが好ましく、酸化物半導体膜表面に付着した場合には、シュウ酸や希フッ酸などに曝す
、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜表
面の不純物を除去することが好ましい。具体的には、酸化物半導体膜の銅濃度は１×１０
１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とする
。また、酸化物半導体膜の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体膜は成膜直後において、化学量論的組成より酸素が多い過飽和の状
態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する
場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲
気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多
い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば、成膜温度を３００℃以上
としても、膜中からのＺｎの放出が抑えられる。
酸化物半導体膜は、水素などの不純物が十分に除去されることにより、または、十分な
酸素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであるこ
とが望ましい。具体的には、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ
３以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７
ａｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜中の水素濃度は、二次イオ
ン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅ
ｔｒｙ）で測定されるものである。また、十分な酸素が供給されて酸素が過飽和の状態と
するため、酸化物半導体膜を覆うように過剰酸素を含む絶縁膜（ＳｉＯｘなど）を接して
設ける。
過剰酸素を含む絶縁膜は、プラズマＣＶＤ法やスパッタ法における成膜条件を適宜設定
して膜中に酸素を多く含ませたＳｉＯｘ膜や、酸化窒化シリコン膜を用いる。また、多く
の過剰酸素を絶縁膜に含ませたい場合には、イオン注入法やイオンドーピング法やプラズ
マ処理によって酸素を添加する。
過剰酸素を含む絶縁膜の水素濃度が、７．２×１０２０ａｔｏｍｓ／ｃｍ３以上である
場合には、トランジスタの初期特性のバラツキの増大、チャネル長依存性の増大、さらに
ＢＴストレス試験において大きく劣化するため、過剰酸素を含む絶縁膜の水素濃度は、７
．２×１０２０ａｔｏｍｓ／ｃｍ３未満とする。即ち、酸化物半導体膜の水素濃度は５×
１０１９ａｔｏｍｓ／ｃｍ３以下、かつ、過剰酸素を含む絶縁膜の水素濃度は、７．２×
１０２０ａｔｏｍｓ／ｃｍ３未満とすることが好ましい。
さらに酸化物半導体膜を包み、かつ、過剰酸素を含む絶縁膜の外側に配置されるように
、酸化物半導体膜の酸素の放出を抑えるブロッキング膜（ＡｌＯｘなど）を設けると好ま
しい。
過剰酸素を含む絶縁膜またはブロッキング膜で酸化物半導体膜を包み込むことで、酸化
物半導体膜において化学量論的組成より酸素が多い過飽和の状態とすることができる。例
えば、酸化物半導体膜の化学量論的組成がＩｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４［原子
数比］である場合、ＩＧＺＯに含まれる酸素の原子数比は４より多い状態となる。
微細な構造であっても高い電気特性を有するトランジスタを歩留まりよく提供すること
ができる。
また、チャネル長が短い微細なトランジスタを実現し、回路の動作速度を高速化し、消
費電力を低減することができる。
また、該トランジスタを含む半導体装置においても、高性能化、高信頼性化、および高
生産化を達成することができる。
本発明の一態様の半導体装置を示す平面図および断面図。 本発明の一態様の半導体装置の作製工程を示す断面図。 本発明の一態様の半導体装置の作製工程を示す断面図。 本発明の一態様の半導体装置の作製工程を示す断面図。 本発明の一態様の半導体装置を示す平面図および断面図。 半導体装置の一形態を示す断面図、平面図および回路図。 半導体装置の一形態を示す回路図および斜視図。 半導体装置の一形態を示す断面図および平面図。 半導体装置の一形態を示す回路図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。 半導体装置の一形態を示すブロック図。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明
は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態
および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、
本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、
図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共
通して用いる。また、同様のものを指す際にはハッチパターンを同じくし、特に符号を付
さないことがある。また、便宜上、絶縁膜は上面図には表さないことがある。
なお、本明細書等において「上」や「下」という用語は、構成要素の位置関係が「直上
」または「直下」であることを限定するものではない。例えば、「ゲート絶縁膜上のゲー
ト電極」の表現であれば、ゲート絶縁膜とゲート電極との間に他の構成要素を含むものを
除外しない。
また、本明細書等において「電極」や「配線」という用語は、これらの構成要素を機能
的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることが
あり、その逆もまた同様である。さらに、「電極」や「配線」という用語は、複数の「電
極」や「配線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合
や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このた
め、本明細書においては、「ソース」や「ドレイン」という用語は、入れ替えて用いるこ
とができるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するも
の」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するも
の」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない
。
例えば、「何らかの電気的作用を有するもの」には、電極や配線などが含まれる。
なお、以下の説明において、第１、第２などの序数詞は、説明の便宜上付したものであ
り、その数を限定するものではない。
（実施の形態１）
本実施の形態では、本発明の一態様である半導体装置および半導体装置の作製方法の一
形態を図１乃至図４を用いて説明する。
図１に、トランジスタ４５０の平面図および断面図を示す。図１（Ａ）は平面図であり
、図１（Ｂ）は、図１（Ａ）におけるＡ−Ｂ断面に係る断面図である。なお、図１（Ａ）
では、煩雑になることを避けるため、トランジスタ４５０の構成要素の一部（例えば、下
地絶縁膜４３２など）を省略している。
＜本実施の形態における半導体装置の構成＞
図１は、本実施の形態の方法にて作製された半導体装置の構成例である。図１に示すト
ランジスタ４５０は、絶縁表面を有する基板４００上に設けられた下地絶縁膜４３２と、
下地絶縁膜４３２上のチャネル形成領域４０３ｃ、並びにチャネル形成領域４０３ｃを挟
む低抵抗領域４０３ａおよび低抵抗領域４０３ｂとを含む酸化物半導体膜４０３と、酸化
物半導体膜４０３上のゲート絶縁膜４１２ａと、ゲート絶縁膜４１２ａ上の、チャネル形
成領域４０３ｃと重畳するゲート電極４０１ａと、ゲート絶縁膜４１２ａおよびゲート電
極４０１ａ上の絶縁膜４１５ｂと、下地絶縁膜４３２および低抵抗領域４０３ａの一部と
重畳するソース電極４０５ａと、下地絶縁膜４３２および低抵抗領域４０３ｂの一部と重
畳するドレイン電極４０５ｂと、ソース電極４０５ａおよびドレイン電極４０５ｂ上の絶
縁膜４２５ａと、を有する。
絶縁膜４１５ｂをゲート電極４０１ａに設けることで、ゲート電極領域の高さを高くし
つつ、ゲート電極４０１ａ側面にサイドウォール絶縁膜を形成することができる。これに
より、ソース電極およびドレイン電極となる導電膜の一部を除去（研磨）処理する際に、
ソース電極４０５ａおよびドレイン電極４０５ｂの分離を簡便に行うことができる。
また、電子ビームによる露光によってゲート電極４０１ａのチャネル長方向の長さを決
定することができる。ここで、ゲート電極４０１ａが形成された領域と重なる酸化物半導
体膜４０３は、トランジスタのチャネル形成領域となる。つまり、電子ビームによる露光
によってチャネル長を決定することができるため、チャネル長の小さいトランジスタを作
製することができる。
また、ソース電極４０５ａおよびドレイン電極４０５ｂは、露出した酸化物半導体膜４
０３上面、および絶縁膜４１５ｂと接して設けられている。よって、ソース電極４０５ａ
（またはドレイン電極４０５ｂ）と酸化物半導体膜４０３とが接する領域（コンタクト領
域）と、ゲート電極４０１ａの距離Ｌ１は、電子ビームによる露光によって、決定するこ
とができるため、ソース電極４０５ａ（またはドレイン電極４０５ｂ）と酸化物半導体膜
４０３とが接する領域（コンタクト領域）、およびゲート電極４０１ａ間の抵抗が減少し
、トランジスタ４５０のオン特性を向上させることが可能となる。
＜本実施の形態における半導体装置の作製方法＞
トランジスタ４５０の作製方法について図２乃至図４を用いて説明する。
まず、基板４００上に下地絶縁膜４３２を形成し、下地絶縁膜４３２上に酸化物半導体
膜４０３を形成する（図２（Ａ）参照）。
基板４００としては、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウ
ムホウケイ酸ガラスなどのガラス材料を用いる。また、シリコンや炭化シリコンなどの単
結晶半導体基板、多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、Ｓ
ＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒｓ）基板などを適用することもでき、
これらの基板上に半導体素子が設けられたものを、基板４００として用いてもよい。
下地絶縁膜４３２は、プラズマＣＶＤ法またはスパッタリング法を用いて５０ｎｍ以上
２μｍ以下の膜厚で、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリ
コン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜から
選ばれた一層またはこれらの積層膜を用いる。下地絶縁膜４３２により、基板４００側か
らの不純物の侵入を抑制することができる。なお、下地絶縁膜４３２が不要な場合、例え
ば、基板４００の表面吸着した水分、および基板４００に含有する水分が少ない場合には
下地絶縁膜４３２を設けない構成としてもよい。
下地絶縁膜４３２は、加熱処理により酸素を放出する絶縁膜を用いると好ましい。
「加熱処理により酸素を放出する」とは、ＴＤＳ（Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉ
ｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ：昇温脱離ガス分光法）分析にて、酸素原子に換算して
の酸素の放出量が１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０１
９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは１．０×１０２０ａｔｏｍｓ／ｃｍ３以上
、さらに好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上であることをいう。
ここで、ＴＤＳ分析にて、酸素原子に換算しての酸素の放出量の測定方法について、以
下に説明する。
ＴＤＳ分析による気体の放出量は、スペクトルの積分値に比例する。このため、測定し
たスペクトルの積分値と標準試料の基準値との比により、気体の放出量を計算することが
できる。標準試料の基準値は、所定の原子密度を有する試料において、スペクトルの積分
値に対する原子密度の割合である。
例えば、標準試料である所定の密度の水素を含むシリコンウェハのＴＤＳ分析結果、お
よび絶縁膜のＴＤＳ分析結果から、絶縁膜の酸素分子の放出量（ＮＯ２）は、式（１）で
求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比（Ｍ／ｚ）が３２で検出
されるスペクトルの全てが酸素分子由来と仮定する。Ｍ／ｚが３２のものとしてほかにＣ
Ｈ３ＯＨがあるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原
子の同位体であるＭ／ｚが１７の酸素原子およびＭ／ｚが１８の酸素原子を含む酸素分子
についても、自然界における存在比率が極微量であるため考慮しない。
ＮＨ２は、標準試料から脱離した水素分子を密度で換算した値である。ＳＨ２は、標準
試料をＴＤＳ分析によるスペクトルの積分値である。ここで、標準試料の基準値を、ＮＨ
２／ＳＨ２とする。ＳＯ２は、絶縁膜をＴＤＳ分析によるスペクトルの積分値である。α
は、ＴＤＳにおけるスペクトル強度に影響する係数である。式（１）の詳細に関しては、
特開平６−２７５６９７号公報を参照する。なお、上記絶縁膜の酸素の放出量は、電子科
学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１
×１０１６ａｔｏｍｓ／ｃｍ２の水素原子を含むシリコンウェハを用いて測定する。
また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素
原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素
分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量に
ついても見積もることができる。
なお、ＮＯ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分
子の放出量の２倍となる。
なお、本明細書中において、酸化窒化シリコンなどの「酸化窒化物」とは、その組成と
して、窒素よりも酸素の含有量が多いものをいう。
なお、本明細書中において、窒化酸化シリコンなどの「窒化酸化物」とは、その組成と
して、酸素よりも窒素の含有量が多いものをいう。
また、基板４００と下地絶縁膜４３２の間に酸化アルミニウム膜を設けると好ましい。
特に膜密度が３．２ｇ／ｃｍ３以上、さらに好ましくは３．６ｇ／ｃｍ３以上の酸化アル
ミニウム膜を用いるとよい。酸化アルミニウム膜の膜厚は、３０ｎｍ以上１５０ｎｍ以下
、好ましくは５０ｎｍ以上１００ｎｍ以下であるとよい。当該酸化アルミニウム膜の密度
を上記数値とすることで、水分や水素が酸化物半導体膜に侵入し、拡散することを抑制す
ることができる。また、酸化物半導体膜４０３から酸素が抜けてしまうことを抑制するこ
とができる。
下地絶縁膜４３２は、６５０℃以下の温度における加熱処理により水素や水を除去する
と好ましい。
酸化物半導体膜４０３は、スパッタリング法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ
Ｅｐｉｔａｘｙ）法、ＣＶＤ法、パルスレーザ堆積法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙ
ｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いて成膜される。また、酸化物半導体膜４０３は
、スパッタリングターゲット表面に対し、概略垂直に複数の基板表面がセットされた状態
で成膜を行うスパッタリング装置を用いて成膜されてもよい。本実施の形態では、酸化物
半導体膜４０３は、エッチング処理を施し、島状に形成されているがこれに限られない。
酸化物半導体膜４０３を成膜する際、酸化物半導体膜４０３に含まれる水素濃度をでき
る限り低減させることが好ましい。酸化物半導体膜４０３に含まれる水素濃度を低減させ
るためには、例えば、スパッタリング法を用いて成膜する場合、スパッタリング装置の成
膜室内に供給するガスとして、水素、水、水酸基、または水素化物などの不純物が除去さ
れた高純度の希ガス（代表的には、アルゴン）、酸素、または希ガスと酸素との混合ガス
を用いることが好ましい。
また、成膜室内の残留水分を除去しつつ、水素および水などが除去されたガスを導入し
て成膜を行うことで、成膜された酸化物半導体膜４０３に含まれる水素濃度を低減させる
ことができる。成膜室内の残留水分を除去するためには、吸着型の真空ポンプ、例えば、
クライオポンプ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい
。また、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポ
ンプは、例えば、水（Ｈ２Ｏ）など水素原子を含む化合物（より好ましくは炭素原子を含
む化合物も）等の排気能力が高いため、クライオポンプを用いて排気した成膜室で成膜さ
れた酸化物半導体膜４０３に含まれる不純物の濃度を低減できる。
また、酸化物半導体膜４０３を、スパッタリング法を用いて成膜する場合、成膜に用い
る金属酸化物ターゲットの相対密度は９０％以上１００％以下、好ましくは９５％以上９
９．９％以下とすることが好ましい。相対密度が高い金属酸化物ターゲットを用いること
により、成膜された酸化物半導体膜４０３を緻密な膜とすることができる。
酸化物半導体膜４０３の材料として、例えば、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料を用いればよ
い。ここで、金属元素Ｍは酸素との結合エネルギーがＩｎおよびＺｎよりも高い元素であ
る。または、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料から酸素が脱離することを抑制する機能を有する
元素である。金属元素Ｍの作用によって、酸化物半導体膜の酸素欠損の生成が抑制される
。そのため、酸素欠損に起因するトランジスタの電気特性の変動を低減することができ、
信頼性の高いトランジスタを得ることができる。
金属元素Ｍは、具体的にはＡｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｇ
ａ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｓｎ、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、
Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｈｆ、ＴａまたはＷとすればよく、好ましくはＡ
ｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、ＣｅまたはＨｆとする。金属元素Ｍは、前述の元素から一種
または二種以上選択すればよい。また、金属元素Ｍに変えてＳｉやＧｅを用いることもで
きる。
ここで、Ｉｎ−Ｍ−Ｚｎ−Ｏ系材料で表される酸化物半導体は、Ｉｎの濃度が高いほど
キャリア移動度およびキャリア密度が高まる。結果、Ｉｎの濃度が高いほど導電率の高い
酸化物半導体となる。
酸化物半導体膜４０３は、単層構造であってもよいし、積層構造であってもよい。また
、酸化物半導体膜４０３は、単結晶、多結晶（ポリクリスタルともいう）、または非晶質
（アモルファスともいう）であってもよい。
また、本実施の形態において、酸化物半導体膜４０３は、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉ
ｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）膜であるのが好ましい。
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ
膜は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜
である。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであるこ
とが多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒ
ｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部
と結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グ
レインバウンダリーともいう）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃い、かつ、ａｂ面に垂直な方向から見て
三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状ま
たは金属原子と酸素原子とが層状に配列している。なお、異なる結晶部間で、それぞれａ
軸およびｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合
、８５°以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、
−５°以上５°以下の範囲も含まれることとする。
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡ
ＡＣ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被
形成面の近傍に対し、表面の近傍では結晶部の占める割合が高くなることがある。また、
ＣＡＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が
非晶質化することもある。
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形
成面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。
なお、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベク
トルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、ま
たは成膜後に加熱処理などの結晶化処理を行うことにより形成される。
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
ＣＡＡＣ−ＯＳ膜は、例えば、多結晶である酸化物半導体スパッタリング用ターゲット
を用い、スパッタリング法によって成膜する。当該スパッタリング用ターゲットにイオン
が衝突すると、スパッタリング用ターゲットに含まれる結晶領域がａｂ面から劈開し、ａ
ｂ面に平行な面を有する平板状またはペレット状のスパッタリング粒子として剥離するこ
とがある。この場合、当該平板状のスパッタリング粒子が、結晶状態を維持したまま基板
に到達することで、ＣＡＡＣ−ＯＳ膜を成膜することができる。
また、ＣＡＡＣ−ＯＳ膜を成膜するために、以下の条件を適用することが好ましい。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制で
きる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素および窒素など）
を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点
が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイ
グレーションが起こる。具体的には、基板加熱温度を１００℃以上７４０℃以下、好まし
くは２００℃以上５００℃以下として成膜する。成膜時の基板加熱温度を高めることで、
平板状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーションが起こり
、スパッタリング粒子の平らな面が基板に付着する。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメー
ジを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００
体積％とする。
スパッタリング用ターゲットの一例として、Ｉｎ−Ｇａ−Ｚｎ系酸化物ターゲットにつ
いて以下に示す。
ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末を所定のｍｏｌ比で混合し、加圧処理
後、１０００℃以上１５００℃以下の温度で加熱処理をすることで多結晶であるＩｎ−Ｇ
ａ−Ｚｎ系酸化物ターゲットとする。なお、Ｘ、ＹおよびＺは任意の正数である。ここで
、所定のｍｏｌ比は、例えば、ＩｎＯＸ粉末、ＧａＯＹ粉末およびＺｎＯＺ粉末が、２：
２：１、８：４：３、３：１：１、１：１：１、４：２：３または３：１：２である。な
お、粉末の種類、およびその混合するｍｏｌ比は、作製するスパッタリング用ターゲット
によって適宜変更すればよい。
また、酸化物半導体膜は成膜直後において、化学量論的組成より酸素が多い過飽和の状
態とすることが好ましい。例えば、スパッタリング法を用いて酸化物半導体膜を成膜する
場合、成膜ガスの酸素の占める割合が多い条件で成膜することが好ましく、特に酸素雰囲
気（酸素ガス１００％）で成膜を行うことが好ましい。成膜ガスの酸素の占める割合が多
い条件、特に酸素ガス１００％の雰囲気で成膜すると、例えば、成膜温度を３００℃以上
としても、膜中からのＺｎの放出が抑えられる。
また、酸化物半導体膜において、銅、アルミニウム、塩素などの不純物がほとんど含ま
れない高純度化されたものであることが望ましい。トランジスタの製造工程において、こ
れらの不純物が混入または酸化物半導体膜表面に付着する恐れのない工程を適宜選択する
ことが好ましく、酸化物半導体膜表面に付着した場合には、シュウ酸や希フッ酸などに曝
す、またはプラズマ処理（Ｎ２Ｏプラズマ処理など）を行うことにより、酸化物半導体膜
表面の不純物を除去することが好ましい。具体的には、酸化物半導体膜の銅濃度は１×１
０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１７ａｔｏｍｓ／ｃｍ３以下とする
。また、酸化物半導体膜のアルミニウム濃度は１×１０１８ａｔｏｍｓ／ｃｍ３以下とす
る。また、酸化物半導体膜の塩素濃度は２×１０１８ａｔｏｍｓ／ｃｍ３以下とする。
酸化物半導体膜は水素などの不純物が十分に除去されることにより、または、十分な酸
素が供給されて酸素が過飽和の状態とされることにより、高純度化されたものであること
が望ましい。具体的には、酸化物半導体膜の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体膜中の水素濃度は、二次イオン
質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔ
ｒｙ）で測定されるものである。また、十分な酸素が供給されて酸素が過飽和の状態とす
るため、酸化物半導体膜を包みこむように過剰酸素を含む絶縁膜（ＳｉＯｘなど）を接し
て設ける。
次に、下地絶縁膜４３２および酸化物半導体膜４０３上にゲート絶縁膜４１２を形成す
る（図２（Ｂ）参照）。なお、ゲート絶縁膜４１２は、少なくとも後に形成されるゲート
電極４０１ａと酸化物半導体膜４０３の間にあればよい。
ゲート絶縁膜４１２の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム
、酸化ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム
、酸化タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化
酸化シリコン等を用いて形成することができる。
ゲート絶縁膜４１２は、２５０℃以上７００℃以下、好ましくは３００℃以上４５０℃
以下の温度における加熱処理により酸素を放出する絶縁膜を用いてもよい。
酸化物半導体膜を用いたトランジスタにおいて、酸化物半導体膜中の酸素欠損はドナー
となるため、トランジスタのしきい値電圧をマイナス方向へシフトさせる要因となる。ま
た、ゲート絶縁膜と酸化物半導体膜との界面における酸素欠損は、トランジスタの動作な
どに起因して電荷を捕獲するため、トランジスタの電気特性を変動させる要因となる。従
って、酸化物半導体膜中、および酸化物半導体膜とゲート絶縁膜との界面における酸素欠
損を低減することは、酸化物半導体膜を用いたトランジスタの電気特性を安定させ、かつ
信頼性を向上させることに繋がる。そのため、ゲート絶縁膜から酸素が放出されると、酸
化物半導体膜中、および酸化物半導体膜とゲート絶縁膜との界面における酸素欠損を低減
することができる。
次に、ゲート絶縁膜４１２が形成された基板４００に対して、水分や水素などを除去す
るための加熱処理を行ってもよい。
なお、加熱処理としては、電気炉、もしくは抵抗発熱体などの発熱体からの熱伝導また
は熱輻射によって、被処理物を加熱する装置を用いることができる。例えば、ＬＲＴＡ（
Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＧＲＴＡ（Ｇａｓ Ｒａ
ｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ
Ａｎｎｅａｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタル
ハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ
、高圧水銀ランプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱す
る装置である。ＧＲＴＡ装置は、高温のガスを用いて加熱処理を行う装置である。高温の
ガスには、アルゴンなどの希ガス、または窒素のような、加熱処理によって被処理物と反
応しない不活性気体が用いられる。
例えば、加熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分間
熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい。
ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温度
を超える温度条件であっても適用が可能となる。なお、処理中に不活性ガスを、酸素を含
むガスに切り替えても良い。酸素を含む雰囲気において加熱処理を行うことで、膜中の欠
陥密度を低減することができる。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン
等）を主成分とする雰囲気であって、水分、水素などが含まれない雰囲気を適用するのが
望ましい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガ
スの純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以
上（すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
加熱処理温度は、基板４００として、マザーガラスを用いた場合、処理温度が高く、処
理時間が長いと大幅に収縮するため、２００℃以上４５０℃以下、さらに好ましくは、２
５０℃以上３５０℃以下である。
なお、加熱処理を行うことで、ゲート絶縁膜４１２中の水分や水素等の不純物を除去す
ることができる。また、当該加熱処理により、膜中の欠陥密度を低減することができる。
ゲート絶縁膜４１２膜中の不純物、または欠陥密度が低減することにより、トランジスタ
の電気特性が向上し、また、トランジスタの動作に伴う電気特性の変動を抑制することが
できる。
ところで、上述の加熱処理には水分や水素などを除去する効果があるため、当該加熱処
理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。また、このような脱水化処
理、脱水素化処理は、一回に限らず複数回行っても良い。
次に、ゲート絶縁膜４１２上に導電膜４０１を形成する。（図２（Ｂ）参照）。
導電膜４０１は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔａ
およびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層して用い
ればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても構
わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。本実施の形態で
は、窒化タンタル膜を３０ｎｍ成膜した上にタングステン膜を２００ｎｍ成膜する。
また、後に電子ビームを用いた露光によって形成されるレジストマスクは薄く、導電膜
４０１のパターン形成が難しい場合がある。そのため、導電膜４０１上にハードマスク膜
４０８、ハードマスク膜４０８上にハードマスク膜４０９を成膜し、該ハードマスク膜を
マスクにする（図２（Ｂ）参照）。
ハードマスク膜４０８は、導電膜４０１をエッチングするときに、ハードマスク膜４０
８をマスクとして利用するため、導電膜４０１をエッチングする条件でエッチングされに
くい膜であることが好ましい。ハードマスク膜４０８には、酸化シリコン膜または窒化酸
化シリコン膜を用いることが好ましい。
また、ハードマスク膜４０９は、ハードマスク膜４０８をエッチングするときに、ハー
ドマスク膜４０９をマスクとして利用するため、ハードマスク膜４０８をエッチングする
条件でエッチングされにくい膜であることが好ましい。ハードマスク膜４０９には、アモ
ルファスシリコン膜を用いることが好ましい。
ハードマスク膜４０９は、電子ビームを用いた露光によって形成されるレジストマスク
とのエッチング選択比が高く、レジストマスクが薄くてもパターン形成が容易にできる。
また、ハードマスク膜４０８とハードマスク膜４０９とのエッチング選択比およびハード
マスク膜４０８と導電膜４０１（本実施の形態では上層のタングステン膜）とのエッチン
グ選択比が高いため、上層のパターン形成された膜をマスクに下層のパターン形成が容易
にできる。
次に、ハードマスク膜４０９上にレジストを形成し、該レジストに対して電子ビームを
用いた露光を行い、レジストマスク４２０を形成する（図２（Ｂ）参照）。
電子ビームの照射が可能な電子ビーム描画装置において、例えば、加速電圧は５ｋＶ〜
５０ｋＶであることが好ましい。また、電流強度は、５×１０―１２Ａ〜１×１０―１１
Ａであることが好ましい。また、最小ビーム径は、２ｎｍ以下であることが好ましい。ま
た、作製可能なパターンの最小線幅が８ｎｍ以下であることが好ましい。
上記条件により、例えば、レジストマスク４２０の幅を１ｎｍ以上３０ｎｍ以下、好ま
しくは２０ｎｍ以下さらに好ましくは８ｎｍ以下にすることができる。
また、電子ビームを用いた露光では、できるだけレジストマスク４２０は薄い方が好ま
しい。レジストマスク４２０を薄くする場合、被形成面の凹凸をできるだけ平坦にするこ
とが好ましい。本実施の形態の半導体装置の作製方法では、下地絶縁膜４３２等にＣＭＰ
処理等の研磨処理、エッチング（ドライエッチング、ウェットエッチング）処理や、プラ
ズマ処理などの平坦化処理を行うことにより、下地絶縁膜４３２等による凹凸が低減され
るため、レジストマスクを薄くすることができる。これにより、電子ビームを用いた露光
が容易になる。
次に、ハードマスク膜４０９を選択的にエッチングし、ハードマスク膜４０９ａを形成
する（図２（Ｃ）参照）。また、エッチング後にレジストマスク４２０は除去する。本実
施の形態では、レジストマスク４２０を除去したが、これに限られない。レジストマスク
４２０は、ほぼ消失しているのでそのまま残しても構わない。
次に、ハードマスク膜４０９ａをマスクにして、ハードマスク膜４０８を選択的にエッ
チングし、ハードマスク膜４０８ａを形成する（図２（Ｄ）参照）。また、エッチング後
にハードマスク膜４０９ａは除去する。ハードマスク膜４０９ａもレジストマスク４２０
と同様に除去せず、そのまま残しても構わない。
次に、ハードマスク膜４０８ａをマスクにして、導電膜４０１をエッチングし、ゲート
電極４０１ａを形成する（図３（Ａ）参照）。また、エッチング後にハードマスク膜４０
８ａは除去してもよい。ここで、上部にゲート電極４０１ａが形成された酸化物半導体膜
４０３の領域は、後にトランジスタ４５０のチャネル形成領域となる。電子ビームによる
露光によってチャネル長Ｌを決定することができるため、チャネル長の小さい、例えば、
チャネル長が１ｎｍ以上３０ｎｍ以下のトランジスタを作製することができる。
次に、ゲート電極４０１ａをマスクとして酸化物半導体膜４０３に不純物４２１を添加
する処理を行って、自己整合的に低抵抗領域４０３ａ、低抵抗領域４０３ｂおよびチャネ
ル形成領域４０３ｃを形成してもよい（図３（Ａ）参照）。
添加する不純物４２１は、リン、ホウ素、窒素、ヒ素、アルゴン、アルミニウム、イン
ジウムまたはこれらを含む分子イオンなどがある。また、酸化物半導体膜４０３に不純物
４２１を添加する方法として、イオンドーピング法またはイオンインプランテーション法
を用いることができる。
なお、酸化物半導体膜４０３に不純物４２１を添加する処理は、複数回行っても良い。
酸化物半導体膜４０３に不純物４２１を添加する処理を複数回行う場合、不純物４２１は
複数回すべてにおいて同じであってもよいし、１回の処理毎に変えてもよい。
なお、不純物４２１のドーズ量は、１×１０１３〜５×１０１６ｉｏｎｓ／ｃｍ２とす
るのが好ましい。また、不純物としてリンを添加する場合、加速電圧を０．５〜８０ｋＶ
とするのが好ましい。本実施の形態では、不純物４２１としてリンを、イオンインプラン
テーション法を用いて酸化物半導体膜４０３に加速電圧を３０ｋＶ、ドーズ量を１．０×
１０１５ｉｏｎｓ／ｃｍ２の条件で添加する。
また、低抵抗領域４０３ａおよび低抵抗領域４０３ｂは、チャネル形成領域４０３ｃよ
りも不純物濃度が高くなっている。不純物濃度を高くすることによって酸化物半導体膜中
のキャリア密度が増加し、ソース電極およびドレイン電極と酸化物半導体膜の間のコンタ
クト抵抗が低くなるため、ソース電極およびドレイン電極と酸化物半導体膜の間で良好な
オーミックコンタクトをとることができる。
次に、ゲート絶縁膜４１２およびゲート電極４０１ａ上に絶縁膜４１５を形成する（図
３（Ｂ）参照）。
絶縁膜４１５の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化
ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム、酸化
タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シ
リコン等を用いて形成することができる。絶縁膜４１５は、単層でも積層でも構わない。
また、ゲート絶縁膜４１２およびゲート電極４０１ａに接する絶縁膜４１５に酸化アル
ミニウム膜を設けると好ましい。特に膜密度が３．２ｇ／ｃｍ３以上、さらに好ましくは
３．６ｇ／ｃｍ３以上の酸化アルミニウム膜を用いるとよい。酸化アルミニウム膜の膜厚
は、３０ｎｍ以上１５０ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下であるとよい
。当該酸化アルミニウム膜の密度を上記数値とすることで、水分や水素が酸化物半導体膜
に侵入し、拡散することを抑制することができる。また、酸化物半導体膜４０３から酸素
が抜けてしまうことを抑制することができる。
次に、ゲート電極４０１ａが露出しないように絶縁膜４１５の一部に除去（研磨）処理
を行い、絶縁膜４１５ａを形成する（図３（Ｃ）参照）。本実施の形態では、ゲート電極
４０１ａ上に絶縁膜４１５ａが１００ｎｍ形成されるように除去処理を行う。
除去方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好適である。
なお、本実施の形態では、除去処理にＣＭＰ処理を用いたが、他の除去処理を用いても
よい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエ
ッチング）処理や、プラズマ処理などを組み合わせてもよい。除去処理に、エッチング処
理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、絶縁膜４１５
の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。また、ＣＭＰ処理
で絶縁膜４１５の大部分を除去し、残りの絶縁膜４１５をドライエッチング処理で除去し
てもよい。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けて
ＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上
げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることに
よって、絶縁膜４１５の表面の平坦性をより向上させることができる。
上記のような構成にすることで、ゲート電極領域の高さを絶縁膜４１５ａで高くするこ
とができ、後にゲート電極４０１ａ側面にサイドウォール絶縁膜を形成しつつ、ソース電
極およびドレイン電極の分離を簡便に行うことができる。
次に、絶縁膜４１５ａ上に反射防止膜４０７を形成し、反射防止膜４０７上にレジスト
を形成し、該レジストに対して電子ビームを用いた露光を行い、低抵抗領域４０３ａ、低
抵抗領域４０３ｂおよびチャネル形成領域４０３ｃと重畳するレジストマスク４３０を選
択的に形成する（図３（Ｄ）参照）。
反射防止膜４０７は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｚｒ、Ｍｏ、ＴａおよびＷを一種以上
含む、単体、窒化物、酸化物または合金を、単層または積層して用いればよい。または、
少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用いても構わない。例えば、Ｉ
ｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。本実施の形態では、反射防止膜４０
７としてタングステン膜を３０ｎｍ成膜する。
反射防止膜４０７は、露光する際の光が反射しないようにまたは光が透過しないように
レジストの下に設けている。レジストの下に反射防止膜を設けることで、露光・現像後の
パターンの形状の形成の精度が向上する。
また、ゲート電極４０１ａの形成と同様、反射防止膜４０７上にハードマスク膜（窒化
酸化シリコン膜または酸化シリコン膜上にアモルファスシリコン膜が積層している積層膜
）を形成した方がより好ましい。このようにすることで、レジストマスクが薄くてもエッ
チング選択比が高いため、上層のパターン形成された膜をマスクに下層のパターン形成が
容易にできる。
また、電子ビームを用いた露光の条件については、先のレジストマスク４２０の条件を
参酌することができる。
次に、反射防止膜４０７、絶縁膜４１５ａおよびゲート絶縁膜４１２をエッチングして
、島状の反射防止膜４０７ａ、絶縁膜４１５ｂおよびゲート絶縁膜４１２ａを形成する（
図４（Ａ）参照）。ここで、図中の距離Ｌ１は、電子ビームによる露光によって、決定す
ることができるため、後に形成されるソース電極４０５ａ（またはドレイン電極４０５ｂ
）と酸化物半導体膜４０３とが接する領域（コンタクト領域）、およびゲート電極４０１
ａ間の抵抗が減少し、トランジスタ４５０のオン特性を向上させることが可能となる。例
えば、図中の距離Ｌ１が３０ｎｍ以下のトランジスタを作製することができる。
次に、レジストマスク４３０を除去し、下地絶縁膜４３２、低抵抗領域４０３ａ、低抵
抗領域４０３ｂおよび反射防止膜４０７ａ上に導電膜４０５を形成する（図４（Ｂ）参照
）。
導電膜４０５は、Ａｌ、Ｔｉ、Ｃｒ、Ｃｏ、Ｎｉ、Ｃｕ、Ｙ、Ｚｒ、Ｍｏ、Ａｇ、Ｔａ
、ＲｕおよびＷを一種以上含む、単体、窒化物、酸化物または合金を、単層または積層し
て用いればよい。または、少なくともＩｎおよびＺｎを含む酸化物または酸窒化物を用い
ても構わない。例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏ−Ｎ系材料などを用いればよい。本実施の
形態では、タングステン膜を３０ｎｍ成膜した。
次に、導電膜４０５上に絶縁膜４２５を形成する（図４（Ｃ）参照）。
絶縁膜４２５の材料としては、酸化シリコン、酸化ガリウム、酸化アルミニウム、酸化
ジルコニウム、酸化イットリウム、酸化ハフニウム、酸化ランタン、酸化ネオジム、酸化
タンタル、窒化シリコン、酸化窒化シリコン、酸化窒化アルミニウム、または窒化酸化シ
リコン等を用いて形成することができる。絶縁膜４２５は、単層でも積層でも構わない。
また、導電膜４０５に接する絶縁膜４２５に酸化アルミニウム膜を設けると好ましい。
特に膜密度が３．２ｇ／ｃｍ３以上、さらに好ましくは３．６ｇ／ｃｍ３以上の酸化アル
ミニウム膜を用いるとよい。酸化アルミニウム膜の膜厚は、３０ｎｍ以上１５０ｎｍ以下
、好ましくは５０ｎｍ以上１００ｎｍ以下であるとよい。当該酸化アルミニウム膜の密度
を上記数値とすることで、水分や水素が酸化物半導体膜に侵入し、拡散することを抑制す
ることができる。また、酸化物半導体膜４０３から酸素が抜けてしまうことを抑制するこ
とができる。
次に、絶縁膜４１５ｂが露出するように絶縁膜４２５、導電膜４０５の一部および反射
防止膜４０７ａに除去（研磨）処理を行い、絶縁膜４２５、導電膜４０５を加工して絶縁
膜４２５ａ、ソース電極４０５ａおよびドレイン電極４０５ｂを形成する（図４（Ｄ）参
照）。
除去方法としては化学的機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌ
ｉｓｈｉｎｇ：ＣＭＰ）処理を用いることが好適である。
なお、本実施の形態では、ソース電極４０５ａおよびドレイン電極４０５ｂの上面の高
さと絶縁膜４１５ｂおよび絶縁膜４２５ａの上面の高さは実質的に揃っている。なお、本
実施の形態で「ソース電極４０５ａおよびドレイン電極４０５ｂの上面の高さと絶縁膜４
１５ｂおよび絶縁膜４２５ａの上面の高さは実質的に揃っている」とは、ゲート電極領域
の高さの１０％以内、かつ、２０ｎｍ以下のずれを含むものとする。このような構成にす
ることで、後の工程（トランジスタ４５０を有する半導体装置や電子機器の作製工程等）
で形成される薄膜の被覆性を向上させることができ、薄い膜や配線の段切れを抑制するこ
とができる。例えば、ソース電極４０５ａおよびドレイン電極４０５ｂと絶縁膜４１５ｂ
および絶縁膜４２５ａの間に段差があると、段差部にかかる膜や配線が切れてしまい、不
良となってしまうが、ソース電極４０５ａおよびドレイン電極４０５ｂの上面と絶縁膜４
１５ｂおよび絶縁膜４２５ａの上面の高さが実質的に揃っているとそのような不良を抑制
できるため、信頼性を向上させることができる。
また、後の工程で形成される膜や配線の被覆性が損なわれない程度の浅い段差であれば
、ソース電極４０５ａおよびドレイン電極４０５ｂの上面の高さと絶縁膜４１５ｂおよび
絶縁膜４２５ａの上面の高さが多少ずれていても構わない。
なお、本実施の形態では、除去処理にＣＭＰ処理を用いたが、他の除去処理を用いても
よい。または、ＣＭＰ処理等の研磨処理と、エッチング（ドライエッチング、ウェットエ
ッチング）処理や、プラズマ処理などを組み合わせてもよい。除去処理に、エッチング処
理、プラズマ処理などを組み合わせて行う場合、工程順は特に限定されず、絶縁膜４２５
の材料、膜厚、および表面の凹凸状態に合わせて適宜設定すればよい。また、ＣＭＰ処理
で絶縁膜４２５の大部分を除去し、残りの絶縁膜４２５をドライエッチング処理で除去し
てもよい。
なお、ＣＭＰ処理は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けて
ＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上
げ研磨を行うことが好ましい。このように研磨レートの異なる研磨を組み合わせることに
よって、絶縁膜４２５の表面の平坦性をより向上させることができる。
このように、絶縁膜４１５ｂが露出するように除去処理を行うことで、ソース電極４０
５ａおよびドレイン電極４０５ｂを形成することができる。
以上のような構成にすることで、ゲート電極領域の高さを絶縁膜４１５ｂで高くするこ
とができ、同時にゲート電極４０１ａ側面にサイドウォール絶縁膜を形成することができ
る。これにより、ソース電極およびドレイン電極となる導電膜を除去（研磨）処理し、該
導電膜を加工してソース電極４０５ａおよびドレイン電極４０５ｂの分離を簡便に行うこ
とができる。
また、電子ビームによる露光によってゲート電極４０１ａのチャネル長方向の長さを決
定することができる。ここで、ゲート電極４０１ａが形成された領域の酸化物半導体膜４
０３は、トランジスタのチャネル形成領域となる。つまり、電子ビームによる露光によっ
てチャネル長Ｌを決定することができるため、チャネル長の小さいトランジスタを作製す
ることができる。
また、ソース電極４０５ａおよびドレイン電極４０５ｂは、露出した酸化物半導体膜４
０３上面、および絶縁膜４１５ｂと接して設けられている。よって、ソース電極４０５ａ
（またはドレイン電極４０５ｂ）と酸化物半導体膜４０３とが接する領域（コンタクト領
域）と、ゲート電極４０１ａの距離Ｌ１は、電子ビームによる露光によって、決定するこ
とができるため、ソース電極４０５ａ（またはドレイン電極４０５ｂ）と酸化物半導体膜
４０３とが接する領域（コンタクト領域）、およびゲート電極４０１ａ間の抵抗が減少し
、トランジスタ４５０のオン特性を向上させることが可能となる。
したがって、微細化を実現し、かつ高い電気的特性を付与された半導体装置、および該
半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、実施の形態１とは異なる本発明の一態様の半導体装置の構成につい
て説明する。
図５に、トランジスタ４７０の平面図および断面図を示す。図５（Ａ）は平面図であり
、図５（Ｂ）は、図５（Ａ）におけるＣ−Ｄ断面に係る断面図である。なお、図５（Ａ）
では、煩雑になることを避けるため、トランジスタ４７０の構成要素の一部（例えば、下
地絶縁膜４３２など）を省略している。
なお、本実施の形態では実施の形態１と同様の部分については、図面において同一の符
号を付し、詳細な説明は省略する。
＜本実施の形態における半導体装置の構成＞
図５は、本実施の形態の方法にて作製された半導体装置の構成例である。図５に示すト
ランジスタ４７０は、絶縁表面を有する基板４００上に設けられた下地絶縁膜４３２と、
下地絶縁膜４３２上の低抵抗領域４０３ａ、低抵抗領域４０３ａを囲うチャネル形成領域
４０３ｃ、並びにチャネル形成領域４０３ｃを囲う低抵抗領域４０３ｂとを含む酸化物半
導体膜４０３と、酸化物半導体膜４０３上のゲート絶縁膜４１２ａと、ゲート絶縁膜４１
２ａ上の、チャネル形成領域４０３ｃと重畳するゲート電極４０１ａと、ゲート絶縁膜４
１２ａおよびゲート電極４０１ａ上の絶縁膜４１５ｂと、低抵抗領域４０３ａの一部と重
畳するソース電極４０５ａと、下地絶縁膜４３２および低抵抗領域４０３ｂの一部と重畳
するドレイン電極４０５ｂと、ソース電極４０５ａおよびドレイン電極４０５ｂ上の絶縁
膜４２５ａと、絶縁膜４１５ｂ、絶縁膜４２５ａ、ソース電極４０５ａおよびドレイン電
極４０５ｂ上の層間絶縁膜４２７と、絶縁膜４１５ｂおよび絶縁膜４２５ａに設けられた
開口を介してゲート電極４０１ａ、ソース電極４０５ａおよびドレイン電極４０５ｂとそ
れぞれ電気的に接続する配線層４３１ａ、配線層４３１ｂおよび配線層４３１ｃと、を有
する。
なお、図では、ソース電極４０５ａを中央に配置し、その周囲にゲート電極４０１ａお
よびドレイン電極４０５ｂを配置する構成としているが、半導体装置のレイアウトはこれ
に限定されない。各構成要素の配置は、半導体装置の機能を害さない範囲において適宜変
更することができる。
＜本実施の形態における半導体装置の作製方法＞
トランジスタ４７０の作製方法について説明する。なお、実施の形態１と同様の点につ
いては説明を省略する。
トランジスタ４７０が有する、基板４００、下地絶縁膜４３２、酸化物半導体膜４０３
およびゲート絶縁膜（後のゲート絶縁膜４１２ａ）は実施の形態１に示す方法と同様の材
料、方法を用いて形成することができる。
ゲート絶縁膜を形成した後、ゲート絶縁膜上にゲート電極４０１ａとなる導電膜を形成
する。該導電膜は実施の形態１と同様の材料および方法を用いて形成することができる。
ゲート電極４０１ａとなる導電膜上にハードマスク膜、レジストを順に形成し、電子ビ
ームによる露光を用いてレジストをパターニングして、マスクを形成する。また、ハード
マスク膜は単層でも積層されていてもよい。ハードマスク膜は、実施の形態１と同様の材
料および方法を用いて形成することができる。
上記レジストによるマスクを用いてハードマスク膜を選択的にエッチングし、島状のハ
ードマスク膜を形成する。さらに島状のハードマスク膜をマスクとして導電膜を選択的に
エッチングし、ゲート電極４０１ａを形成する。ここで、ゲート電極４０１ａが形成され
た領域の酸化物半導体膜４０３は、後にトランジスタ４７０のチャネル形成領域となる。
電子ビームによる露光によってチャネル長Ｌを決定することができるため、チャネル長の
小さい、例えば、チャネル長が１ｎｍ以上３０ｎｍ以下のトランジスタを作製することが
できる。
トランジスタ４７０のチャネル長は、トランジスタ内のどこでも均等であることが好ま
しい。本実施の形態のトランジスタのチャネル形成領域の形状には、曲線が含まれている
ため、電子ビームによる露光によって該曲線をなめらかに、また、線幅を均等に形成する
ことが好ましい。
電子ビームによる露光によって、線幅が均等でなめらかな曲線を作製するには、例えば
、基板が重畳しているステージを回転させることによって曲線の露光を行う方法等がある
。また、直線状に移動するステージを用いても、電子ビームによる描画領域を分割する図
形のサイズや向きを電子ビームのパターンに合わせて最適化する方法や、パターンの露光
量が一定になるように、図形を均等な幅でずらして重ね描きする多重描画法等を適用し、
トランジスタのチャネル長が均等になるようにレジストマスクをパターニングすることが
できる。上記の方法等を用いて、レジストマスクの線幅を均一に形成し、トランジスタ４
７０のチャネル長を均等にすることが好ましい。
ゲート電極４０１ａを形成した後、ゲート絶縁膜およびゲート電極４０１ａ上に絶縁膜
（後の絶縁膜４１５ｂ）を形成する。該絶縁膜は実施の形態１と同様の材料および方法を
用いて形成することができる。
次に、絶縁膜の一部に除去（研磨）処理を行い、除去処理を行った絶縁膜上に露光の光
の反射を防止する反射防止膜およびレジストを形成し、エッチングによりゲート電極４０
１ａ側面にサイドウォール絶縁膜を形成する。同時にゲート電極領域の高さを、サイドウ
ォール絶縁膜を形成する絶縁膜を用いて高くする。該除去処理、反射防止膜およびレジス
トは実施の形態１と同様の材料および方法を用いて形成することができる。
次に、エッチングして露出した下地絶縁膜４３２、低抵抗領域４０３ａ、低抵抗領域４
０３ｂおよび反射防止膜上にソース電極４０５ａおよびドレイン電極４０５ｂとなる導電
膜を形成し、導電膜上に絶縁膜（後の絶縁膜４２５ａ）を形成する。該反射防止膜および
絶縁膜は実施の形態１と同様の材料および方法を用いて形成することができる。
次に、反射防止膜が消失するまで除去（研磨）処理を行い、ソース電極４０５ａおよび
ドレイン電極４０５ｂを形成する。同時に絶縁膜４２５ａが形成される。
ここで、ソース電極４０５ａおよびドレイン電極４０５ｂは、露出した酸化物半導体膜
４０３上面、および絶縁膜４１５ｂと接して設けられている。よって、ソース電極４０５
ａ（またはドレイン電極４０５ｂ）と酸化物半導体膜４０３とが接する領域（コンタクト
領域）と、ゲート電極４０１ａの距離Ｌ１は、電子ビームによる露光によって、決定する
ことができるため、ソース電極４０５ａ（またはドレイン電極４０５ｂ）と酸化物半導体
膜４０３とが接する領域（コンタクト領域）、およびゲート電極４０１ａ間の抵抗が減少
し、トランジスタ４７０のオン特性を向上させることが可能となる。
次に、絶縁膜４１５ｂ、絶縁膜４２５ａ、ソース電極４０５ａおよびドレイン電極４０
５ｂ上に層間絶縁膜４２７を形成し、絶縁膜４１５ｂ、絶縁膜４２５ａ、層間絶縁膜４２
７をエッチングし、ゲート電極４０１ａ、ソース電極４０５ａおよびドレイン電極４０５
ｂに達する開口をそれぞれ形成する。
次に、各開口および層間絶縁膜４２７上に、導電膜を形成し、該導電膜をエッチングす
ることで、ゲート電極４０１ａ、ソース電極４０５ａおよびドレイン電極４０５ｂとそれ
ぞれ電気的に接続する配線層４３１ａ、配線層４３１ｂおよび配線層４３１ｃを形成する
ことができる。
本実施の形態に示したトランジスタ４７０は、ゲート電極４０１ａのチャネル長方向の
長さは、電子ビームを用いた露光によって得られるレジストをマスクとして決定される。
電子ビームを用いることで、精密に露光、現像を行い、精細なパターンを実現することが
できる。
以上のような構成にすることで、ゲート電極の領域の高さを絶縁膜４１５ｂで高くする
ことができ、同時にゲート電極４０１ａ側面にサイドウォール絶縁膜を形成することがで
きる。これにより、ソース電極およびドレイン電極となる導電膜を除去（研磨）処理する
際に、ソース電極４０５ａおよびドレイン電極４０５ｂの分離を簡便に行うことができる
。
また、電子ビームによる露光によってゲート電極４０１ａのチャネル長方向の長さを決
定することができる。ここで、ゲート電極４０１ａが形成された領域の酸化物半導体膜４
０３は、トランジスタのチャネル形成領域となる。つまり、電子ビームによる露光によっ
てチャネル長Ｌを決定することができるため、チャネル長の小さいトランジスタを作製す
ることができる。
また、ソース電極４０５ａおよびドレイン電極４０５ｂは、露出した酸化物半導体膜４
０３上面、および絶縁膜４１５ｂと接して設けられている。よって、ソース電極４０５ａ
（またはドレイン電極４０５ｂ）と酸化物半導体膜４０３とが接する領域（コンタクト領
域）と、ゲート電極４０１ａの距離Ｌ１は、電子ビームによる露光によって、決定するこ
とができるため、ソース電極４０５ａ（またはドレイン電極４０５ｂ）と酸化物半導体膜
４０３とが接する領域（コンタクト領域）、およびゲート電極４０１ａ間の抵抗が減少し
、トランジスタ４７０のオン特性を向上させることが可能となる。
さらに、トランジスタ４７０は、低抵抗化されやすい酸化物半導体膜の端部において、
ソース電極またはドレイン電極の一方のみが接続しているため、寄生チャネルが形成され
にくく、電気特性に優れるトランジスタを提供することができる。
したがって、微細化を実現し、かつ高い電気的特性を付与された半導体装置、および該
半導体装置の作製方法を提供することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、実施の形態１に示すトランジスタを使用し、電力が供給されない状
況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置の一例を
、図面を用いて説明する。なお、本実施の形態の半導体装置は、トランジスタ１６２とし
て実施の形態１に記載のトランジスタ４５０を適用して構成される。
図６は、半導体装置の構成の一例である。図６（Ａ）に半導体装置の断面図を、図６（
Ｂ）に半導体装置の平面図を、図６（Ｃ）に半導体装置の回路図をそれぞれ示す。ここで
、図６（Ａ）は、図６（Ｂ）のＥ−Ｆ、およびＧ−Ｈにおける断面に相当する。
図６（Ａ）および図６（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたト
ランジスタ１６０を有し、上部に第２の半導体材料を用いたトランジスタ１６２を有する
ものである。トランジスタ１６２は、実施の形態１で示したトランジスタ４５０と同一の
構成とすることができる。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすること
が望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど
）とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料
を用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトラン
ジスタは、その特性により長時間の電荷保持を可能とする。
トランジスタ１６２は、酸化物半導体を含むトランジスタであり、オフ電流が小さいた
め、このトランジスタを用いることにより長期にわたり記憶内容を保持することが可能で
ある。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極
めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減すること
ができる。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明
するが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開
示する発明の技術的な本質は、情報を保持するために酸化物半導体をトランジスタ１６２
に用いる点にあるから、半導体装置に用いられる材料や半導体装置の構造など、半導体装
置の具体的な構成をここで示すものに限定する必要はない。
図６（Ａ）におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含
む基板１００に設けられたチャネル形成領域１１６と、チャネル形成領域１１６を挟むよ
うに設けられた不純物領域１２０と、不純物領域１２０に接する金属間化合物領域１２４
と、チャネル形成領域１１６上に設けられたゲート絶縁膜１０８と、ゲート絶縁膜１０８
上に設けられたゲート電極１１０と、を有する。なお、図において、明示的にはソース電
極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトランジス
タと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために、ソー
ス領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。つまり
、本明細書において、ソース電極との記載には、ソース領域が含まれうる。
基板１００上にはトランジスタ１６０を囲むように素子分離絶縁膜１０６が設けられて
おり、トランジスタ１６０を覆うように絶縁膜１３０が設けられている。なお、高集積化
を実現するためには、図６（Ａ）に示すようにトランジスタ１６０がサイドウォール絶縁
膜を有しない構成とすることが望ましい。一方で、トランジスタ１６０の特性を重視する
場合には、ゲート電極１１０の側面にサイドウォール絶縁膜を設け、不純物濃度が異なる
領域を含む不純物領域１２０としてもよい。
図６（Ａ）に示すトランジスタ１６２は、酸化物半導体をチャネル形成領域に用いたト
ランジスタである。また、酸化物半導体膜１４４は、低抵抗領域１４４ａ、低抵抗領域１
４４ｂおよびチャネル形成領域１４４ｃを含み、酸化物半導体膜１４４上にゲート絶縁膜
１４６が形成されている。チャネル形成領域１４４ｃは、低抵抗領域１４４ａおよび低抵
抗領域１４４ｂに挟まれて形成される。
トランジスタ１６２は作製工程において、ゲート電極１４８上に設けられた絶縁膜を化
学機械研磨処理により除去する工程を用いて、ゲート電極１４８側面にサイドウォール絶
縁膜を有する絶縁膜１３５を形成する。また、同時にゲート電極の領域の高さを、サイド
ウォール絶縁膜を形成する絶縁膜で高くすることができる。
よって、トランジスタ１６２は、ゲート電極の領域の高さが高くなることで、ソース電
極およびドレイン電極となる導電膜を除去（研磨）処理する際に、ソース電極およびドレ
イン電極の分離を簡便に行うことができる。
また、電子ビームによる露光によってゲート電極１４８のチャネル長方向の長さを決定
することができる。ここで、ゲート電極１４８が形成された領域の酸化物半導体膜は、ト
ランジスタのチャネル形成領域となる。つまり、電子ビームによる露光によってチャネル
長Ｌを決定することができるため、チャネル長の小さい、例えば、チャネル長が１ｎｍ以
上３０ｎｍ以下のトランジスタを作製することができる。
また、ソース電極１４２ａおよびドレイン電極１４２ｂは、露出した酸化物半導体膜１
４４上面、および絶縁膜１３５と接して設けられている。よって、ソース電極１４２ａ（
またはドレイン電極１４２ｂ）と酸化物半導体膜１４４とが接する領域（コンタクト領域
）と、ゲート電極１４８の距離は、電子ビームによる露光によって、決定することができ
るため、ソース電極１４２ａ（またはドレイン電極１４２ｂ）と酸化物半導体膜１４４と
が接する領域（コンタクト領域）、およびゲート電極１４８間の抵抗が減少し、トランジ
スタ１６２のオン特性を向上させることが可能となる。例えば、ソース電極１４２ａ（ま
たはドレイン電極１４２ｂ）と酸化物半導体膜１４４とが接する領域（コンタクト領域）
と、ゲート電極１４８の距離が１ｎｍ以上３０ｎｍ以下のトランジスタを作製することが
できる。
トランジスタ１６２上には、層間絶縁膜１４９、絶縁膜１５０が単層または積層で設け
られている。本実施の形態では、絶縁膜１５０として、酸化アルミニウム膜を用いる。酸
化アルミニウム膜を高密度（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３
以上）とすることによって、トランジスタ１６２に安定な電気特性を付与することができ
る。
また、層間絶縁膜１４９および絶縁膜１５０を介して、ソース電極１４２ａと重畳する
領域には、導電膜１５３が設けられており、ソース電極１４２ａと、層間絶縁膜１４９と
、絶縁膜１５０と、導電膜１５３とによって、容量素子１６４が構成される。すなわち、
ソース電極１４２ａは、容量素子１６４の一方の電極として機能し、導電膜１５３は、容
量素子１６４の他方の電極として機能する。なお、容量が不要の場合には、容量素子１６
４を設けない構成とすることもできる。また、容量素子１６４は、別途、トランジスタ１
６２の上方に設けてもよい。
トランジスタ１６２および容量素子１６４の上には絶縁膜１５２が設けられている。そ
して、絶縁膜１５２上には配線１５６ａおよび配線１５６ｂが設けられ、その配線１５６
ａおよび配線１５６ｂはトランジスタ１６２と他のトランジスタを接続するために設けら
れている。配線１５６ａは、層間絶縁膜１４９、絶縁膜１５０、および絶縁膜１５２に形
成された開口に形成された電極を介してソース電極１４２ａと電気的に接続される。配線
１５６ｂは、層間絶縁膜１４９、絶縁膜１５０、および絶縁膜１５２に形成された開口に
形成された電極を介してドレイン電極１４２ｂと電気的に接続される。
図６（Ａ）および図６（Ｂ）において、トランジスタ１６０と、トランジスタ１６２と
は、少なくとも一部が重畳するように設けられており、トランジスタ１６０のソース領域
またはドレイン領域と酸化物半導体膜１４４の一部が重畳するように設けられているのが
好ましい。また、トランジスタ１６２および容量素子１６４が、トランジスタ１６０の少
なくとも一部と重畳するように設けられている。例えば、容量素子１６４の導電膜１５３
は、トランジスタ１６０のゲート電極１１０と少なくとも一部が重畳して設けられている
。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図る
ことができるため、高集積化を図ることができる。
次に、図６（Ａ）および図６（Ｂ）に対応する回路構成の一例を図６（Ｃ）に示す。
図６（Ｃ）において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０のソース
電極とは、電気的に接続され、第２の配線（２ｎｄ Ｌｉｎｅ）とトランジスタ１６０の
ドレイン電極とは、電気的に接続されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）と
トランジスタ１６２のソース電極またはドレイン電極の一方とは、電気的に接続され、第
４の配線（４ｔｈ Ｌｉｎｅ）と、トランジスタ１６２のゲート電極とは、電気的に接続
されている。そして、トランジスタ１６０のゲート電極と、トランジスタ１６２のソース
電極またはドレイン電極の他方は、容量素子１６４の電極の一方と電気的に接続され、第
５の配線（５ｔｈ Ｌｉｎｅ）と、容量素子１６４の電極の他方は電気的に接続されてい
る。
図６（Ｃ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能
という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である
。
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジス
タ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。これによ
り、第３の配線の電位が、トランジスタ１６０のゲート電極、および容量素子１６４が接
続されたノード（ノードＦＧ）に与えられる。すなわち、ノードＦＧには、所定の電荷が
与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗ
レベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、
第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１
６２をオフ状態とすることにより、ノードＦＧに与えられた電荷が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいため、トランジスタ１６０のゲート電極
の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与えると、ノードＦＧに保持された電
荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジスタ１６０をｎチャネ
ル型とすると、ノードＦＧ（トランジスタ１６０のゲート電極と言い換えることもできる
）にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、ノード
ＦＧにＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くな
るためである。ここで、見かけのしきい値電圧とは、トランジスタ１６０を「オン状態」
とするために必要な第５の配線の電位をいうものとする。したがって、第５の配線の電位
をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノードＦＧに与えられた電
荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合
には、第５の配線の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ１６０は「オン
状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（
＜Ｖｔｈ＿Ｌ）となっても、トランジスタ１６０は「オフ状態」のままである。このため
、第２の配線の電位を見ることで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読
み出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態
にかかわらずトランジスタ１６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずト
ランジスタ１６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位
を第５の配線に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電
流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持す
ることが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ
動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することがで
きる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）で
あっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、
素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲー
トへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため
、ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導
体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、
信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報
の書き込みが行われるため、高速な動作も容易に実現しうる。
また、トランジスタ１６２において、酸化物半導体膜の低抵抗領域１４４ａ（または低
抵抗領域１４４ｂ）はソース電極１４２ａ（またはドレイン電極１４２ｂ）と接して電気
的に接続するため、コンタクト抵抗を低減することができ、電気的特性の優れた（例えば
、高いオン電流特性を有する）トランジスタとすることができる。したがって、トランジ
スタ１６２を適用することで、半導体装置の高性能化を達成することができる。さらに、
トランジスタ１６２は信頼性の高いトランジスタであるため、半導体装置の高信頼性化を
図ることができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと
適宜組み合わせて用いることができる。
（実施の形態４）
本実施の形態においては、実施の形態１に示すトランジスタを使用し、電力が供給され
ない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置に
ついて、実施の形態３に示した構成と異なる構成について、図７および図８を用いて説明
を行う。なお、本実施の形態の半導体装置は、トランジスタ１６２として実施の形態１に
記載のトランジスタを適用して構成される。トランジスタ１６２としては、先の実施の形
態で示すトランジスタのいずれの構造も適用することができる。
図７（Ａ）は、半導体装置の回路構成の一例を示し、図７（Ｂ）は半導体装置の一例を
示す概念図である。まず、図７（Ａ）に示す半導体装置について説明を行い、続けて図７
（Ｂ）に示す半導体装置について、以下説明を行う。
図７（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１６２のソース電
極またはドレイン電極の一方とは電気的に接続され、ワード線ＷＬとトランジスタ１６２
のゲート電極とは電気的に接続され、トランジスタ１６２のソース電極またはドレイン電
極の他方と容量素子１６４の第１の端子とは電気的に接続されている。
酸化物半導体を用いたトランジスタ１６２は、オフ電流が極めて小さいという特徴を有
している。このため、トランジスタ１６２をオフ状態とすることで、容量素子１６４の第
１の端子の電位（あるいは、容量素子１６４に蓄積された電荷）を極めて長時間にわたっ
て保持することが可能である。
次に、図７（Ａ）に示す半導体装置（メモリセル２５０）に、情報の書き込みおよび保
持を行う場合について説明する。
まず、ワード線ＷＬの電位を、トランジスタ１６２がオン状態となる電位として、トラ
ンジスタ１６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子１６４
の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジスタ
１６２がオフ状態となる電位として、トランジスタ１６２をオフ状態とすることにより、
容量素子１６４の第１の端子の電位が保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、容量素子１６４の第１の端子の電
位（あるいは容量素子に蓄積された電荷）は長時間にわたって保持することができる。
次に、情報の読み出しについて説明する。トランジスタ１６２がオン状態となると、浮
遊状態であるビット線ＢＬと容量素子１６４とが導通し、ビット線ＢＬと容量素子１６４
の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線ＢＬの
電位の変化量は、容量素子１６４の第１の端子の電位（あるいは容量素子１６４に蓄積さ
れた電荷）によって、異なる値をとる。
例えば、容量素子１６４の第１の端子の電位をＶ、容量素子１６４の容量をＣ、ビット
線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される前
のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位は
、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル２５０の状態と
して、容量素子１６４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２状態をとると
すると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝（ＣＢ×ＶＢ０＋Ｃ×Ｖ
１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（＝（ＣＢ
×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことがで
きる。
このように、図７（Ａ）に示す半導体装置は、トランジスタ１６２のオフ電流が極めて
小さいという特徴から、容量素子１６４に蓄積された電荷は長時間にわたって保持するこ
とができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻
度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。ま
た、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可能で
ある。
次に、図７（Ｂ）に示す半導体装置について、説明を行う。
図７（Ｂ）に示す半導体装置は、上部に記憶回路として図７（Ａ）に示したメモリセル
２５０を複数有するメモリセルアレイ２５１（メモリセルアレイ２５１ａおよびメモリセ
ルアレイ２５１ｂ）を有し、下部に、メモリセルアレイ２５１ａおよびメモリセルアレイ
２５１ｂを動作させるために必要な周辺回路２５３を有する。なお、周辺回路２５３は、
メモリセルアレイ２５１ａおよびメモリセルアレイ２５１ｂと電気的に接続されている。
図７（Ｂ）に示した構成とすることにより、周辺回路２５３をメモリセルアレイ２５１
ａおよびメモリセルアレイ２５１ｂの直下に設けることができるため半導体装置の小型化
を図ることができる。
周辺回路２５３に設けられるトランジスタは、トランジスタ１６２とは異なる半導体材
料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリコンゲルマニウム
、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半導体を用いること
が好ましい。他に、有機半導体材料などを用いてもよい。このような半導体材料を用いた
トランジスタは、十分な高速動作が可能である。したがって、前記トランジスタにより、
高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現することが可能
である。
なお、図７（Ｂ）に示した半導体装置では、メモリセルアレイ２５１ａとメモリセルア
レイ２５１ｂの２つのメモリセルアレイが積層された構成を例示したが、積層するメモリ
セルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを積層する構成とし
ても良い。
次に、図７（Ａ）に示したメモリセル２５０の具体的な構成について図８を用いて説明
を行う。
図８は、メモリセル２５０の構成の一例である。図８（Ａ）に、メモリセル２５０の断
面図を、図８（Ｂ）にメモリセル２５０の平面図をそれぞれ示す。ここで、図８（Ａ）は
、図８（Ｂ）のＩ−Ｊ、およびＫ−Ｌにおける断面に相当する。
図８（Ａ）および図８（Ｂ）に示すトランジスタ１６２は、実施の形態１で示した構成
と同一の構成とすることができる。
トランジスタ１６２上には、層間絶縁膜１４９が単層または積層で設けられている。ま
た、層間絶縁膜１４９および絶縁膜１５０を介して、トランジスタ１６２のソース電極１
４２ａと重畳する領域には、導電膜１５３が設けられており、ソース電極１４２ａと、層
間絶縁膜１４９と、絶縁膜１５０と、導電膜１５３とによって、容量素子１６４が構成さ
れる。すなわち、トランジスタ１６２のソース電極１４２ａは、容量素子１６４の一方の
電極として機能し、導電膜１５３は、容量素子１６４の他方の電極として機能する。
トランジスタ１６２および容量素子１６４の上には絶縁膜１５２が設けられている。そ
して、絶縁膜１５２上には配線１５６ａおよび配線１５６ｂが設けられ、その配線１５６
ａおよび配線１５６ｂはメモリセル２５０と隣接するメモリセル２５０を接続するための
れている。配線１５６ａは、層間絶縁膜１４９、絶縁膜１５０、および絶縁膜１５２に形
成された開口に形成された電極を介してソース電極１４２ａと電気的に接続される。配線
１５６ｂは、層間絶縁膜１４９、絶縁膜１５０、および絶縁膜１５２に形成された開口に
形成された電極を介してドレイン電極１４２ｂと電気的に接続される。但し、開口に他の
導電膜を設け、該他の導電膜を介して、配線１５６ａ、配線１５６ｂとソース電極１４２
ａ、ドレイン電極１４２ｂとを電気的に接続してもよい。なお、配線１５６ａ、配線１５
６ｂは、図７（Ａ）の回路図におけるビット線ＢＬに相当する。
図８（Ａ）および図８（Ｂ）において、トランジスタ１６２のドレイン電極１４２ｂは
、隣接するメモリセルに含まれるトランジスタのソース電極としても機能することができ
る。このような平面レイアウトを採用することにより、半導体装置の占有面積の低減を図
ることができるため、高集積化を図ることができる。
図８（Ｂ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減
を図ることができるため、高集積化を図ることができる。
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたト
ランジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小
さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。
つまり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十
分に低減することができる。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速
動作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（
より広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備え
ることで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺
回路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
以上のように、微細化および高集積化を実現し、かつ高い電気的特性を付与された半導
体装置、および該半導体装置の作製方法を提供することができる。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、
電子書籍などの携帯機器に応用した場合の例を図９乃至図１２を用いて説明する。
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記
憶などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用され
る理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである
。一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴が
ある。
通常のＳＲＡＭは、図９（Ａ）に示すように１つのメモリセルがトランジスタ８０１〜
８０６の６個のトランジスタで構成されており、それをＸデコーダー８０７、Ｙデコーダ
ー８０８にて駆動している。トランジスタ８０３とトランジスタ８０５、トランジスタ８
０４とトランジスタ８０６はインバータを構成し、高速駆動を可能としている。しかし、
１つのメモリセルが６トランジスタで構成されているため、セル面積が大きいという欠点
がある。デザインルールの最小寸法をＦとしたときにＳＲＡＭのメモリセル面積は通常１
００〜１５０Ｆ２である。このためＳＲＡＭはビットあたりの単価が各種メモリの中で最
も高い。
それに対して、ＤＲＡＭはメモリセルが図９（Ｂ）に示すようにトランジスタ８１１、
保持容量８１２によって構成され、それをＸデコーダー８１３、Ｙデコーダー８１４にて
駆動している。１つのセルが１トランジスタ１容量の構成になっており、面積が小さい。
ＤＲＡＭのメモリセル面積は通常１０Ｆ２以下である。ただし、ＤＲＡＭは常にリフレッ
シュが必要であり、書き換えを行わない場合でも電力を消費する。
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であ
り、かつ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、か
つ消費電力が低減することができる。
図１０に携帯機器のブロック図を示す。図１０に示す携帯機器はＲＦ回路９０１、アナ
ログベースバンド回路９０２、デジタルベースバンド回路９０３、バッテリー９０４、電
源回路９０５、アプリケーションプロセッサ９０６、フラッシュメモリ９１０、ディスプ
レイコントローラ９１１、メモリ回路９１２、ディスプレイ９１３、タッチセンサ９１９
、音声回路９１７、キーボード９１８などより構成されている。ディスプレイ９１３は表
示部９１４、ソースドライバ９１５、ゲートドライバ９１６によって構成されている。ア
プリケーションプロセッサ９０６はＣＰＵ９０７、ＤＳＰ９０８、インターフェイス（Ｉ
Ｆ）９０９を有している。一般にメモリ回路９１２はＳＲＡＭまたはＤＲＡＭで構成され
ており、この部分に先の実施の形態で説明した半導体装置を採用することによって、情報
の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に
低減することができる。
図１１に、ディスプレイのメモリ回路９５０に先の実施の形態で説明した半導体装置を
使用した例を示す。図１１に示すメモリ回路９５０は、メモリ９５２、メモリ９５３、ス
イッチ９５４、スイッチ９５５およびメモリコントローラ９５１により構成されている。
また、メモリ回路は、信号線から入力された画像データ（入力画像データ）、メモリ９５
２、およびメモリ９５３に記憶されたデータ（記憶画像データ）を読み出し、および制御
を行うディスプレイコントローラ９５６と、ディスプレイコントローラ９５６からの信号
により表示するディスプレイ９５７が接続されている。
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成さ
れる（入力画像データＡ）。入力画像データＡは、スイッチ９５４を介してメモリ９５２
に記憶される。そしてメモリ９５２に記憶された画像データ（記憶画像データＡ）は、ス
イッチ９５５、およびディスプレイコントローラ９５６を介してディスプレイ９５７に送
られ、表示される。
入力画像データＡに変更が無い場合、記憶画像データＡは、通常３０〜６０Ｈｚ程度の
周期でメモリ９５２からスイッチ９５５を介して、ディスプレイコントローラ９５６によ
り読み出される。
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データ
Ａに変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像デー
タＢ）を形成する。入力画像データＢはスイッチ９５４を介してメモリ９５３に記憶され
る。この間も定期的にメモリ９５２からスイッチ９５５を介して記憶画像データＡは読み
出されている。メモリ９５３に新たな画像データ（記憶画像データＢ）が記憶し終わると
、ディスプレイ９５７の次のフレームより、記憶画像データＢは読み出され、スイッチ９
５５、およびディスプレイコントローラ９５６を介して、ディスプレイ９５７に記憶画像
データＢが送られ、表示が行われる。この読み出しは、さらに次に新たな画像データがメ
モリ９５２に記憶されるまで継続される。
このようにメモリ９５２およびメモリ９５３は交互に画像データの書き込みと、画像デ
ータの読み出しを行うことによって、ディスプレイ９５７の表示を行う。なお、メモリ９
５２およびメモリ９５３はそれぞれ別のメモリには限定されず、１つのメモリを分割して
使用してもよい。先の実施の形態で説明した半導体装置をメモリ９５２およびメモリ９５
３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間の記憶保持
が可能で、かつ消費電力が十分に低減することができる。
図１２に電子書籍のブロック図を示す。図１２に示す電子書籍は、バッテリー１００１
、電源回路１００２、マイクロプロセッサ１００３、フラッシュメモリ１００４、音声回
路１００５、キーボード１００６、メモリ回路１００７、タッチパネル１００８、ディス
プレイ１００９、ディスプレイコントローラ１０１０によって構成される。
ここでは、図１２のメモリ回路１００７に先の実施の形態で説明した半導体装置を使用
することができる。メモリ回路１００７は書籍の内容を一時的に保持する機能をもつ。例
えば、ユーザーが電子書籍を読んでいるときに、表示の色を変える、アンダーラインを引
く、文字を太くする、文字の書体を変えるなどによって、特定の箇所を周囲と区別するハ
イライト機能を使用する場合などがある。ユーザーが指定した箇所の情報を長期に保存す
る場合にはフラッシュメモリ１００４にコピーしても良い。このような場合においても、
先の実施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読
み出しが高速で、長期間の記憶保持が可能で、かつ消費電力が十分に低減することができ
る。
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が
搭載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、かつ消費電
力を低減した携帯機器が実現される。
本実施の形態は、他の実施の形態と適宜組み合わせて実施することができる。
１００ 基板
１０６ 素子分離絶縁膜
１０８ ゲート絶縁膜
１１０ ゲート電極
１１６ チャネル形成領域
１２０ 不純物領域
１２４ 金属間化合物領域
１３０ 絶縁膜
１３５ 絶縁膜
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４４ 酸化物半導体膜
１４４ａ 低抵抗領域
１４４ｂ 低抵抗領域
１４４ｃ チャネル形成領域
１４６ ゲート絶縁膜
１４８ ゲート電極
１４９ 層間絶縁膜
１５０ 絶縁膜
１５２ 絶縁膜
１５３ 導電膜
１５６ａ 配線
１５６ｂ 配線
１６０ トランジスタ
１６２ トランジスタ
１６４ 容量素子
２５０ メモリセル
２５１ メモリセルアレイ
２５１ａ メモリセルアレイ
２５１ｂ メモリセルアレイ
４００ 基板
４０１ 導電膜
４０１ａ ゲート電極
４０３ 酸化物半導体膜
４０３ａ 低抵抗領域
４０３ｂ 低抵抗領域
４０３ｃ チャネル形成領域
４０５ 導電膜
４０５ａ ソース電極
４０５ｂ ドレイン電極
４０７ 反射防止膜
４０７ａ 反射防止膜
４１２ ゲート絶縁膜
４１２ａ ゲート絶縁膜
４１５ 絶縁膜
４１５ａ 絶縁膜
４１５ｂ 絶縁膜
４２０ レジストマスク
４２１ 不純物
４２５ 絶縁膜
４２５ａ 絶縁膜
４２７ 層間絶縁膜
４３０ レジストマスク
４３１ａ 配線層
４３１ｂ 配線層
４３１ｃ 配線層
４３２ 下地絶縁膜
４５０ トランジスタ
４７０ トランジスタ
８０１ トランジスタ
８０３ トランジスタ
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０７ Ｘデコーダー
８０８ Ｙデコーダー
８１１ トランジスタ
８１２ 保持容量
８１３ Ｘデコーダー
８１４ Ｙデコーダー
９０１ ＲＦ回路
９０２ アナログベースバンド回路
９０３ デジタルベースバンド回路
９０４ バッテリー
９０５ 電源回路
９０６ アプリケーションプロセッサ
９０７ ＣＰＵ
９０８ ＤＳＰ
９０９ インターフェイス（ＩＦ）
９１０ フラッシュメモリ
９１１ ディスプレイコントローラ
９１２ メモリ回路
９１３ ディスプレイ
９１４ 表示部
９１５ ソースドライバ
９１６ ゲートドライバ
９１７ 音声回路
９１８ キーボード
９１９ タッチセンサ
９５０ メモリ回路
９５１ メモリコントローラ
９５２ メモリ
９５３ メモリ
９５４ スイッチ
９５５ スイッチ
９５６ ディスプレイコントローラ
９５７ ディスプレイ
１００１ バッテリー
１００２ 電源回路
１００３ マイクロプロセッサ
１００４ フラッシュメモリ
１００５ 音声回路
１００６ キーボード
１００７ メモリ回路
１００８ タッチパネル
１００９ ディスプレイ
１０１０ ディスプレイコントローラ

Claims (2)

  1. 第１の絶縁膜と、
    前記第１の絶縁膜上の酸化物半導体膜と、
    前記酸化物半導体膜上のゲート絶縁膜と、
    前記ゲート絶縁膜上のゲート電極と、
    前記ゲート電極の側面に接し、かつ、前記ゲート電極の上面に接する第２の絶縁膜と、
    前記酸化物半導体膜上のソース電極と、
    前記酸化物半導体膜上のドレイン電極と、
    前記ソース電極上及び前記ドレイン電極上の第３の絶縁膜と、
    前記第２の絶縁膜上及び前記第３の絶縁膜上の第４の絶縁膜と、を有し、
    前記第１の絶縁膜乃至前記第４の絶縁膜は、アルミニウム及び酸素を含む半導体装置。
  2. 請求項１において、
    前記第４の絶縁膜上の第１の導電膜と、
    第５の絶縁膜を介して前記第１の導電膜と重なる領域を有する第２の導電膜と、を有し、
    前記第２の導電膜は、前記ソース電極または前記ドレイン電極と電気的に接続されている半導体装置。
JP2016231153A 2011-12-23 2016-11-29 半導体装置 Expired - Fee Related JP6246302B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2011282450 2011-12-23
JP2011282450 2011-12-23

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
JP2012271904A Division JP6053490B2 (ja) 2011-12-23 2012-12-13 半導体装置の作製方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2017218930A Division JP6405438B2 (ja) 2011-12-23 2017-11-14 半導体装置

Publications (2)

Publication Number Publication Date
JP2017046011A JP2017046011A (ja) 2017-03-02
JP6246302B2 true JP6246302B2 (ja) 2017-12-13

Family

ID=48653634

Family Applications (3)

Application Number Title Priority Date Filing Date
JP2012271904A Expired - Fee Related JP6053490B2 (ja) 2011-12-23 2012-12-13 半導体装置の作製方法
JP2016231153A Expired - Fee Related JP6246302B2 (ja) 2011-12-23 2016-11-29 半導体装置
JP2017218930A Expired - Fee Related JP6405438B2 (ja) 2011-12-23 2017-11-14 半導体装置

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2012271904A Expired - Fee Related JP6053490B2 (ja) 2011-12-23 2012-12-13 半導体装置の作製方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2017218930A Expired - Fee Related JP6405438B2 (ja) 2011-12-23 2017-11-14 半導体装置

Country Status (3)

Country Link
US (3) US8748241B2 (ja)
JP (3) JP6053490B2 (ja)
KR (1) KR102112872B1 (ja)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014143410A (ja) 2012-12-28 2014-08-07 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP6355374B2 (ja) 2013-03-22 2018-07-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9773915B2 (en) 2013-06-11 2017-09-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9293592B2 (en) 2013-10-11 2016-03-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR102270823B1 (ko) * 2013-10-22 2021-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치와 그 제작 방법
DE112015004272T5 (de) 2014-09-19 2017-06-01 Semiconductor Energy Laboratory Co., Ltd. Herstellungsverfahren der Halbleitervorrichtung
JP6857447B2 (ja) * 2015-01-26 2021-04-14 株式会社半導体エネルギー研究所 半導体装置
US10460984B2 (en) 2015-04-15 2019-10-29 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating electrode and semiconductor device
CN106206461A (zh) 2015-04-30 2016-12-07 联华电子股份有限公司 半导体结构
WO2017098369A1 (en) * 2015-12-11 2017-06-15 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor film, semiconductor device, and display device
KR102583770B1 (ko) * 2016-09-12 2023-10-06 삼성디스플레이 주식회사 메모리 트랜지스터 및 이를 갖는 표시장치
EP3676877A4 (en) 2017-08-31 2021-09-01 Micron Technology, Inc. SEMICONDUCTOR COMPONENTS, TRANSISTORS AND ASSOCIATED METHODS FOR CONTACTING METAL OXIDE SEMICONDUCTOR COMPONENTS
EP3676878A4 (en) 2017-08-31 2020-11-04 Micron Technology, Inc. SEMICONDUCTOR DEVICES, HYBRID TRANSISTORS AND RELATED PROCESSES
US11426818B2 (en) 2018-08-10 2022-08-30 The Research Foundation for the State University Additive manufacturing processes and additively manufactured products
US11031506B2 (en) 2018-08-31 2021-06-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor using oxide semiconductor
WO2023189491A1 (ja) * 2022-03-30 2023-10-05 株式会社ジャパンディスプレイ 半導体装置

Family Cites Families (183)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH02206130A (ja) * 1989-02-06 1990-08-15 Nec Corp Ｍｏｓ型電界効果トランジスタの製造方法
JPH02294076A (ja) * 1989-05-08 1990-12-05 Hitachi Ltd 半導体集積回路装置
US5521107A (en) * 1991-02-16 1996-05-28 Semiconductor Energy Laboratory Co., Ltd. Method for forming a field-effect transistor including anodic oxidation of the gate
JP2868168B2 (ja) * 1991-08-23 1999-03-10 株式会社半導体エネルギー研究所 半導体装置の作製方法
JPH05216069A (ja) 1991-12-09 1993-08-27 Oki Electric Ind Co Ltd アクティブマトリックス液晶ディスプレイの下基板の製造方法
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3298974B2 (ja) 1993-03-23 2002-07-08 電子科学株式会社 昇温脱離ガス分析装置
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4204649B2 (ja) 1996-02-05 2009-01-07 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2890037B2 (ja) * 1997-04-04 1999-05-10 株式会社半導体エネルギー研究所 半導体装置とその作製方法
JP4112690B2 (ja) 1997-06-30 2008-07-02 株式会社東芝 半導体装置の製造方法
JP3980178B2 (ja) 1997-08-29 2007-09-26 株式会社半導体エネルギー研究所 不揮発性メモリおよび半導体装置
JP5041839B2 (ja) 1997-08-29 2012-10-03 株式会社半導体エネルギー研究所 半導体装置
US6617648B1 (en) * 1998-02-25 2003-09-09 Semiconductor Energy Laboratory Co., Ltd. Projection TV
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6352899B1 (en) 2000-02-03 2002-03-05 Sharp Laboratories Of America, Inc. Raised silicide source/drain MOS transistors having enlarged source/drain contact regions and method
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3350528B2 (ja) 2001-05-16 2002-11-25 株式会社半導体エネルギー研究所 アクティブマトリクス型表示装置
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
CN1445821A (zh) 2002-03-15 2003-10-01 三洋电机株式会社 ZnO膜和ZnO半导体层的形成方法、半导体元件及其制造方法
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4382375B2 (ja) * 2003-03-13 2009-12-09 Ｎｅｃ液晶テクノロジー株式会社 薄膜トランジスタの製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7955907B2 (en) 2004-01-26 2011-06-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, television set, and method for manufacturing the same
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
CN102354658B (zh) 2004-03-12 2015-04-01 独立行政法人科学技术振兴机构 薄膜晶体管的制造方法
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US20050258427A1 (en) * 2004-05-20 2005-11-24 Chan Isaac W T Vertical thin film transistor electronics
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
US7598134B2 (en) * 2004-07-28 2009-10-06 Micron Technology, Inc. Memory device forming methods
US7378286B2 (en) 2004-08-20 2008-05-27 Sharp Laboratories Of America, Inc. Semiconductive metal oxide thin film ferroelectric memory transistor
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
JP5126729B2 (ja) 2004-11-10 2013-01-23 キヤノン株式会社 画像表示装置
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
EP1810335B1 (en) 2004-11-10 2020-05-27 Canon Kabushiki Kaisha Light-emitting device
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
RU2358355C2 (ru) 2004-11-10 2009-06-10 Кэнон Кабусики Кайся Полевой транзистор
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI569441B (zh) 2005-01-28 2017-02-01 半導體能源研究所股份有限公司 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI505473B (zh) 2005-01-28 2015-10-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
US7544967B2 (en) 2005-03-28 2009-06-09 Massachusetts Institute Of Technology Low voltage flexible organic/transparent transistor for selective gas sensing, photodetecting and CMOS device applications
JP4887646B2 (ja) 2005-03-31 2012-02-29 凸版印刷株式会社 薄膜トランジスタ装置及びその製造方法並びに薄膜トランジスタアレイ及び薄膜トランジスタディスプレイ
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344804A (ja) * 2005-06-09 2006-12-21 Seiko Epson Corp 半導体装置および半導体装置の製造方法
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP1998374A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
JP5110803B2 (ja) 2006-03-17 2012-12-26 キヤノン株式会社 酸化物膜をチャネルに用いた電界効果型トランジスタ及びその製造方法
US8125069B2 (en) 2006-04-07 2012-02-28 Philtech Inc. Semiconductor device and etching apparatus
JPWO2007116515A1 (ja) * 2006-04-07 2009-08-20 株式会社フィルテック 半導体装置及びその製造方法、ドライエッチング方法、配線材料の作製方法、並びにエッチング装置
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4565573B2 (ja) 2006-09-07 2010-10-20 株式会社フューチャービジョン 液晶表示パネルの製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
JP2008211186A (ja) * 2007-02-02 2008-09-11 Semiconductor Energy Lab Co Ltd 記憶素子及び半導体装置
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP5467728B2 (ja) 2008-03-14 2014-04-09 富士フイルム株式会社 薄膜電界効果型トランジスタおよびその製造方法
US8053253B2 (en) 2008-06-06 2011-11-08 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP5083112B2 (ja) * 2008-08-07 2012-11-28 ローム株式会社 半導体装置
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5430113B2 (ja) 2008-10-08 2014-02-26 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP2010192660A (ja) 2009-02-18 2010-09-02 Mitsubishi Electric Corp 薄膜トランジスタおよびその製造方法
US8115883B2 (en) * 2009-08-27 2012-02-14 Semiconductor Energy Laboratory Co., Ltd. Display device and method for manufacturing the same
WO2011048929A1 (en) 2009-10-21 2011-04-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR101402294B1 (ko) 2009-10-21 2014-06-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작방법
WO2011052396A1 (en) 2009-10-29 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR102682982B1 (ko) 2009-11-20 2024-07-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102333270B1 (ko) 2009-12-04 2021-12-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR101943109B1 (ko) 2009-12-04 2019-01-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
CN104795323B (zh) 2009-12-04 2017-12-29 株式会社半导体能源研究所 半导体装置及其制造方法
KR101768433B1 (ko) * 2009-12-18 2017-08-16 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 제작 방법
WO2011077966A1 (en) 2009-12-25 2011-06-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8415731B2 (en) 2010-01-20 2013-04-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor storage device with integrated capacitor and having transistor overlapping sections
KR102088281B1 (ko) 2010-01-22 2020-03-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8436403B2 (en) 2010-02-05 2013-05-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including transistor provided with sidewall and electronic appliance
US9391209B2 (en) 2010-02-05 2016-07-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN102687275B (zh) 2010-02-05 2016-01-27 株式会社半导体能源研究所 半导体装置
WO2011096277A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
KR20120121931A (ko) 2010-02-19 2012-11-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
KR20180001562A (ko) 2010-02-26 2018-01-04 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치를 제작하기 위한 방법
KR102047354B1 (ko) 2010-02-26 2019-11-21 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011108382A1 (en) * 2010-03-05 2011-09-09 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
CN102812547B (zh) * 2010-03-19 2015-09-09 株式会社半导体能源研究所 半导体装置
WO2011125806A1 (en) 2010-04-09 2011-10-13 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
US8207025B2 (en) 2010-04-09 2012-06-26 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
WO2011132625A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR101540039B1 (ko) 2010-04-23 2015-07-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011132591A1 (en) 2010-04-23 2011-10-27 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20130054275A (ko) 2010-04-23 2013-05-24 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
CN106057907B (zh) 2010-04-23 2019-10-22 株式会社半导体能源研究所 半导体装置的制造方法
KR101854421B1 (ko) 2010-04-23 2018-05-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치의 제작 방법
WO2011135987A1 (en) 2010-04-28 2011-11-03 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
WO2011152286A1 (en) * 2010-06-04 2011-12-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5917035B2 (ja) 2010-07-26 2016-05-11 株式会社半導体エネルギー研究所 半導体装置
KR101842181B1 (ko) 2010-08-04 2018-03-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP5739257B2 (ja) 2010-08-05 2015-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8592879B2 (en) 2010-09-13 2013-11-26 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US8569754B2 (en) 2010-11-05 2013-10-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012090973A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2012090799A1 (en) 2010-12-28 2012-07-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5975635B2 (ja) 2010-12-28 2016-08-23 株式会社半導体エネルギー研究所 半導体装置
US8941112B2 (en) 2010-12-28 2015-01-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
TW202211311A (zh) * 2011-01-26 2022-03-16 日商半導體能源研究所股份有限公司 半導體裝置及其製造方法
US9431545B2 (en) 2011-09-23 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9287405B2 (en) * 2011-10-13 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising oxide semiconductor
US9076871B2 (en) 2011-11-30 2015-07-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102072244B1 (ko) * 2011-11-30 2020-01-31 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제작 방법
US20130137232A1 (en) 2011-11-30 2013-05-30 Semiconductor Energy Laboratory Co., Ltd. Method for forming oxide semiconductor film and method for manufacturing semiconductor device
CN103137701B (zh) 2011-11-30 2018-01-19 株式会社半导体能源研究所 晶体管及半导体装置
TWI669760B (zh) 2011-11-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
US8981367B2 (en) 2011-12-01 2015-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
EP2786404A4 (en) 2011-12-02 2015-07-15 Semiconductor Energy Lab SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME

Also Published As

Publication number Publication date
US8748241B2 (en) 2014-06-10
JP2017046011A (ja) 2017-03-02
US20140252351A1 (en) 2014-09-11
JP6053490B2 (ja) 2016-12-27
KR102112872B1 (ko) 2020-05-19
US20160093642A1 (en) 2016-03-31
US9252286B2 (en) 2016-02-02
KR20130073843A (ko) 2013-07-03
JP2018046286A (ja) 2018-03-22
US9871059B2 (en) 2018-01-16
JP6405438B2 (ja) 2018-10-17
JP2013149955A (ja) 2013-08-01
US20130161621A1 (en) 2013-06-27

Similar Documents

Publication Publication Date Title
JP6405438B2 (ja) 半導体装置
JP6600063B2 (ja) 半導体装置
JP6490854B2 (ja) 半導体装置
US9472656B2 (en) Semiconductor device and method for manufacturing the same
US9012913B2 (en) Semiconductor device and method for manufacturing semiconductor device
JP6068992B2 (ja) 半導体装置の作製方法
JP2019204968A (ja) 半導体装置
JP2013102141A (ja) 半導体装置及び半導体装置の作製方法
JP6031252B2 (ja) 半導体装置、記憶装置および半導体装置の作製方法
JP2013175717A (ja) 半導体装置の作製方法
JP6049479B2 (ja) 半導体装置
JP6239227B2 (ja) 半導体装置および半導体装置の作製方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161213

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161213

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20171017

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171024

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171114

R150 Certificate of patent or registration of utility model

Ref document number: 6246302

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees