JP5083112B2 - 半導体装置 - Google Patents
半導体装置 Download PDFInfo
- Publication number
- JP5083112B2 JP5083112B2 JP2008204619A JP2008204619A JP5083112B2 JP 5083112 B2 JP5083112 B2 JP 5083112B2 JP 2008204619 A JP2008204619 A JP 2008204619A JP 2008204619 A JP2008204619 A JP 2008204619A JP 5083112 B2 JP5083112 B2 JP 5083112B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- conductivity type
- film
- type region
- gate electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
Description
16a P型多結晶シリコン膜(第1のゲート電極)
16b P型多結晶シリコン膜(第2のゲート電極)
17b シリコン酸化膜(第1のハードマスク絶縁膜)
17c シリコン酸化膜(第2のハードマスク絶縁膜)
23b サイドウォールスペーサ(第1のサイドウォールスペーサ)
23c サイドウォールスペーサ(第2のサイドウォールスペーサ)
25b ドレイン領域(拡散領域)
27 シリコン膜
28 シリコン酸化膜(絶縁膜)
29 金属膜
30c 相互接続配線(第2のシリサイド膜)
31b シリサイド膜(第1のシリサイド膜)
Claims (6)
- 半導体基板と、
前記半導体基板の表面に形成された第1の素子分離領域と、
前記半導体基板の表面に形成され、前記第1の素子分離領域により分離された第1導電型領域及び第2導電型領域と、
前記第1導電型領域及び前記第2導電型領域上にそれぞれ形成された第1のゲート電極と、
前記第1導電型領域及び前記第2導電型領域の表面にそれぞれ形成された拡散領域と、
前記第1のゲート電極の上層部に形成された第1のシリサイド膜と、
前記第1導電型領域及び前記第2導電型領域の前記拡散領域上に形成され、下面が前記基板の上面と同一面上にある第2のシリサイド膜と、
前記第1の素子分離領域上を通って前記第1導電型領域の前記拡散領域と前記第2導電型領域の前記拡散領域を接続する第3のシリサイド膜と、
前記第1のゲート電極の側壁に形成された第1のサイドウォールスペーサと、
前記半導体基板の表面に形成された第2の素子分離領域と、
前記第2の素子分離領域上に形成された第2のゲート電極と、
前記第2のゲート電極の側壁に形成された第2のサイドウォールスペーサとを有し、
前記第2のサイドウォールスペーサの高さは、前記第2のゲート電極の高さ以下であり、
前記第2のシリサイド膜は、前記第2導電型領域の前記第1のサイドウォールスペーサの一部を覆い、前記第2導電型領域の前記拡散領域上を通って前記第2のゲート電極上まで連続的に形成され、
前記第3のシリサイド膜は、前記第1の素子分離領域の両側にある前記第1のサイドウォールスペーサの一部を覆っており、
前記第1のサイドウォールスペーサの高さは前記第2のサイドウォールスペーサの高さよりも高いことを特徴とする半導体装置。 - 前記第1のシリサイド膜と前記第2のシリサイド膜は、前記第1のサイドウォールスペーサで隔てられていることを特徴とする請求項1記載の半導体装置。
- 前記第1のサイドウォールスペーサの高さは、前記第1のシリサイド膜及び前記第2のシリサイド膜の高さ以上であることを特徴とする請求項2記載の半導体装置。
- 前記第1のゲート電極は、ポリシリコン又はアモルファスシリコンからなることを特徴とする請求項1〜3のいずれかに記載の半導体装置。
- 前記第2のシリサイド膜は、前記第1導電型領域の前記拡散領域上から前記第2導電型領域の前記拡散領域上まで連続的に形成されていることを特徴とする請求項1〜4のいずれかに記載の半導体装置。
- 前記第1導電型領域及び前記第2導電型領域の表面において、前記第1のサイドウォールスペーサの下側にそれぞれ形成されたエクステンション領域を更に有することを特徴とする請求項2記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008204619A JP5083112B2 (ja) | 2008-08-07 | 2008-08-07 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008204619A JP5083112B2 (ja) | 2008-08-07 | 2008-08-07 | 半導体装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003168348A Division JP2005005536A (ja) | 2003-06-12 | 2003-06-12 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008311675A JP2008311675A (ja) | 2008-12-25 |
JP5083112B2 true JP5083112B2 (ja) | 2012-11-28 |
Family
ID=40238934
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008204619A Expired - Fee Related JP5083112B2 (ja) | 2008-08-07 | 2008-08-07 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5083112B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9431545B2 (en) * | 2011-09-23 | 2016-08-30 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
TWI556319B (zh) | 2011-11-30 | 2016-11-01 | 半導體能源研究所股份有限公司 | 半導體裝置的製造方法 |
JP6053490B2 (ja) * | 2011-12-23 | 2016-12-27 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
Family Cites Families (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57152161A (en) * | 1981-03-16 | 1982-09-20 | Seiko Epson Corp | Manufacture of semiconductor device |
JPH04162563A (ja) * | 1990-10-25 | 1992-06-08 | Nec Corp | 半導体装置の製造方法 |
JP2675713B2 (ja) * | 1991-05-10 | 1997-11-12 | 株式会社東芝 | 半導体装置及びその製造方法 |
JPH07115198A (ja) * | 1993-08-26 | 1995-05-02 | Fujitsu Ltd | 半導体装置の製造方法 |
JPH1041504A (ja) * | 1996-07-24 | 1998-02-13 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH10294292A (ja) * | 1997-02-19 | 1998-11-04 | Sony Corp | 半導体装置の製造方法 |
JP2001007218A (ja) * | 1999-06-21 | 2001-01-12 | Sony Corp | 半導体装置およびその製造方法 |
JP2001274388A (ja) * | 2000-03-28 | 2001-10-05 | Toshiba Corp | 半導体装置およびその製造方法 |
US6403485B1 (en) * | 2001-05-02 | 2002-06-11 | Chartered Semiconductor Manufacturing Ltd | Method to form a low parasitic capacitance pseudo-SOI CMOS device |
-
2008
- 2008-08-07 JP JP2008204619A patent/JP5083112B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2008311675A (ja) | 2008-12-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6992358B2 (en) | Semiconductor device and method for manufacturing the same | |
KR100260327B1 (ko) | 게이트/소오스/드레인 영역을 도핑하기 위해 자기 정렬된옥시염화인을 사용하여 융기된 소오스/드레인 mosfet를 제조하는 방법 | |
US7288828B2 (en) | Metal oxide semiconductor transistor device | |
JP3831602B2 (ja) | 半導体装置の製造方法 | |
US20100224936A1 (en) | Semiconductor device and method of fabricating the same | |
TWI807104B (zh) | 半導體裝置及其製造方法 | |
JP2012004473A (ja) | 半導体装置及び半導体装置の製造方法 | |
KR100438788B1 (ko) | 반도체 장치 및 그의 제조방법 | |
JP3998665B2 (ja) | 半導体装置およびその製造方法 | |
JP5083112B2 (ja) | 半導体装置 | |
US20070290236A1 (en) | Semiconductor device and method of fabricating the same | |
JP3147161B2 (ja) | 電界効果型トランジスタ及びその製造方法 | |
JP2009111046A (ja) | 半導体装置および半導体装置の製造方法 | |
JP4745187B2 (ja) | 半導体装置の製造方法 | |
JP2006013270A (ja) | 半導体装置およびその製造方法 | |
US20070069312A1 (en) | Semiconductor device and method for fabricating the same | |
JP2005277172A (ja) | 半導体装置及びその製造方法 | |
US6057185A (en) | Method of manufacturing semiconductor device | |
JP3614782B2 (ja) | 半導体装置の製造方法及びその方法により製造される半導体装置 | |
US7176536B2 (en) | Semiconductor device having metal silicide layer on source/drain region and gate electrode and method of manufacturing the same | |
JP2005005536A (ja) | 半導体装置及びその製造方法 | |
KR100620197B1 (ko) | 반도체 소자의 모스형 트랜지스터 제조 방법 | |
US8017510B2 (en) | Semiconductor device including field-effect transistor using salicide (self-aligned silicide) structure and method of fabricating the same | |
JP2005026707A (ja) | 半導体装置及びその製造方法 | |
JPH11312804A (ja) | 半導体装置およびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120117 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120312 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120508 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120622 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120807 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120820 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150914 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |