JP5083112B2

JP5083112B2 - 半導体装置

Info

Publication number: JP5083112B2
Application number: JP2008204619A
Authority: JP
Inventors: 義和中川
Original assignee: Rohm Co Ltd
Current assignee: Rohm Co Ltd
Priority date: 2008-08-07
Filing date: 2008-08-07
Publication date: 2012-11-28
Anticipated expiration: 2023-06-12
Also published as: JP2008311675A

Description

この発明は、ゲート電極の上層部と拡散領域上にシリサイド膜が形成された半導体装置に関する。

集積回路に用いられるＭＯＳ型トランジスタの微細化と共に、寄生容量や寄生抵抗の低減が進められてきた。その１つとして、ソースドレイン領域にシリサイド膜を用いて、寄生抵抗を低減することが行われている。この際、低抵抗化のためには、シリサイド膜は厚い方が望ましい。一方、寄生容量低減のため、及び、パンチスルーやDIBL(Drain Induced Barrier Lowering)によるリークの発生を防ぐためには、ソースドレインの接合が浅いことが望ましい。

このトレードオフを解決するため、エレベーテッドソースドレイン構造が提案されている（例えば、特許文献１参照）。この構造は、半導体基板内のソースドレイン領域と、その直上に形成されたソースドレイン領域とを有する。

また、ゲート電極の寄生抵抗の低減のために、下層にドープ多結晶シリコン、上層にシリサイドを有するスタックゲート構造が用いられる。この構造において良好なトランジスタ特性を得るには、ドープ多結晶シリコンの不純物分布は、ゲート電極とゲート絶縁膜との界面付近で高濃度で均一であることが望まれる。

しかし、このような不純物分布を得るために高温のアニール処理を施すと、ソースドレイン領域及びチャンネル領域の不純物が再分布を引き起こしたり、ドープ多結晶シリコン中の不純物がゲート絶縁膜を突き抜けたりする恐れがある。このゲート電極に関するトレードオフを克服するため、製造方法に改善が加えられてきた。

また、集積回路において、トランジスタを相互に接続する必要がある。この相互接続配線としては、隣り合うトランジスタのソースドレイン領域同士の接続及びゲートとソースドレイン領域の接続がある。そして、従来の相互接続配線の形成は、トランジスタ上に絶縁膜を形成し、ソースドレイン領域及びゲート電極上にリソグラフィー及びエッチングによりコンタクトホールを形成した後、そのホールに相互接続のための金属を埋め込み、さらに全面に相互接続配線のため金属膜を形成した後、同じくリソグラフィー及びエッチングにより相互接続配線を形成することで行われていた。

特開２０００−１１４２６２号公報（第１−６図）

しかし、エレベーテッドソースドレイン構造とスタックゲート構造を両方形成すると、エレベーテッドソースドレイン構造の形成の際に導入されるアニールを上記のゲート電極に関するトレードオフを鑑みながら最適化することが困難であるという問題がある。

また、エレベーテッドソースドレイン構造は、選択エピタキシーを用いて製造されるため、製造が複雑であるという問題がある。そして、相互接続配線の製造に、複雑な多数の工程が必要とされるという問題がある。

この発明は、上述の課題を解決するためになされたもので、その目的は、ゲート、ソースドレインの寄生抵抗の低減、ソースドレインの寄生容量の低減、パンチスルーやＤＩＢＬによるリークの低減を同時に実現する半導体装置を得るものである。

この発明に係る半導体装置は、半導体基板と、半導体基板の表面に形成された第１の素子分離領域と、半導体基板の表面に形成され、第１の素子分離領域により分離された第１導電型領域及び第２導電型領域と、第１導電型領域及び第２導電型領域上にそれぞれ形成された第１のゲート電極と、第１導電型領域及び第２導電型領域の表面にそれぞれ形成された拡散領域と、第１のゲート電極の上層部に形成された第１のシリサイド膜と、第１導電型領域及び第２導電型領域の拡散領域上に形成され、下面が基板の上面と同一面上にある第２のシリサイド膜と、前記第１の素子分離領域上を通って前記第１導電型領域の前記拡散領域と前記第２導電型領域の前記拡散領域を接続する第３のシリサイド膜と、前記第１のゲート電極の側壁に形成された第１のサイドウォールスペーサと、前記半導体基板の表面に形成された第２の素子分離領域と、前記第２の素子分離領域上に形成された第２のゲート電極と、前記第２のゲート電極の側壁に形成された第２のサイドウォールスペーサとを有し、前記第２のサイドウォールスペーサの高さは、前記第２のゲート電極の高さ以下であり、前記第２のシリサイド膜は、前記第２導電型領域の前記第１のサイドウォールスペーサの一部を覆い、前記第２導電型領域の前記拡散領域上を通って前記第２のゲート電極上まで連続的に形成され、前記第３のシリサイド膜は、前記第１の素子分離領域の両側にある前記第１のサイドウォールスペーサの一部を覆っており、前記第１のサイドウォールスペーサの高さは前記第２のサイドウォールスペーサの高さよりも高い。この発明のその他の特徴は以下に明らかにする。

この発明により、ゲート、ソースドレインの寄生抵抗の低減、ソースドレインの寄生容量の低減、パンチスルーやＤＩＢＬによるリークの低減を同時に実現することができる。

図１〜３は本発明の半導体装置の製造方法を説明するための工程断面図である。まず、図１（ａ）に示すように、半導体基板１０に素子分離領域１１ａ、１１ｂ、１１ｃを形成する。そして、フォトレジストを用いて、閾値電圧調整用の不純物を選択的に注入して、素子分離領域１１ａと１１ｂの間にＰウェル１２を形成し、素子分離領域１１ｂと１１ｃの間にＮウェル１３を形成する。

次に、図１（ｂ）に示すように、半導体基板１０上にゲート絶縁膜１４を形成する。このゲート絶縁膜１４は、酸化温度８５０℃の酸化雰囲気中で膜厚１．０〜２．０ｎｍのシリコン酸化膜を形成した後、このシリコン酸化膜をＮＯガス雰囲気中で窒化することで形成される。この他に、ゲート絶縁膜１４を、Ａｌ２Ｏ３、ＨｆＯ２、ＺｒＯ２の何れか一つ、又は、これらの混合物を３．０〜５．０ｎｍの膜厚で成膜することで形成することもできる。

そして、ゲート絶縁膜１４上に、ＳｉＨ４又はＳｉＤ４を原料材料としたＬＰＣＶＤ法を用いて、多結晶シリコンを１００ｎｍ成膜する。なお、この多結晶シリコンの代わりに、アモルファスシリコンを用いてもよい。その後、フォトレジストをマスクにして、Ｐウェル１２上の多結晶シリコン膜にＡｓ又はＰをイオン注入して、Ｎ型多結晶シリコン膜１５を形成する。一方、Ｎウェル１３及び素子分離領域１１ｃ上の多結晶シリコンにはＢ又はＢＦ２をイオン注入して、Ｐ型多結晶シリコン膜１６を形成する。

次に、図１（ｃ）に示すように、Ｎ型多結晶シリコン膜１５及びＰ型多結晶シリコン膜１６上に、ＴＥＯＳを原料材料としてＬＰＣＶＤ法によりシリコン酸化膜１７を５０〜１００ｎｍ成膜する。

そして、図１（ｄ）に示すように、フォトレジストのパターニングと異方性エッチングにより、Ｎ型多結晶シリコン膜１５、Ｐ型多結晶シリコン膜１６及びシリコン酸化膜１７を選択エッチングする。これにより、Ｐウェル１２上に、上部がシリコン酸化膜１７ａ（ハードマスク絶縁膜）で覆われたＮ型多結晶シリコン膜１５ａ（ゲート電極）が形成される。また、Ｎウェル１３上に、上部がシリコン酸化膜１７ｂ（第１のハードマスク絶縁膜）で覆われたＰ型多結晶シリコン膜１６ａ（第１のゲート電極）が形成される。そして、素子分離領域１１ｃ上に、上部がシリコン酸化膜１７ｃ（第２のハードマスク絶縁膜）で覆われたＰ型多結晶シリコン膜１６ｂ（第２のゲート電極）が形成される。

次に、酸化温度８５０℃の酸化雰囲気中で、表面全体にシリコン酸化膜１．０〜４．０ｎｍを成膜し、異方性エッチングすることで、図１（ｅ）に示すように、Ｎ型多結晶シリコン膜１５ａとシリコン酸化膜１７ａ、Ｐ型多結晶シリコン膜１６ａとシリコン酸化膜１７ｂ、Ｐ型多結晶シリコン膜１６ｂとシリコン酸化膜１７ｃの側壁に、それぞれサイドウォール２０ａ，２０ｂ，２０ｃを形成する。なお、シリコン酸化膜は、ＴＥＯＳのＬＰＣＶＤ法を用いて成膜してもよい。

そして、Ｐウェル１２以外の部分をフォトレジストで覆って、このフォトレジスト、シリコン酸化膜１７ａ及びサイドウォール２０aをマスクにしてＮ型のイオンを注入して、図１（ｆ）に示すように、Ｐウェル１２の表面にエクステンション領域２１を形成する。また、同様にしてＰ型のイオンを注入して、Ｎウェル１３の表面にエクステンション領域２２を形成する。

次に、ＬＰＣＶＤ法により表面全体にシリコン窒化膜を成膜後、エッチバックすることにより、図１（ｇ）に示すように、サイドウォールスペーサ２３ａ，２３ｂ，２３ｃを形成する。また、シリコン酸化膜１７ａ，１７ｂ，１７ｃ、サイドウォール２０ａ，２０ｂ，２０ｃ又はサイドウォールスペーサ２３ａ，２３ｂ，２３ｃの何れにも覆われていないゲート絶縁膜１４を除去する。これにより、シリコン酸化膜１７ｂ（第１のハードマスク絶縁膜）及びＰ型多結晶シリコン膜１６ａ（第１のゲート電極）の側壁にサイドウォールスペーサ２３ｂ（第１のサイドウォールスペーサ）が形成される。また、シリコン酸化膜１７ｃ（第２のハードマスク絶縁膜）及びＰ型多結晶シリコン膜１６ｂ（第２のゲート電極）の側壁にサイドウォールスペーサ２３ｃ（第２のサイドウォールスペーサ）が形成される。

そして、Ｐウェル１２以外の部分をフォトレジストで覆って、このフォトレジストと、シリコン酸化膜１７ａ、サイドウォール２０ａ及びサイドウォールスペーサ２３ａをマスクにして、Ｎ型のイオンを注入して、図１（ｈ）に示すように、Ｐウェル１２の表面にソース領域２４ａとドレイン領域２４ｂを形成する。また、同様にしてＰ型のイオンを注入して、Ｎウェル１３の表面にソース領域２５ａとドレイン領域２５ｂ（拡散領域）を形成する。その後、熱処理により、Ｐウェル１２、Ｎウェル１３、エクステンション領域２１，２２、ソースドレイン領域２４ａ，２４ｂ，２５ａ，２５ｂの不純物の活性化を行う。

次に、素子分離領域１１ｃ以外の部分をフォトレジストで覆って、このフォトレジストをマスクにして、図２（ａ）に示すようにシリコン酸化膜１７ｃが完全に除去されるまで、シリコン酸化膜１７ｃ、サイドウォール２０ｃ及びサイドウォールスペーサ２３ｃをエッチングする。これに伴って、サイドウォール２０ｃ及びサイドウォールスペーサ２３ｃの一部も除去し、それぞれの高さは、Ｐ型多結晶シリコン膜１６ｂの高さ以下となる。

そして、図２（ｂ）に示すように、全面にアモルファスシリコン又は多結晶シリコンからなる所定膜厚のシリコン膜２７を成膜する。次に、図２（ｃ）に示すように、シリコン膜２７上に、ＴＥＯＳのＬＰＣＶＤ法を用いて、シリコン酸化膜２８（絶縁膜）を成膜する。

そして、ＣＭＰ法によりシリコン酸化膜２８を研磨して、シリコン酸化膜１７ａ，１７ｂ上のシリコン膜２７を露出させる。このとき、Ｐ型多結晶シリコン膜１６ｂ上のシリコン膜２７は露出しない。次に、全面エッチングにより、図２（ｅ）に示すように、露出したシリコン膜２７を除去する。

そして、シリコン酸化膜１７ａ，１７ｂ、Ｎ型多結晶シリコン膜１５ａ及びＰ型多結晶シリコン膜１６ａの上面より上にあるサイドウォール２０ａ，２０ｂ、シリコン酸化膜２８をフッ酸又はドライエッチングにより除去する。次に、フォトレジストのパターンニングと異方性エッチングにより、局所的な相互接続配線に必要な部分以外のシリコン膜２７を除去する。これにより、図２（ｆ）に示すように、ソース領域２４ａ及びこれに近接するサイドウォールスペーサ２３ａの一部の上にシリコン膜２７ａが形成される。また、ドレイン領域２４ｂ及びこれに近接するサイドウォールスペーサ２３ａの一部、素子分離領域１１ｂ、ソース領域２５ａ及びこれに近接するサイドウォールスペーサ２３ｂの一部上に連続してシリコン膜２７ｂが形成される。そして、ドレイン領域２５ｂ及びこれに近接するサイドウォールスペーサ２３ｂの一部、素子分離領域１１ｃ、サイドウォールスペーサ２３ｃ、サイドウォール２０ｃ、Ｐ型多結晶シリコン膜１６ｂ上に連続してシリコン膜２７ｃが形成される。

そして、図２（ｇ）に示すように、全面にＴｉ，Ｃｏ，Ｎｉ，Ｐｄ等の金属膜２９を成膜する。そして、温度４００〜８００℃の窒素雰囲気中で数十秒間のアニール処理を行う。このアニール処理の条件は、シリコン膜２７の厚さに応じて、シリコン膜２７ａ，２７ｂ，２７ｃは全て金属膜２９とシリサイド反応するが、半導体基板１０のソースドレイン領域２４ａ，２４ｂ，２５ａ，２５ｂは反応しないように設定する。次に、未反応の金属膜を硫酸と過酸化水素水の混合液で除去する。これにより、図２（ｈ）に示すように、ドレイン領域２４a上にシリサイドからなる局所的な相互接続配線３０ａが形成される。また、ソース領域２４ｂ及びドレイン領域２５a上に連続して相互接続配線３０ｂが形成される。そして、ドレイン領域２５ｂ上からＰ型多結晶シリコン膜１６ｂ上まで連続的に相互接続配線３０ｃ（第２のシリサイド膜）が形成される。ここで、相互接続配線３０a、３０ｂ、３０ｃの下面は、基板１０の上面と同一面上にある。また、Ｎ型多結晶シリコン膜１５ａ、Ｐ型多結晶シリコン膜１６ａの上層部もシリサイド反応し、それぞれシリサイド膜３１ａ，シリサイド膜３１ｂ（第１のシリサイド膜）が形成される。ここで、サイドウォールスペーサ２３ｂの高さはシリサイド膜３１ｂ及び相互接続配線３０ｃの高さ以上である。また、シリサイド膜３１ｂと相互接続配線３０ｃはサイドウォールスペーサ２３ｂで隔てられている。

最後に、図３に示すように、全面にシリコン酸化膜３２を成膜することで、ＭＯＳトランジスタ及び局所的な相互接続配線が形成される。この図３の構造を上から見た平面図を図４に示す。図４のＡ−Ａ’の断面図が図４である。ただし、図４では、シリコン酸化膜３２を省略している。

以上説明したように、本発明の請求項１に係る半導体装置により、ゲート、ソースドレインの寄生抵抗の低減、ソースドレインの寄生容量の低減、パンチスルーやＤＩＢＬによるリークの低減を同時に実現することができる。また、請求項２に係る半導体装置により、シリサイド膜３１ｂ（第１のシリサイド膜）と相互接続配線３０ｃ（第２のシリサイド膜）を確実に非接続にすることができる。さらに、請求項３に係る半導体装置により、シリサイド膜３１ｂと相互接続配線３０ｃをより確実に非接続にすることができる。そして、請求項４に係る半導体装置により、ドレイン領域２５ｂ（拡散領域）とＰ型多結晶シリコン膜１６ｂ（第２のゲート電極）を相互に接続することができる。

また、本発明の請求項５に係る半導体装置の製造方法により、ゲート、ソースドレインの寄生抵抗の低減、ソースドレインの寄生容量の低減、パンチスルーやＤＩＢＬによるリークの低減を同時に実現する半導体装置を容易に製造することができる。さらに、請求項６に係る半導体装置の製造方法により、相互接続配線を複雑な工程を追加することなく製造することができる。

本発明の半導体装置の製造方法を説明するための工程断面図である。本発明の半導体装置の製造方法を説明するための工程断面図である。本発明の半導体装置の製造方法を説明するための工程断面図である。本発明の半導体装置の上面図である。

符号の説明

１０半導体基板
１６ａＰ型多結晶シリコン膜（第１のゲート電極）
１６ｂＰ型多結晶シリコン膜（第２のゲート電極）
１７ｂシリコン酸化膜（第１のハードマスク絶縁膜）
１７ｃシリコン酸化膜（第２のハードマスク絶縁膜）
２３ｂサイドウォールスペーサ（第１のサイドウォールスペーサ）
２３ｃサイドウォールスペーサ（第２のサイドウォールスペーサ）
２５ｂドレイン領域（拡散領域）
２７シリコン膜
２８シリコン酸化膜（絶縁膜）
２９金属膜
３０ｃ相互接続配線（第２のシリサイド膜）
３１ｂシリサイド膜（第１のシリサイド膜）

Claims

半導体基板と、
前記半導体基板の表面に形成された第１の素子分離領域と、
前記半導体基板の表面に形成され、前記第１の素子分離領域により分離された第１導電型領域及び第２導電型領域と、
前記第１導電型領域及び前記第２導電型領域上にそれぞれ形成された第１のゲート電極と、
前記第１導電型領域及び前記第２導電型領域の表面にそれぞれ形成された拡散領域と、
前記第１のゲート電極の上層部に形成された第１のシリサイド膜と、
前記第１導電型領域及び前記第２導電型領域の前記拡散領域上に形成され、下面が前記基板の上面と同一面上にある第２のシリサイド膜と、
前記第１の素子分離領域上を通って前記第１導電型領域の前記拡散領域と前記第２導電型領域の前記拡散領域を接続する第３のシリサイド膜と、
前記第１のゲート電極の側壁に形成された第１のサイドウォールスペーサと、
前記半導体基板の表面に形成された第２の素子分離領域と、
前記第２の素子分離領域上に形成された第２のゲート電極と、
前記第２のゲート電極の側壁に形成された第２のサイドウォールスペーサとを有し、
前記第２のサイドウォールスペーサの高さは、前記第２のゲート電極の高さ以下であり、
前記第２のシリサイド膜は、前記第２導電型領域の前記第１のサイドウォールスペーサの一部を覆い、前記第２導電型領域の前記拡散領域上を通って前記第２のゲート電極上まで連続的に形成され、
前記第３のシリサイド膜は、前記第１の素子分離領域の両側にある前記第１のサイドウォールスペーサの一部を覆っており、
前記第１のサイドウォールスペーサの高さは前記第２のサイドウォールスペーサの高さよりも高いことを特徴とする半導体装置。
前記第１のシリサイド膜と前記第２のシリサイド膜は、前記第１のサイドウォールスペーサで隔てられていることを特徴とする請求項１記載の半導体装置。
前記第１のサイドウォールスペーサの高さは、前記第１のシリサイド膜及び前記第２のシリサイド膜の高さ以上であることを特徴とする請求項２記載の半導体装置。
前記第１のゲート電極は、ポリシリコン又はアモルファスシリコンからなることを特徴とする請求項１〜３のいずれかに記載の半導体装置。
前記第２のシリサイド膜は、前記第１導電型領域の前記拡散領域上から前記第２導電型領域の前記拡散領域上まで連続的に形成されていることを特徴とする請求項１〜４のいずれかに記載の半導体装置。
前記第１導電型領域及び前記第２導電型領域の表面において、前記第１のサイドウォールスペーサの下側にそれぞれ形成されたエクステンション領域を更に有することを特徴とする請求項２記載の半導体装置。