JP2001007218A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ソース・ドレイン拡散層およびゲート電極線
上に個々に形成されていた金属シリサイド層を接続する
局所配線を金属シリサイドで形成することにより、工程
数の削減および歩留りの向上を図る。 【解決手段】 拡散層領域（ソース・ドレイン拡散層2
4,25 ）と導電体領域（ゲート電極線22）と絶縁領域
（素子分離領域12、サイドウォール絶縁膜23）とを備え
た基板11に半導体物質（Ｓｉ）と反応して導電性化合物
を形成する金属膜を形成し、絶縁領域上の金属膜の所望
領域にＳｉを導入した後、金属膜とＳｉとを反応させ
て、ソース・ドレイン拡散層25とゲート配線22w とを連
続した状態で接続する第１、第２、第３の導電性化合物
層31i,31d,31g を形成し、同時にソース・ドレイン拡散
層24上、ゲート電極22e 上に導電性化合物層32,33 を形
成した後、未反応な金属膜を除去してサリサイド構造の
半導体装置を構成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくは金属材料と半導体材料と
を反応させてなる金属シリサイドのような導電性化合物
層を形成した半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】シリコン基板に形成した半導体装置で
は、微小化と同時に信号速度の高速化が要求されてい
る。それにともなって、配線材料等の低抵抗化が求めら
れている。トランジスタのソース・ドレイン拡散層やゲ
ート配線層もこの要求にそって低抵抗化が進んでおり、
デザインルールが０．２５μｍ以下のトランジスタの形
成方法における低抵抗化の方法としては、いわゆるサリ
サイドプロセスが主流になっている。

【０００３】従来のサリサイド技術を、図３の（１）、
（２）によって説明する。図３の（１）に示すように、
一般的なトランジスタの形成方法と同様に、半導体基板
１１１に素子分離領域１１２を形成する。その後、ウエ
ル形成等のイオン注入工程を行う。次いで素子分離領域
１１２以外の半導体基板１１１表面にゲート絶縁膜１２
１を形成した後、そのゲート絶縁膜１２１上にポリシリ
コン膜を形成する。それをリソグラフィー技術とエッチ
ング技術とによってゲート電極線１２２（ゲート電極１
２２ｅとゲート配線１２２ｗ）にパターニングする。次
いで、ゲート電極線１２２の側壁にソース・ドレイン拡
散層とゲート電極とを分離する絶縁膜（サイドウォール
絶縁膜）１２３を形成した後、ゲート電極１２２の両側
に半導体基板１１１にソース・ドレイン拡散層１２４、
１２５を形成する。その後、ソース・ドレイン拡散層１
２４、１２５表面を露出させた後、例えばスパッタリン
グによって、半導体基板１１１の表面側の全面にシリコ
ンと反応して金属シリサイド化合物を形成する金属膜１
２６をコバルトで形成する。

【０００４】次いで図３の（２）に示すように、半導体
基板１１１（ソース・ドレイン拡散層１２４、１２５）
のシリコンおよびゲート電極線１２２（１２２ｅ、１２
２ｗ）のポリシリコンと、上記金属膜１２６〔前記
（１）の図面参照〕とを反応させる熱処理を行って、金
属シリサイド層１３１、１３２、１３３、１３４をコバ
ルトシリサイドで形成する。その後、未反応な金属膜
を、例えばウエットエッチングによって除去する。

【０００５】このようにして、ソース・ドレイン拡散層
１２４、１２５上にソース・ドレイン拡散層１２４、１
２５よりも低抵抗な金属シリサイド層１３１、１３２を
自己整合的に形成することができる。

【０００６】上記製造方法では、各金属シリサイド層１
３１〜１３４は全て個々に分離された状態で形成され
る。そこで、一例として、金属シリサイド層１３２と金
属シリサイド層１３４とを接続する局所配線の形成方法
を、図４により以下に説明する。

【０００７】図４に示すように、トランジスタ１２０、
ゲート配線１２２ｗ等を覆う第１の層間絶縁膜１４１を
を形成する。そして第１の層間絶縁膜１４１にソース・
ドレイン拡散層１２５上の金属シリサイド層１３２とゲ
ート配線１２２ｗ上の金属シリサイド層１３４とのそれ
ぞれに達するコンタクトホール１４２、１４３を形成し
た後、このコンタクトホール１４２、１４３に導電性物
質を埋め込んでプラグ１４４、１４５を形成する。そし
て、第１の層間絶縁膜１４１上に、配線層を成膜した
後、その配線層をパターニングして、このプラグ１４
４、１４５同士を接続する、例えば窒化チタンからなる
局所配線１４７を形成する。

【０００８】上記第１の層間絶縁膜１４１の形成から局
所配線１４７の形成までの工程は、第１の層間絶縁膜１
４１の成膜工程、レジスト膜の形成工程、レジスト膜の
リソグラフィー工程、コンタクトホール１４２、１４３
を形成するエッチング工程、レジスト膜の除去工程、導
電性膜の成膜（例えば化学的気相成長法による）工程、
導電成膜膜の不要部分を除去してプラグ１４４、１４５
を形成する工程、配線層の形成（例えばスパッタリン
グ）工程、レジスト膜の形成工程、レジスト膜のリソグ
ラフィー工程、配線層のパターニング（エッチング）に
よる局所配線１４６の形成工程、レジスト膜の除去工程
等が必要であり、工程が複雑となっている。

【０００９】さらに、第１の層間絶縁膜１４１上に第２
の層間絶縁膜１５１を形成し、その第２の層間絶縁膜１
５１にコンタクトホール１５２を形成し、そのコンタク
トホール１５２に導電成膜物質を埋め込んでプラグ１５
３を形成する。その後、第２の層間絶縁膜１５１上に、
プラグ１５３に接続する第１の金属配線層（図示せず）
を形成することになる。

【００１０】

【発明が解決しようとする課題】上記説明した従来のサ
リサイドプロセスでは、全てのソース・ドレイン拡散層
およびゲート電極線上に金属シリサイドが形成される
が、これらの金属シリサイドは全て個々に分離されてい
る。しかしながら、トランジスタ回路では、インバータ
（信号反転回路）などドレイン部分の信号を、次段のイ
ンバータ等のゲートに接続する必要がある。しかしなが
ら、従来の技術で説明した半導体装置では、金属シリサ
イドによって、金属シリサイド同士が接続されていな
い。そこで、金属シリサイド同士を接続するには、上記
説明したように、局所配線を形成する必要があった。こ
のように局所配線を形成することは、工程数の増大を招
き、しかも工程が複雑になる。そのため、歩留りの低
下、プロセスコストの増大を招くことになる。

【００１１】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。

【００１２】半導体装置は、基板に設けられた絶縁領域
上で半導体物質と反応して導電性化合物を生成する材料
膜と該材料膜の所望の位置に導入した半導体物質とを反
応させてなる第１の導電性化合物層と、前記基板に設け
られた不純物拡散層上で半導体物質と反応して導電性化
合物を生成する材料膜と前記不純物拡散層中の半導体物
質とを反応させてなる第２の導電性化合物層と、前記基
板に設けられた導電体上で半導体物質と反応して導電性
化合物を生成する材料膜と前記導電体中の半導体物質と
を反応させてなる第３の導電性化合物層とを備え、かつ
前記第１の導電性化合物層は前記第２の導電性化合物層
と前記第３の導電性化合物層とに連続した状態で形成さ
れているものである。

【００１３】上記半導体装置では、基板に設けられてい
る不純物拡散層、例えばソース・ドレイン拡散層上に、
半導体物質と反応して導電性化合物を生成する材料膜と
不純物拡散層中の半導体物質とを反応させてなる第２の
導電性化合物層が形成されている。また、基板に設けら
れた導電体、例えばゲート電極やゲート配線上に、半導
体物質と反応して導電性化合物を生成する材料膜と導電
体中の半導体物質とを反応させてなる第３の導電性化合
物層が形成されている。これら、第２、第３の導電性化
合物層は、従来のサリサイド技術により形成したものと
同様であるため、各シート抵抗は従来のシリサイド化プ
ロセスで形成したものとほぼ同等の値となる。

【００１４】また、基板に設けられた絶縁領域、例えば
ゲート電極やゲート配線の側壁に形成されたサイドウォ
ール絶縁膜やトランジスタの形成領域を電気的に分離す
る素子分離領域上に、半導体物質と反応して導電性化合
物を生成する材料膜と該材料膜の所望の位置に導入した
半導体物質とを反応させてなる第１の導電性化合物層が
形成されているとともに、上記第２、第３の導電性化合
物層が形成されていて、かつ第１の導電性化合物層は第
２、第３の導電性化合物層に連続した状態で形成されて
いることから、第１の導電性化合物層が第２、第３の導
電性化合物層を電気的に接続する局所配線の機能を果た
している。

【００１５】このように、基板上に形成した絶縁領域上
に第１の導電性化合物層が直接形成されていることか
ら、従来の局所配線を形成する半導体装置よりも配線ス
ペースが小さくなる。また従来のように、局所配線を形
成するために形成していた層間絶縁膜、すなわち、局所
配線と第２、第３の導電性化合物層とを分離しかつ局所
配線と第２、第３の導電性化合物層とを接続するための
コンタクトホールが形成される層間絶縁膜は不要にな
る。

【００１６】半導体装置の製造方法は、拡散層領域と導
電体領域とそれらを電気的に分離する絶縁領域とを表面
側に有する基板の表面に半導体物質と導電性化合物を形
成し得る材料膜を形成する工程と、前記材料膜の所望の
領域に半導体物質を導入する工程と、前記材料膜に接し
ている前記拡散領域中の半導体物質、前記材料膜に接し
ている前記導電体領域中の半導体物質および前記材料膜
中に導入された半導体物質と前記材料膜とを反応させて
導電性化合物層を形成する工程と、前記各半導体物質と
の反応で前記導電性化合物とならなかった前記材料膜を
除去する工程とを備えている。

【００１７】上記半導体装置の製造方法では、拡散層領
域、例えばソース・ドレイン拡散層と、導電体領域、例
えばゲート電極やゲート配線と、それらを電気的に分離
する絶縁領域とを表面側に有する基板の表面に半導体物
質と導電性化合物を形成しうる材料膜を形成した後、材
料膜に接している拡散領域中の半導体物質や導電体領域
中の半導体物質と材料膜とを反応させて導電性化合物層
を形成することから、これらの導電性化合物層は、従来
のサリサイド技術により形成したものと同様となる。そ
のため、各導電性化合物層のシート抵抗は従来のシリサ
イド化プロセスで形成したものとほぼ同等の値となる。

【００１８】また、上記材料膜の所望の領域に半導体物
質を導入する工程を備えていることから、拡散領域上や
導電体領域上に形成される導電性化合物層を接続するよ
うに絶縁領域上における材料膜の所望の領域に半導体物
質を導入して導電性化合物層を形成すれば、拡散領域上
や導電体領域上に形成される導電性化合物層に接続する
局所配線となる。このように、材料膜への半導体物質の
導入工程を追加するという、比較的簡単なプロセスで局
所配線が形成される。

【００１９】また、導電性化合物層よりなる局所配線を
拡散領域と導電体領域とを電気的に分離する絶縁領域上
として、例えば素子分離領域およびゲート電極側壁に形
成したサイドウォール絶縁膜上に直接形成することによ
り、配線スペースが小さくなる。

【００２０】

【発明の実施の形態】本発明の半導体装置に係わる実施
の形態の一例を、図１の概略構成断面図によって説明す
る。

【００２１】図１に示すように、基板（例えばシリコン
基板）１１にはトランジスタ形成領域を電気的に分離す
る素子分離領域１２が形成されている。この素子分離領
域１２は、例えばトレンチ素子分離であってもＬＯＣＯ
Ｓ（Local Oxidation of Silicon）素子分離であっても
よい。図面では、一例として、素子分離領域１２をＳＴ
Ｉ（Shallow Trench Isolation）構造のもので示した。
またトランジスタの形成領域のシリコン基板１１にはウ
エル（図示せず）が形成されている。

【００２２】上記基板１１の表面にはゲート絶縁膜２１
が、例えば酸化シリコン膜で形成されている。そのゲー
ト絶縁膜２１上および素子分離領域１２上には、導電体
のゲート電極線２２（ゲート電極２２ｅとゲート配線２
２ｗ）が導電性不純物をドーピングしたポリシリコンで
形成されている。上記ゲート電極線２２は、ゲート絶縁
膜２１上ではゲート電極２２ｅであり、素子分離領域１
２上ではゲート配線２２ｗとなっている。

【００２３】また各ゲート電極線２２の側壁には絶縁膜
からなるサイドウォール絶縁膜２３が形成されている。
このサイドウォール絶縁膜２３は、例えば窒化シリコン
膜、もしくは酸化シリコン膜、もしくはそれらを積層し
た膜等のシリコン系絶縁膜で形成されている。このサイ
ドウォール絶縁膜２３は、ソース・ドレイン拡散層とゲ
ート電極とを分離するものとなる。

【００２４】またゲート電極線２２の両側における基板
１１には不純物拡散層であるソース・ドレイン拡散層２
４、２５が形成されている。なお、ＬＤＤ（Lightly Do
pedDrain ）構造とした場合には、上記ソース・ドレイ
ン拡散層２４、２５よりゲート電極２２ｅ側の基板１１
に低濃度化合物層（図示せず）が形成されている。

【００２５】上記ソース・ドレイン拡散層２５上には、
そのソース・ドレイン拡散層２５中の半導体物質（ここ
ではシリコン）と反応して導電性化合物を生成する材料
膜（ここではコバルト膜）と、上記半導体物質（シリコ
ン）とを反応させてなる第１の導電性化合物層３１（３
１ｄ）が、例えばコバルトシリサイドで形成されてい
る。

【００２６】また上記素子分離領域１２の一部上および
サイドウォール絶縁膜２３上には、半導体物質と反応し
て導電性化合物を生成する材料膜（図示せず）となるコ
バルト膜とこの材料膜の所望の位置に導入した半導体物
質となるシリコンとを反応させてなる第１の導電性化合
物層３１（３１ｉ）が、例えばコバルトシリサイドで形
成されている。

【００２７】さらに上記ゲート電極線２２中の半導体物
質（ここではシリコン）と反応して導電性化合物を生成
する材料膜（ここではコバルト膜）と、上記半導体物質
（シリコン）とを反応させてなる第３の導電性化合物層
３１（３１ｇ）が、例えばコバルトシリサイドで形成さ
れている。

【００２８】しかも、上記第１の導電性化合物層３１ｉ
は上記第２の導電性化合物層３１ｄと上記第３の導電性
化合物層３１ｇとに連続した状態に接続され、かつ同様
なるコバルトシリサイドで形成されている。

【００２９】またソース・ドレイン拡散層２４上には、
そのソース・ドレイン拡散層２４中の半導体物質である
シリコンと導電性化合物を生成する材料膜となるコバル
ト膜とが反応して形成された導電性化合物層３２がコバ
ルトシリサイドで形成されている。

【００３０】さらにゲート電極線２２（２２ｅ）中の半
導体物質（シリコン）と反応して導電性化合物を生成す
る材料膜（コバルト膜）とを反応させてなる導電性化合
物層３３がコバルトシリサイドで形成されている。

【００３１】なお、上記各導電性化合物層３１〜３３
は、チタンシリサイドで形成することも可能である。

【００３２】さらに、基板１１上には、導電性化合物層
３１〜３３、サイドウォール絶縁膜２３、素子分離領域
１２等を覆う層間絶縁膜４１が、例えば酸化シリコン膜
で形成されている。この層間絶縁膜４１は、他の絶縁材
料、例えば低誘電率有機膜として、フッ素樹脂、フルオ
ロカーボン膜、ポリアリールエーテル等で形成してもよ
く、無機絶縁膜としてポーラスシリカのようなキセロゲ
ルで形成してもよく、また従来と同様な窒化シリコン膜
と酸化シリコン膜の積層膜で形成してもよい。上記層間
絶縁膜４１には、例えばドレイン拡散層２４上の導電性
化合物層３１ｄの部分に通じるコンタクトホール４２が
形成されている。そのコンタクトホール４２の内部には
プラグ４３がタングステンで形成されている。

【００３３】上記実施の形態では、導電性化合物層３１
〜３３をコバルトシリサイドで形成したが、例えばチタ
ンシリサイドで形成してもよい。

【００３４】上記実施の形態で説明した半導体装置で
は、導電性化合物層３１〜３３を形成した状態で従来の
局所配線が形成されたのと同様な状態になる。そのた
め、単純な構造で、複雑な配線状態を実現することがで
きることがわかる。

【００３５】上記半導体装置では、基板１１に設けられ
ている不純物拡散層のソース・ドレイン拡散層２４、２
５上に、半導体物質のシリコンと反応して導電性化合物
を生成する材料膜のコバルトと、ソース・ドレイン拡散
層２４、２５中の半導体物質のシリコンとを反応させて
なる導電性化合物層３２、第２の導電性化合物層３１
（３１ｄ）が形成されている。また、基板１１に設けら
れた導電体のゲート電極２２ｅやゲート配線２２ｗから
なるゲート電極線２２上に、半導体物質のシリコンと反
応して導電性化合物を生成する材料膜のコバルトと、ゲ
ート電極線２２中の半導体物質のシリコンとを反応させ
てなる第３の導電性化合物層３１（３１ｇ）、導電性化
合物層３３が形成されている。第１の導電性化合物層３
１ｉを除く導電性化合物層３１ｄ、３１ｇ、３２、３３
は、従来のサリサイド技術により形成したものと同様で
あるため、各シート抵抗は従来のシリサイド化プロセス
で形成したものとほぼ同等の値となる。

【００３６】また、基板１１に設けられた絶縁領域であ
るサイドウォール絶縁膜２３や素子分離領域１２上に、
半導体物質のシリコンと反応して導電性化合物を生成す
る材料膜と該材料膜の所望の位置に導入した半導体物質
のシリコンとを反応させてなる第１の導電性化合物層３
１（３１ｉ）が形成されているとともに、上記第２、第
３の導電性化合物層３１ｄ、３１ｇが形成されていて、
かつ第１の導電性化合物層３１ｉは第２、第３の導電性
化合物層３１ｄ、３１ｇに連続した状態で接続している
ことから、第１の導電性化合物層３１ｉが第２、第３の
導電性化合物層３１ｄ、３１ｇを電気的に接続する局所
配線の機能を果たしている。

【００３７】このように、基板１１上に形成したサイド
ウォール絶縁膜２３や素子分離領域１２からなる絶縁領
域上に直接、第１の導電性化合物層３１ｉが形成されて
いることから、従来の局所配線を形成する半導体装置よ
りも配線スペースが小さくなる。また従来のように、局
所配線を形成するために形成していた層間絶縁膜、すな
わち、局所配線と第２、第３の導電性化合物層３１ｄ、
３１ｇとを分離しかつ局所配線と第２、第３の導電性化
合物層３１ｄ、３１ｇとを接続するためのコンタクトホ
ールが形成される層間絶縁膜は不要になる。

【００３８】次に、本発明の半導体装置の製造方法に係
わる実施の形態の一例を、図２の製造工程図によって説
明する。図２では、前記図１によって説明した構成部品
と同様のものには同一符号を付与する。

【００３９】図２の（１）に示すように、一般的なトラ
ンジスタの形成方法と同様に、基板（例えばシリコン基
板）１１に素子分離領域１２を形成する。図面では、素
子分離領域１２をＳＴＩ（Shallow Trench Isolation）
構造のものを示した。なお、素子分離領域１２は、伝統
的な局所酸化法〔例えば、ＬＯＣＯＳ（Local Oxidatio
n of Silicon）法〕により形成したものであってもよ
い。

【００４０】その後、ウエル（図示せず）形成等のイオ
ン注入工程を行う。次いで素子分離領域１２以外の基板
１１の表面にゲート絶縁膜２１を形成した後、そのゲー
ト絶縁膜２１上、素子分離領域１２上等にポリシリコン
膜を形成する。その後通常のレジスト塗布およびリソグ
ラフィー技術によりレジストマスクを形成し、それをエ
ッチングマスクに用いてポリシリコン膜をエッチングし
てゲート電極線２２（ゲート電極２２ｅとゲート配線２
２ｗ）を形成する。

【００４１】次いで、通常の成膜技術として例えば化学
的気相成長法により、ゲート電極線２２を被覆する絶縁
膜を形成した後、その絶縁膜を全面エッチングし、ゲー
ト電極線２２の側壁にその絶縁膜を残してサイドウォー
ル絶縁膜２３を形成する。具体的には、サイドウォール
絶縁膜２３は、例えば窒化シリコン膜、もしくは酸化シ
リコン膜、もしくはそれらを積層した膜等のシリコン系
絶縁膜で形成する。そしてこのサイドウォール絶縁膜２
３は、ソース・ドレイン拡散層とゲート電極とを分離す
るものとなる。

【００４２】次いで、例えばイオン注入法によって、ゲ
ート電極線２２の両側に基板１１にソース・ドレイン拡
散層２４、２５を形成する。その後、ソース・ドレイン
拡散層２４、２５の表面を露出させた後、例えばスパッ
タリングによって、基板１１上にゲート電極線２２、サ
イドウォール絶縁膜２３等を被覆するものでシリコンと
反応してシリサイド化合物を形成する物質、例えば、コ
バルトのような金属膜２６を５ｎｍ〜３０ｎｍの厚さに
形成する。ここでは金属膜２６をコバルトで形成した
が、シリコンと反応してシリサイド化合物を形成する物
質として、例えばチタンで形成することもできる。

【００４３】次いで図２の（２）に示すように、レジス
ト塗布技術により、上記金属膜２６上にレジスト膜６１
を形成する。その後、リソグラフィー技術によって局所
配線を形成する領域上の上記レジスト膜６１に開口パタ
ーン６２を形成する。この開口パターン６２は、ソース
・ドレイン拡散層２５とゲート配線２２ｗとを分離して
いるサイドウォール２３上および素子分離領域１２上に
形成する。そしてこのレジスト膜６１をマスクに用い
て、金属膜２６のコバルトと反応して導電性化合物（シ
リサイド）を形成する半導体物質としてシリコン（Ｓｉ
⁺ ）をイオン注入する。

【００４４】このときのイオン注入条件は、一例として
加速エネルギーを１０ｋｅＶ〜３０ｋｅＶ、ドーズ量を
１×１０¹⁶個／ｃｍ² 〜１×１０¹⁸個／ｃｍ² に設定し
た。なお、加速エネルギー、ドーズ量等は上記値に限定
されることはなく、金属膜２６の膜厚等によって適宜選
択される。

【００４５】上記金属膜２６へのシリコンの導入は、ス
パッタリングにより行うことも可能である。この場合、
金属膜２６は例えば１０ｎｍ〜５０ｎｍの厚さに形成す
る。またはシリコン元素ビームを用いた直接描画により
シリコンを導入することも可能である。

【００４６】その後、上記レジスト膜６１を既存の剥離
方法を用いて除去する。

【００４７】次いで、ソース・ドレイン拡散層２４、２
５のシリコンおよびゲート電極線２２のポリシリコン
と、上記金属膜２６のコバルトとを反応させる熱処理を
行う。上記熱処理は、例えばＲＴＡ（Rapid Thermal An
nealing ）により行う。その処理条件は、例えば５００
℃で３０秒間とする。この熱処理によって、ソース・ド
レイン拡散層２４、２５上、ゲート電極線２２上、およ
びシリコンを導入した領域の金属膜２６がシリサイド化
される。その後、未反応なコバルトを、例えば硫酸過水
等の薬液を用いたウェットエッチングにより除去する。

【００４８】その結果、図２の（３）に示すように、素
子分離領域１２上の一部およびサイドウォール絶縁膜２
３上の一部にコバルトシリサイドからなる導電性化合物
層３１ｉ（３１）が残り、その導電性化合物層３１ｉは
ソース・ドレイン拡散層（ドレイン領域）２５上のコバ
ルトシリサイドからなる導電性化合物層３１ｄ（３１）
とゲート電極線２２（ゲート配線２２ｗ）上のコバルト
シリサイドからなる導電性化合物層３１ｇ（３１）と接
続されている。それとともに、ソース・ドレイン拡散層
２４上にコバルトシリサイドからなる導電性化合物層３
２が形成され、ゲート電極線２２（ゲート電極２２ｅ）
上にコバルトシリサイドからなる導電性化合物層３３が
形成される。

【００４９】その後、シリサイドを安定にするために、
再度８００℃〜９００℃で３０秒間のＲＴＡによる熱処
理を行う。

【００５０】その後、図２の（４）に示すように、通常
の成膜技術によって、基板１１上に、導電性化合物層３
１〜３３、サイドウォール絶縁膜２３、素子分離領域１
２等を覆う層間絶縁膜４１を、例えば酸化シリコン膜で
形成する。なお、層間絶縁膜４１は、他の絶縁材料、例
えば低誘電率有機膜として、フッ素樹脂、フルオロカー
ボン膜、ポリアリールエーテル等で形成することも可能
であり、無機絶縁膜としてポーラスシリカのようなキセ
ロゲルで形成することも可能である、また従来と同様な
窒化シリコン膜と酸化シリコン膜の積層膜で形成するこ
とも可能である。その後、通常のレジスト塗布技術、リ
ソグラフィー技術によりレジストマスクを形成した後、
それを用いたエッチング技術により、上記層間絶縁膜４
１に、例えばドレイン拡散層２４上の導電性化合物層３
１ｄの部分に通じるコンタクトホール４２を形成する。
その後、既存のプラグ形成技術により、例えばタングス
テンからなるプラグ４３を形成する。

【００５１】なお、ＬＤＤ構造とする場合には、ゲート
電極線２２を形成した後、ゲート電極線２２をマスクに
用いたイオン注入により基板１１に低濃度拡散層（図示
せず）を形成すればよい。

【００５２】上記実施の形態で説明した製造方法では、
拡散層領域となるソース・ドレイン拡散層２４、２５
と、導電体領域となるゲート電極線２２（ゲート電極２
２ｅやゲート配線２２ｗ）と、それらを電気的に分離す
る絶縁領域となる素子分離領域１２を表面側に有する基
板１１の表面に半導体物質と導電性化合物を形成しうる
材料膜としてコバルトからなる金属膜２６を形成した
後、金属膜２６に接しているソース・ドレイン拡散層２
４、２５中の半導体物質のシリコンやゲート電極線２２
中の半導体物質のシリコンと金属膜２６とを反応させて
第２、第３導電性化合物層３１（３１ｄ、３１ｇ）や導
電性化合物層３２、３３を形成することから、これらの
導電性化合物層３１〜３３は、従来のサリサイド技術に
より形成したものと同様となる。そのため、各導電性化
合物層３１〜３３のシート抵抗は従来のシリサイド化プ
ロセスで形成したものとほぼ同等の値となる。

【００５３】また、上記金属膜２６の所望の領域に半導
体物質のシリコンをイオン注入によりもしくはスパッタ
リングにより導入する工程を備えていることから、ソー
ス・ドレイン拡散層２５上に形成される導電性化合物層
３１ｄやゲート電極線２２上に形成される導電性化合物
層３１ｇを接続するように、金属膜２６の所望の領域に
半導体物質のシリコンを導入して、ソース・ドレイン拡
散層２５とゲート配線２２ｗとを分離している素子分離
領域１２上やサイドウォール絶縁膜２３上に第１の導電
性化合物層３１ｉを形成すれば、第１の導電性化合物層
３１ｉは拡散領域上や導電体領域上に形成される第２、
第３の導電性化合物層３１ｄ、３１ｇに接続する局所配
線となる。すなわち、導電性化合物層３１〜３３を形成
した状態で従来の局所配線が形成されたのと同様な接続
状態となる。

【００５４】このように、金属膜２６へのシリコンの導
入工程、具体的には、レジスト膜の形成工程、レジスト
膜のリソグラフィー工程、イオン注入工程（もしくはス
パッタリング工程）の３工程を追加するという、比較的
簡単なプロセスで局所配線が形成される。その結果、従
来の技術で行っていた、第１層間絶縁膜の成膜工程、レ
ジスト膜の形成工程、レジスト膜のリソグラフィー工
程、第１の層間絶縁膜にコンタクトホールを形成するエ
ッチング工程、プラグを形成するための導電性膜の成膜
工程、導電成膜膜の不要部分を除去してプラグを形成す
る工程、局所配線層の形成工程、レジスト膜の形成工
程、レジスト膜のリソグラフィー工程、局所配線層のエ
ッチングによる局所配線の形成工程、レジスト膜の除去
工程等を省略することができる。

【００５５】また、上記のように、素子分離領域１２上
やサイドウォール絶縁膜２３上に、ソース・ドレイン拡
散層２５とゲート配線２２ｗとを接続する第１の導電性
化合物層３１ｉを直接に形成することにより、配線スペ
ースを小さくすることが可能になる。

【００５６】

【発明の効果】以上、説明したように本発明の半導体装
置によれば、第２、第３の導電性化合物層は、従来のサ
リサイド技術により形成したものと同様であるため、各
シート抵抗は従来のシリサイド化プロセスで形成したも
のとほぼ同等の値となる。また、基板に設けられた絶縁
領域上に、第１の導電性化合物層が形成されているとと
もに、かつ第１の導電性化合物層は第２、第３の導電性
化合物層に連続した状態で形成されているので、第１の
導電性化合物層が第２、第３の導電性化合物層を電気的
に接続する局所配線の機能を果たすことができる。この
ように、絶縁領域上に第１の導電性化合物層が直接形成
されているので、従来の局所配線を形成する半導体装置
よりも配線スペースを小さくできる。また従来のよう
に、局所配線を形成するために形成していた層間絶縁膜
は不要になる。そのため、半導体装置の縮小化、チップ
サイズの縮小化が図れる。

【００５７】本発明の半導体装置の製造方法によれば、
拡散層領域（ソース・ドレイン化合物層）上や導電体領
域（ゲート電極線）上に形成する導電性化合物層は、従
来のサリサイド技術と同様な方法で形成するので、それ
らの導電性化合物層は従来のシリサイド化プロセスで形
成したものとほぼ同等のシート抵抗値になるように形成
することができる。

【００５８】また、上記材料膜の所望の領域に半導体物
質を導入する工程を備えているので、拡散領域（ソース
・ドレイン化合物層）上や導電体領域（ゲート電極線）
上に形成される導電性化合物層を接続するように、絶縁
領域（素子分離領域やサイドウォール絶縁膜）上におけ
る材料膜の所望の領域に半導体物質を導入して導電性化
合物層を形成することができる。このように、材料膜へ
の半導体物質の導入工程を追加するという、比較的簡単
なプロセスで、拡散領域上や導電体領域上に形成される
導電性化合物層に接続する導電性化合物層で局所配線を
形成することができる。よって、製造歩留りの向上が図
れるとともに、製造コストの低減が図れる。

【００５９】また、局所配線となる導電性化合物層を拡
散領域（ソース・ドレイン拡散層）と導電体領域（ゲー
ト電極線）とを電気的に分離する絶縁領域（素子分離領
域やサイドウォール絶縁膜）上直接形成することができ
るので配線スペースを小さくすることができる。よっ
て、半導体装置の縮小化、チップサイズの縮小化が図れ
る。

【図面の簡単な説明】

【図１】本発明の半導体装置に係わる実施の形態の一例
を示す概略構成断面図である。

【図２】本発明の半導体装置の製造方法に係わる実施の
形態の一例を示す製造工程図である。

【図３】従来の技術によるサリサイド構造の製造方法を
示す製造工程図である。

【図４】従来の技術による局所配線の形成方法を示す断
面図である。

【符号の説明】

１１…基板、１２…素子分離領域、２２…ゲート電極
線、２３…サイドウォール絶縁膜、２５…ソース・ドレ
イン拡散層、３１（３１ｉ）…第１の導電性化合物層、
３１（３１ｄ）…第２の導電性化合物層、３１（３１
ｇ）…第３の導電性化合物層

フロントページの続き Ｆターム(参考） 4M104 AA01 BB20 BB25 BB30 CC01 DD03 DD04 DD09 DD37 DD64 DD80 DD84 EE03 EE06 EE12 FF14 FF30 GG09 HH12 HH14 5F033 HH26 HH27 HH33 JJ26 JJ27 KK26 KK27 PP15 PP20 QQ19 QQ82 RR04 RR06 RR08 VV01 VV06 XX03 XX33 XX34 5F048 AA01 AA09 AC03 BA01 BB05 BB08 BC06 BE03 BF06 BF11 BF15 BF16 BG12 BG13 DA25 DA27

Claims (12)

【特許請求の範囲】
1. 【請求項１】 基板に設けられた絶縁領域上で半導体物
   質と反応して導電性化合物を生成する材料膜と該材料膜
   の所望の位置に導入した半導体物質とを反応させてなる
   第１の導電性化合物層と、 前記基板に設けられた不純物拡散層上で半導体物質と反
   応して導電性化合物を生成する材料膜と前記不純物拡散
   層中の半導体物質とを反応させてなる第２の導電性化合
   物層と、 前記基板に設けられた導電体上で半導体物質と反応して
   導電性化合物を生成する材料膜と前記導電体中の半導体
   物質とを反応させてなる第３の導電性化合物層とを備え
   たもので、 前記第１の導電性化合物層は前記第２の導電性化合物層
   と前記第３の導電性化合物層とに連続した状態で形成さ
   れていることを特徴とする半導体装置。
2. 【請求項２】 前記不純物拡散層は前記基板に形成され
   たトランジスタを構成するソース・ドレイン拡散層から
   なり、 前記導電体は前記トランジスタのゲート電極線もしくは
   別のトランジスタのゲート電極線からなることを特徴と
   する請求項１記載の半導体装置。
3. 【請求項３】 前記第１の導電性化合物層は、前記基板
   に形成した素子分離領域および前記基板に形成したトラ
   ンジスタのゲートとソース・ドレイン領域とを分離する
   サイドウォール絶縁膜上に形成されていることを特徴と
   する請求項１記載の半導体装置。
4. 【請求項４】 前記第１、第２、第３の導電性化合物層
   はコバルトシリサイドもしくはチタンシリサイドからな
   ることを特徴とする請求項１記載の半導体装置。
5. 【請求項５】 拡散層領域と導電体領域とそれらを電気
   的に分離する絶縁領域とを表面側に有する基板の表面に
   半導体物質と導電性化合物を形成し得る材料膜を形成す
   る工程と、 前記材料膜の所望の領域に半導体物質を導入する工程
   と、 前記材料膜に接している前記拡散領域中の半導体物質、
   前記材料膜に接している前記導電体領域中の半導体物質
   および前記材料膜中に導入された半導体物質と前記材料
   膜とを反応させて導電性化合物層を形成する工程と、 前記各半導体物質との反応で前記導電性化合物とならな
   かった前記材料膜を除去する工程とを備えたことを特徴
   とする半導体装置の製造方法。
6. 【請求項６】 前記拡散層領域は前記基板に形成したト
   ランジスタのソース・ドレイン拡散層からなることを特
   徴とする請求項５記載の半導体装置の製造方法。
7. 【請求項７】 前記導電体領域は前記基板に形成したト
   ランジスタのゲート電極線もしくは別のトランジスタの
   ゲート電極線からなることを特徴とする請求項５記載の
   半導体装置の製造方法。
8. 【請求項８】 前記材料膜への前記半導体物質の導入に
   イオン注入を用いることを特徴とする請求項５記載の半
   導体装置の製造方法。
9. 【請求項９】 前記材料膜への前記半導体物質の導入に
   スパッタリングを用いることを特徴とする請求項５記載
   の半導体装置の製造方法。
10. 【請求項１０】 前記拡散層領域を構成する半導体物質
    はシリコンからなることを特徴とする請求項５記載の半
    導体装置の製造方法。
11. 【請求項１１】 前記導電体領域を構成する半導体物質
    はシリコンからなることを特徴とする請求項５記載の半
    導体装置の製造方法。
12. 【請求項１２】 前記材料膜の所望の領域に導入する半
    導体物質はシリコンからなることを特徴とする請求項５
    記載の半導体装置の製造方法。