JPH11163326A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11163326A JPH11163326A JP9325615A JP32561597A JPH11163326A JP H11163326 A JPH11163326 A JP H11163326A JP 9325615 A JP9325615 A JP 9325615A JP 32561597 A JP32561597 A JP 32561597A JP H11163326 A JPH11163326 A JP H11163326A
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- Japan
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- film
- insulating film
- gate electrode
- region
- forming
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Abstract
(57)【要約】
【課題】 第１領域はゲート電極上と半導体基板上とを
シリサイド化するとともに第２領域はゲート電極上のみ
をシリサイド化することは困難であった。 【解決手段】 素子分離膜12A で分離した第１，第２領
域11A,11B にゲート電極14を形成し、その側壁にサイド
ウォール絶縁膜15を形成してなる半導体基板11を用い、
半導体基板11上の全域に各ゲート電極14を覆う絶縁膜16
を形成する。さらに第１領域11A 上に開口部18を設けた
第１の膜17を形成した後、開口部18内の絶縁膜16を除去
する。その後半導体基板11上の全域にゲート電極14と絶
縁膜16とを覆う第２の膜19を形成し、第２領域11B のゲ
ート電極14上の絶縁膜16が露出するように第２の膜19を
除去した後、第２の膜19をマスクにして第２領域11B の
ゲート電極14上の絶縁膜16を除去する。
シリサイド化するとともに第２領域はゲート電極上のみ
をシリサイド化することは困難であった。 【解決手段】 素子分離膜12A で分離した第１，第２領
域11A,11B にゲート電極14を形成し、その側壁にサイド
ウォール絶縁膜15を形成してなる半導体基板11を用い、
半導体基板11上の全域に各ゲート電極14を覆う絶縁膜16
を形成する。さらに第１領域11A 上に開口部18を設けた
第１の膜17を形成した後、開口部18内の絶縁膜16を除去
する。その後半導体基板11上の全域にゲート電極14と絶
縁膜16とを覆う第２の膜19を形成し、第２領域11B のゲ
ート電極14上の絶縁膜16が露出するように第２の膜19を
除去した後、第２の膜19をマスクにして第２領域11B の
ゲート電極14上の絶縁膜16を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくは複数のＭＩＳ型半導体装置のゲー
ト上および半導体基板（拡散層）上にシリサイド層を選
択的に形成する半導体装置の製造方法に関する。
方法に関し、詳しくは複数のＭＩＳ型半導体装置のゲー
ト上および半導体基板（拡散層）上にシリサイド層を選
択的に形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路の微細化にともない、ト
ランジスタのゲート長は短くなり駆動時の抵抗は低下し
てきている。一方、コンタクトホール径の縮小によるコ
ンタクト抵抗や拡散層の浅接合化などによる寄生抵抗は
増加する傾向にあり、寄生抵抗による電流駆動能力の低
下は重要な問題となっている。このような寄生抵抗を低
減する方法の一つに、金属を堆積した後に加熱すること
によりシリサイドを形成し、さらにシリサイド化反応を
起こしていない金属のみを除去してシリサイドを残す自
己整合型シリサイド〔サリサイド（Self-Aligned Silic
idation:ＳＡＬＩＣＩＤＥ）〕技術が提案されている。
また、微細化によりコンタクトとゲートとの距離を大き
くとることができ難くなったため、層間絶縁膜とは異な
る絶縁性材料をゲート上部または側部に堆積し、コンタ
クトがゲートに接触または接近するのを防ぐ自己整合型
コンタクト（ＳＡＣ：Self-Aligned Contact）技術が提
案されている。
ランジスタのゲート長は短くなり駆動時の抵抗は低下し
てきている。一方、コンタクトホール径の縮小によるコ
ンタクト抵抗や拡散層の浅接合化などによる寄生抵抗は
増加する傾向にあり、寄生抵抗による電流駆動能力の低
下は重要な問題となっている。このような寄生抵抗を低
減する方法の一つに、金属を堆積した後に加熱すること
によりシリサイドを形成し、さらにシリサイド化反応を
起こしていない金属のみを除去してシリサイドを残す自
己整合型シリサイド〔サリサイド（Self-Aligned Silic
idation:ＳＡＬＩＣＩＤＥ）〕技術が提案されている。
また、微細化によりコンタクトとゲートとの距離を大き
くとることができ難くなったため、層間絶縁膜とは異な
る絶縁性材料をゲート上部または側部に堆積し、コンタ
クトがゲートに接触または接近するのを防ぐ自己整合型
コンタクト（ＳＡＣ：Self-Aligned Contact）技術が提
案されている。
【０００３】
【発明が解決しようとする課題】しかしながら、従来の
自己整合コンタクト技術ではコンタクトとゲート電極と
の絶縁性を確保するためにゲート電極上に絶縁性材料を
堆積して絶縁膜を形成してからゲート電極の加工を行う
必要があった。このため、ソース・ドレイン電極とゲー
ト電極とを一括してシリサイド化するためには、シリサ
イド化するための金属を堆積する前にゲート電極上の絶
縁膜を除去しなければならない。しかしながら、ゲート
電極上の絶縁膜に素子分離膜と同様の物質を使用する
と、ゲート電極上の絶縁膜を除去する際に素子分離膜も
エッチングされるという問題があった。
自己整合コンタクト技術ではコンタクトとゲート電極と
の絶縁性を確保するためにゲート電極上に絶縁性材料を
堆積して絶縁膜を形成してからゲート電極の加工を行う
必要があった。このため、ソース・ドレイン電極とゲー
ト電極とを一括してシリサイド化するためには、シリサ
イド化するための金属を堆積する前にゲート電極上の絶
縁膜を除去しなければならない。しかしながら、ゲート
電極上の絶縁膜に素子分離膜と同様の物質を使用する
と、ゲート電極上の絶縁膜を除去する際に素子分離膜も
エッチングされるという問題があった。
【０００４】また、自己整合シリサイド〔サリサイド
（Self-Aligned Silicidation:ＳＡＬＩＣＩＤＥ〕技術
をＤＲＡＭ等の集積回路に使用する際に、基板電極上に
シリサイドを形成すると、接続リークが増大し、メモリ
のリフレッシュ動作を頻繁に行う必要が発生する点が問
題とされてきた。しかし、ゲート電極の低抵抗化やロジ
ック回路とメモリ回路とを混載する際にロジック回路の
高速化にためにサリサイド技術を導入する必要性が大き
くなってきている。このため、ロジック回路部はゲート
電極上と基板電極部をサリサイド化し、メモリ部はゲー
ト電極上のみをサリサイド化する技術が必要とされてい
る。
（Self-Aligned Silicidation:ＳＡＬＩＣＩＤＥ〕技術
をＤＲＡＭ等の集積回路に使用する際に、基板電極上に
シリサイドを形成すると、接続リークが増大し、メモリ
のリフレッシュ動作を頻繁に行う必要が発生する点が問
題とされてきた。しかし、ゲート電極の低抵抗化やロジ
ック回路とメモリ回路とを混載する際にロジック回路の
高速化にためにサリサイド技術を導入する必要性が大き
くなってきている。このため、ロジック回路部はゲート
電極上と基板電極部をサリサイド化し、メモリ部はゲー
ト電極上のみをサリサイド化する技術が必要とされてい
る。
【０００５】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法であり、第
１の製造方法は、半導体基板の第１領域と第２領域との
それぞれにゲート絶縁膜を介してゲート電極を形成し、
各ゲート電極の側壁にサイドウォール絶縁膜を形成して
なる半導体基板を用い、その半導体基板上の全域に各ゲ
ート電極を覆う絶縁膜を形成する。次いでその絶縁膜上
に第１の膜を形成した後第１領域上の第１の膜に開口部
を形成する。続いて第１の膜をマスクに用いて開口部内
の絶縁膜を除去する。次いでゲート電極およびサイドウ
ォール絶縁膜に対して選択的に除去されるもので半導体
基板上の全域に第２領域の絶縁膜を覆う第２の膜を形成
した後、第２領域のゲート電極上の絶縁膜が露出するよ
うに第２の膜の上部を除去する。その後第２の膜をマス
クにして第２領域のゲート電極上の絶縁膜を除去する。
そして第２の膜を除去することを特徴としている。
決するためになされた半導体装置の製造方法であり、第
１の製造方法は、半導体基板の第１領域と第２領域との
それぞれにゲート絶縁膜を介してゲート電極を形成し、
各ゲート電極の側壁にサイドウォール絶縁膜を形成して
なる半導体基板を用い、その半導体基板上の全域に各ゲ
ート電極を覆う絶縁膜を形成する。次いでその絶縁膜上
に第１の膜を形成した後第１領域上の第１の膜に開口部
を形成する。続いて第１の膜をマスクに用いて開口部内
の絶縁膜を除去する。次いでゲート電極およびサイドウ
ォール絶縁膜に対して選択的に除去されるもので半導体
基板上の全域に第２領域の絶縁膜を覆う第２の膜を形成
した後、第２領域のゲート電極上の絶縁膜が露出するよ
うに第２の膜の上部を除去する。その後第２の膜をマス
クにして第２領域のゲート電極上の絶縁膜を除去する。
そして第２の膜を除去することを特徴としている。
【０００６】上記第１の製造方法では、半導体基板上の
全域に各ゲート電極を覆う絶縁膜を形成した後に第１の
膜を形成し、その第１の膜に設けた開口部より第１領域
の絶縁膜を除去し、その後第２領域のゲート電極上のみ
が露出するように形成した第２の膜をマスクにして第２
領域のゲート電極上の絶縁膜を除去することから、ゲー
ト電極上部は露出されるとともに第１領域の半導体基板
も露出され、第２領域の半導体基板は絶縁膜に被覆され
た状態でいる。
全域に各ゲート電極を覆う絶縁膜を形成した後に第１の
膜を形成し、その第１の膜に設けた開口部より第１領域
の絶縁膜を除去し、その後第２領域のゲート電極上のみ
が露出するように形成した第２の膜をマスクにして第２
領域のゲート電極上の絶縁膜を除去することから、ゲー
ト電極上部は露出されるとともに第１領域の半導体基板
も露出され、第２領域の半導体基板は絶縁膜に被覆され
た状態でいる。
【０００７】第２の製造方法は、半導体基板の第１領域
と第２領域とのそれぞれにゲート絶縁膜を介してゲート
電極を形成し、各ゲート電極の側壁にサイドウォール絶
縁膜を形成してなる半導体基板を用い、半導体基板上の
全域に各ゲート電極を覆う絶縁膜を形成する。次いでゲ
ート電極およびサイドウォール絶縁膜に対して選択的に
除去されるもので絶縁膜上の全域に第１の膜を形成した
後、各ゲート電極上の絶縁膜が露出するように第１の膜
の上部を除去する。続いてその第１の膜をマスクにして
各ゲート電極上の絶縁膜を除去する。その後絶縁膜上の
全域に各ゲート電極を覆う第２の膜を形成した後、第１
領域上の第２の膜に開口部を形成する。次いでその第２
の膜をマスクに用いて開口部内の絶縁膜を除去し、さら
に第２の膜を除去することを特徴としている。
と第２領域とのそれぞれにゲート絶縁膜を介してゲート
電極を形成し、各ゲート電極の側壁にサイドウォール絶
縁膜を形成してなる半導体基板を用い、半導体基板上の
全域に各ゲート電極を覆う絶縁膜を形成する。次いでゲ
ート電極およびサイドウォール絶縁膜に対して選択的に
除去されるもので絶縁膜上の全域に第１の膜を形成した
後、各ゲート電極上の絶縁膜が露出するように第１の膜
の上部を除去する。続いてその第１の膜をマスクにして
各ゲート電極上の絶縁膜を除去する。その後絶縁膜上の
全域に各ゲート電極を覆う第２の膜を形成した後、第１
領域上の第２の膜に開口部を形成する。次いでその第２
の膜をマスクに用いて開口部内の絶縁膜を除去し、さら
に第２の膜を除去することを特徴としている。
【０００８】上記第２の製造方法では、半導体基板上の
全域に各ゲート電極を覆う絶縁膜を形成した後に各ゲー
ト電極上の絶縁膜が露出するように形成した第１の膜を
マスクにして各ゲート電極上の絶縁膜を除去し、その後
第２の膜の膜を形成し、その第２の膜に設けた開口部よ
り第１領域の絶縁膜を除去することから、ゲート電極上
部は露出されるとともに第１領域の半導体基板も露出さ
れ、第２領域の半導体基板は絶縁膜に被覆された状態で
いる。
全域に各ゲート電極を覆う絶縁膜を形成した後に各ゲー
ト電極上の絶縁膜が露出するように形成した第１の膜を
マスクにして各ゲート電極上の絶縁膜を除去し、その後
第２の膜の膜を形成し、その第２の膜に設けた開口部よ
り第１領域の絶縁膜を除去することから、ゲート電極上
部は露出されるとともに第１領域の半導体基板も露出さ
れ、第２領域の半導体基板は絶縁膜に被覆された状態で
いる。
【０００９】第３の製造方法は、半導体基板の第１領域
と第２領域とのそれぞれにゲート絶縁膜を介してゲート
電極を形成し、各ゲート電極の側壁にサイドウォール絶
縁膜を形成してなる半導体基板を用い、半導体基板上の
全域に各ゲート電極を覆う絶縁膜を形成する。次いで絶
縁膜上に第１の膜を形成した後第１領域上の第１の膜に
開口部を形成し、続いて第２領域のゲート電極上の絶縁
膜が露出するように第１の膜の上部を除去する。そして
第１の膜をマスクに用いて開口部内の絶縁膜とともに第
２領域のゲート電極上の絶縁膜を除去し、さらに第１の
膜を除去することを特徴としている。
と第２領域とのそれぞれにゲート絶縁膜を介してゲート
電極を形成し、各ゲート電極の側壁にサイドウォール絶
縁膜を形成してなる半導体基板を用い、半導体基板上の
全域に各ゲート電極を覆う絶縁膜を形成する。次いで絶
縁膜上に第１の膜を形成した後第１領域上の第１の膜に
開口部を形成し、続いて第２領域のゲート電極上の絶縁
膜が露出するように第１の膜の上部を除去する。そして
第１の膜をマスクに用いて開口部内の絶縁膜とともに第
２領域のゲート電極上の絶縁膜を除去し、さらに第１の
膜を除去することを特徴としている。
【００１０】上記第３の製造方法では、半導体基板上の
全域に各ゲート電極を覆う絶縁膜を形成した後に第１の
膜を形成し、その第１の膜に設けた開口部より第１領域
の絶縁膜を除去し、その後第２領域のゲート電極上が露
出するように第１の膜の上部を除去した後、その第１の
膜をマスクにして第１領域の絶縁膜を除去することか
ら、ゲート電極上部は露出されるとともに第１領域の半
導体基板も露出され、第２領域の半導体基板は絶縁膜に
被覆された状態でいる。
全域に各ゲート電極を覆う絶縁膜を形成した後に第１の
膜を形成し、その第１の膜に設けた開口部より第１領域
の絶縁膜を除去し、その後第２領域のゲート電極上が露
出するように第１の膜の上部を除去した後、その第１の
膜をマスクにして第１領域の絶縁膜を除去することか
ら、ゲート電極上部は露出されるとともに第１領域の半
導体基板も露出され、第２領域の半導体基板は絶縁膜に
被覆された状態でいる。
【００１１】第４の製造方法は、前記第１の製造方法に
おいて、半導体基板には素子分離膜により分離された半
導体基板の第１領域と第２領域とのそれぞれにゲート絶
縁膜を介して素子分離膜に対して選択的に除去可能なオ
フセット絶縁膜を上部に設けたゲート電極を形成し、各
ゲート電極の側壁にサイドウォール絶縁膜を形成してな
るものを用い、第２領域の絶縁膜を除去する際にゲート
電極上の第１，第２領域のオフセット絶縁膜も除去する
ことを特徴としている。
おいて、半導体基板には素子分離膜により分離された半
導体基板の第１領域と第２領域とのそれぞれにゲート絶
縁膜を介して素子分離膜に対して選択的に除去可能なオ
フセット絶縁膜を上部に設けたゲート電極を形成し、各
ゲート電極の側壁にサイドウォール絶縁膜を形成してな
るものを用い、第２領域の絶縁膜を除去する際にゲート
電極上の第１，第２領域のオフセット絶縁膜も除去する
ことを特徴としている。
【００１２】上記第４の製造方法では、第２領域の上記
絶縁膜を除去する際にゲート電極上のオフセット絶縁膜
も除去することから、ゲート電極上にオフセット絶縁膜
が形成されていても、第１の製造方法と同様に、ゲート
電極上部は露出されるとともに第１領域の半導体基板も
露出され、第２領域の半導体基板は絶縁膜に被覆された
状態でいる。また、上記オフセット絶縁膜は素子分離膜
に対して選択的に除去可能であるため、オフセット絶縁
膜を除去する際には素子分離膜は除去されない。
絶縁膜を除去する際にゲート電極上のオフセット絶縁膜
も除去することから、ゲート電極上にオフセット絶縁膜
が形成されていても、第１の製造方法と同様に、ゲート
電極上部は露出されるとともに第１領域の半導体基板も
露出され、第２領域の半導体基板は絶縁膜に被覆された
状態でいる。また、上記オフセット絶縁膜は素子分離膜
に対して選択的に除去可能であるため、オフセット絶縁
膜を除去する際には素子分離膜は除去されない。
【００１３】第５の製造方法は、前記第２の製造方法に
おいて、半導体基板には、素子分離膜により分離された
半導体基板の第１領域と第２領域とのそれぞれにゲート
絶縁膜を介して素子分離膜に対して選択的に除去可能な
オフセット絶縁膜を上部に設けたゲート電極を形成し、
各ゲート電極の側壁にサイドウォール絶縁膜を形成して
なるものを用い、絶縁膜を除去する際にその絶縁膜の下
部に形成されているゲート電極上のオフセット絶縁膜も
除去することを特徴としている。
おいて、半導体基板には、素子分離膜により分離された
半導体基板の第１領域と第２領域とのそれぞれにゲート
絶縁膜を介して素子分離膜に対して選択的に除去可能な
オフセット絶縁膜を上部に設けたゲート電極を形成し、
各ゲート電極の側壁にサイドウォール絶縁膜を形成して
なるものを用い、絶縁膜を除去する際にその絶縁膜の下
部に形成されているゲート電極上のオフセット絶縁膜も
除去することを特徴としている。
【００１４】上記第５の製造方法では、上記絶縁膜を除
去する際にその絶縁膜の下部に形成されているゲート電
極上のオフセット絶縁膜も除去することから、ゲート電
極上にオフセット絶縁膜が形成されていても、第１の製
造方法と同様に、ゲート電極上部は露出されるとともに
第１領域の半導体基板も露出され、第２領域の半導体基
板は絶縁膜に被覆された状態でいる。また、上記オフセ
ット絶縁膜は素子分離膜に対して選択的に除去可能であ
るため、オフセット絶縁膜を除去する際には素子分離膜
は除去されない。
去する際にその絶縁膜の下部に形成されているゲート電
極上のオフセット絶縁膜も除去することから、ゲート電
極上にオフセット絶縁膜が形成されていても、第１の製
造方法と同様に、ゲート電極上部は露出されるとともに
第１領域の半導体基板も露出され、第２領域の半導体基
板は絶縁膜に被覆された状態でいる。また、上記オフセ
ット絶縁膜は素子分離膜に対して選択的に除去可能であ
るため、オフセット絶縁膜を除去する際には素子分離膜
は除去されない。
【００１５】第６の製造方法は、前記第３の製造方法に
おいて、半導体基板には、素子分離膜により分離された
半導体基板の第１領域と第２領域とのそれぞれにゲート
絶縁膜を介して素子分離膜に対して選択的に除去可能な
オフセット絶縁膜を上部に設けたゲート電極を形成し、
各ゲート電極の側壁にサイドウォール絶縁膜を形成して
なるものを用い、絶縁膜を除去する際にその絶縁膜の下
部に形成されているゲート電極上のオフセット絶縁膜も
除去することを特徴としている。
おいて、半導体基板には、素子分離膜により分離された
半導体基板の第１領域と第２領域とのそれぞれにゲート
絶縁膜を介して素子分離膜に対して選択的に除去可能な
オフセット絶縁膜を上部に設けたゲート電極を形成し、
各ゲート電極の側壁にサイドウォール絶縁膜を形成して
なるものを用い、絶縁膜を除去する際にその絶縁膜の下
部に形成されているゲート電極上のオフセット絶縁膜も
除去することを特徴としている。
【００１６】上記第６の製造方法では、上記絶縁膜を除
去する際にその絶縁膜の下部に形成されているゲート電
極上のオフセット絶縁膜も除去することから、ゲート電
極上にオフセット絶縁膜が形成されていても、第１の製
造方法と同様に、ゲート電極上部は露出されるとともに
第１領域の半導体基板も露出され、第２領域の半導体基
板は絶縁膜に被覆された状態でいる。また、上記オフセ
ット絶縁膜は素子分離膜に対して選択的に除去可能であ
るため、オフセット絶縁膜を除去する際には素子分離膜
は除去されない。
去する際にその絶縁膜の下部に形成されているゲート電
極上のオフセット絶縁膜も除去することから、ゲート電
極上にオフセット絶縁膜が形成されていても、第１の製
造方法と同様に、ゲート電極上部は露出されるとともに
第１領域の半導体基板も露出され、第２領域の半導体基
板は絶縁膜に被覆された状態でいる。また、上記オフセ
ット絶縁膜は素子分離膜に対して選択的に除去可能であ
るため、オフセット絶縁膜を除去する際には素子分離膜
は除去されない。
【００１７】さらに上記第１〜第６の製造方法におい
て、上記半導体基板はシリコン基板からなり、上記ゲー
ト電極はシリコンからなり、上記第１〜第６の製造方法
のうちの一つの製造方法のプロセスを経た半導体基板上
の全域に各ゲート電極を覆う高融点金属膜を形成した
後、熱処理を行って高融点金属膜に接している半導体基
板上部および高融点金属膜に接しているゲート電極上部
をシリサイド化反応させることにより高融点金属シリサ
イド層を形成した後、シリサイド化反応で残された未反
応な高融点金属膜を除去する工程を行うことにより、第
１，第２領域のゲート電極上部に高融点金属シリサイド
層が形成されるとともに第１領域の半導体基板上に高融
点金属シリサイド層が形成される。
て、上記半導体基板はシリコン基板からなり、上記ゲー
ト電極はシリコンからなり、上記第１〜第６の製造方法
のうちの一つの製造方法のプロセスを経た半導体基板上
の全域に各ゲート電極を覆う高融点金属膜を形成した
後、熱処理を行って高融点金属膜に接している半導体基
板上部および高融点金属膜に接しているゲート電極上部
をシリサイド化反応させることにより高融点金属シリサ
イド層を形成した後、シリサイド化反応で残された未反
応な高融点金属膜を除去する工程を行うことにより、第
１，第２領域のゲート電極上部に高融点金属シリサイド
層が形成されるとともに第１領域の半導体基板上に高融
点金属シリサイド層が形成される。
【００１８】
【発明の実施の形態】本発明の第１の製造方法に係わる
実施形態の一例を、図１および図２の製造工程図によっ
て説明する。
実施形態の一例を、図１および図２の製造工程図によっ
て説明する。
【００１９】図１の（１）に示すように、例えば局所酸
化法〔例えば、ＬＯＣＯＳ（LocalOxidation of Silico
n）法、改良ＬＯＣＯＳ法等〕のような通常の素子分離
技術により半導体基板（例えば通常の半導体装置製造に
用いるシリコン基板）１１に素子分離膜１２を、例えば
酸化シリコンで形成する。ここでは第１領域１１Ａと第
２領域１１Ｂとを素子分離膜１２Ａで分離している。以
下、図１の（２）〜（５）における第１領域１１Ａ，１
１Ｂは、この（１）で示した領域とする。さらに半導体
基板１１に不純物注入（例えばイオン注入）を行う。
化法〔例えば、ＬＯＣＯＳ（LocalOxidation of Silico
n）法、改良ＬＯＣＯＳ法等〕のような通常の素子分離
技術により半導体基板（例えば通常の半導体装置製造に
用いるシリコン基板）１１に素子分離膜１２を、例えば
酸化シリコンで形成する。ここでは第１領域１１Ａと第
２領域１１Ｂとを素子分離膜１２Ａで分離している。以
下、図１の（２）〜（５）における第１領域１１Ａ，１
１Ｂは、この（１）で示した領域とする。さらに半導体
基板１１に不純物注入（例えばイオン注入）を行う。
【００２０】その後、上記半導体基板１１に対して通常
のゲート酸化プロセスを行って、例えば４ｎｍの厚さの
酸化シリコンからなるゲート絶縁膜１３を形成する。さ
らに例えばＣＶＤ法によってシリコン膜として例えば多
結晶シリコン膜を形成する。この多結晶シリコン膜は例
えば２００ｎｍの厚さとする。その後、リソグラフィー
技術によりゲートマスクパターン（図示省略）をレジス
トにより第１，第２領域１１Ａ，１１Ｂの所定の位置に
形成し、それをマスクにして上記多結晶シリコン膜を異
方性エッチングする。その結果、第１，第２領域１１
Ａ，１１Ｂの所定の位置に多結晶シリコン膜からなる複
数のゲート電極１４が形成される。なお、素子分離膜１
２上には直接ゲート電極１４が形成されている。
のゲート酸化プロセスを行って、例えば４ｎｍの厚さの
酸化シリコンからなるゲート絶縁膜１３を形成する。さ
らに例えばＣＶＤ法によってシリコン膜として例えば多
結晶シリコン膜を形成する。この多結晶シリコン膜は例
えば２００ｎｍの厚さとする。その後、リソグラフィー
技術によりゲートマスクパターン（図示省略）をレジス
トにより第１，第２領域１１Ａ，１１Ｂの所定の位置に
形成し、それをマスクにして上記多結晶シリコン膜を異
方性エッチングする。その結果、第１，第２領域１１
Ａ，１１Ｂの所定の位置に多結晶シリコン膜からなる複
数のゲート電極１４が形成される。なお、素子分離膜１
２上には直接ゲート電極１４が形成されている。
【００２１】次に図示はしないがソース・ドレイン電極
の拡張電極用の不純物ドーピング（例えばイオン注入）
を行う。
の拡張電極用の不純物ドーピング（例えばイオン注入）
を行う。
【００２２】次いで例えばＣＶＤ法によって、酸化シリ
コン膜を堆積し、さらに窒化シリコン膜を堆積する。上
記酸化シリコン膜は例えば１０ｎｍの厚さとし、上記窒
化シリコン膜は例えば１５０ｎｍの厚さとする。続いて
上記窒化シリコン膜と酸化シリコン膜とを異方性エッチ
ングして、ゲート電極１４の側部のみに上記酸化シリコ
ン膜と窒化シリコン膜とからなるサイドウォール絶縁膜
１５を形成する。
コン膜を堆積し、さらに窒化シリコン膜を堆積する。上
記酸化シリコン膜は例えば１０ｎｍの厚さとし、上記窒
化シリコン膜は例えば１５０ｎｍの厚さとする。続いて
上記窒化シリコン膜と酸化シリコン膜とを異方性エッチ
ングして、ゲート電極１４の側部のみに上記酸化シリコ
ン膜と窒化シリコン膜とからなるサイドウォール絶縁膜
１５を形成する。
【００２３】次に例えばＣＶＤ法によって、半導体基板
１１上の全域にわたって上記ゲート電極１４を覆う絶縁
膜１６を、例えば５ｎｍの厚さのリン（Ｐ）をドーピン
グした酸化シリコン膜で形成する。
１１上の全域にわたって上記ゲート電極１４を覆う絶縁
膜１６を、例えば５ｎｍの厚さのリン（Ｐ）をドーピン
グした酸化シリコン膜で形成する。
【００２４】次に図１の（２）に示すように、上記絶縁
膜１６上に第１の膜１７を、例えば通常の塗布技術によ
って、通常の半導体装置製造に用いられる感光性有機膜
のレジストを５００ｎｍの厚さに塗布して形成する。こ
の第１の膜１７は、感光性有機膜に限定されることはな
く、絶縁膜１６をエッチングする際のマスクになるもの
で、第１の膜１７を上記半導体基板１１、ゲート電極１
４、サイドウォール絶縁膜１５および絶縁膜１６に対し
て選択的に除去できるものであれば、その材質は問わな
い。続いて通常のリソグラフィー技術によって第１領域
１１Ａ上の上記第１の膜１７を除去して開口部１８を形
成する。
膜１６上に第１の膜１７を、例えば通常の塗布技術によ
って、通常の半導体装置製造に用いられる感光性有機膜
のレジストを５００ｎｍの厚さに塗布して形成する。こ
の第１の膜１７は、感光性有機膜に限定されることはな
く、絶縁膜１６をエッチングする際のマスクになるもの
で、第１の膜１７を上記半導体基板１１、ゲート電極１
４、サイドウォール絶縁膜１５および絶縁膜１６に対し
て選択的に除去できるものであれば、その材質は問わな
い。続いて通常のリソグラフィー技術によって第１領域
１１Ａ上の上記第１の膜１７を除去して開口部１８を形
成する。
【００２５】次に第１の膜１７をマスクに用いたエッチ
ングにより上記絶縁膜１６を除去する。その結果、図１
の（３）に示すように、上記開口部１８内の半導体基板
１１およびゲート電極１４の上部が露出される。
ングにより上記絶縁膜１６を除去する。その結果、図１
の（３）に示すように、上記開口部１８内の半導体基板
１１およびゲート電極１４の上部が露出される。
【００２６】その後上記第１の膜１７を除去する。次い
で図１の（４）に示すように、ゲート電極１４およびサ
イドウォール絶縁膜１５に対して選択的に除去されるも
ので、半導体基板１１上の全域に第２領域１１Ｂの絶縁
膜１６を覆う第２の膜１９を形成する。この第２の膜１
９は、例えば通常の塗布技術によってレジストを例えば
５００ｎｍの厚さに塗布して形成する。
で図１の（４）に示すように、ゲート電極１４およびサ
イドウォール絶縁膜１５に対して選択的に除去されるも
ので、半導体基板１１上の全域に第２領域１１Ｂの絶縁
膜１６を覆う第２の膜１９を形成する。この第２の膜１
９は、例えば通常の塗布技術によってレジストを例えば
５００ｎｍの厚さに塗布して形成する。
【００２７】その後、図１の（５）に示すように、上記
第２の膜１９を異方性エッチングによって例えば３００
ｎｍ程度の厚さをエッチングして、第２領域１１Ｂのゲ
ート電極１４上の絶縁膜１６（２点鎖線で示す部分）を
露出させる。そしてその絶縁膜１６をサイドウォール絶
縁膜１５に較べてエッチングレートが例えば３０以上と
なるような条件でエッチングを行って、上記ゲート電極
１４上の絶縁膜１６（２点鎖線で示す部分）を除去す
る。このエッチングは、例えば希フッ酸溶液を用いたウ
エットエッチングで行う。その条件としては、例えば
水：フッ酸＝１００：１の希フッ酸溶液を用い、エッチ
ング時間を３００秒とする。このようにして、第１，第
２領域１１Ａ，１１Ｂのゲート電極１４上部が露出され
る。
第２の膜１９を異方性エッチングによって例えば３００
ｎｍ程度の厚さをエッチングして、第２領域１１Ｂのゲ
ート電極１４上の絶縁膜１６（２点鎖線で示す部分）を
露出させる。そしてその絶縁膜１６をサイドウォール絶
縁膜１５に較べてエッチングレートが例えば３０以上と
なるような条件でエッチングを行って、上記ゲート電極
１４上の絶縁膜１６（２点鎖線で示す部分）を除去す
る。このエッチングは、例えば希フッ酸溶液を用いたウ
エットエッチングで行う。その条件としては、例えば
水：フッ酸＝１００：１の希フッ酸溶液を用い、エッチ
ング時間を３００秒とする。このようにして、第１，第
２領域１１Ａ，１１Ｂのゲート電極１４上部が露出され
る。
【００２８】その後上記第２の膜１９を除去する。これ
によって、第１領域１１Ａの半導体基板１１が露出され
る。一方、第２領域１１Ｂの半導体基板１１は絶縁膜１
６に被覆された状態になっている。次いで図示はしない
が、ソース・ドレイン電極およびゲート電極に不純物を
注入する。そしてアニーリングを行う。このアニーリン
グ条件としては、アニーリング温度を例えば１０００
℃、アニーリング時間を例えば１０秒間とする。
によって、第１領域１１Ａの半導体基板１１が露出され
る。一方、第２領域１１Ｂの半導体基板１１は絶縁膜１
６に被覆された状態になっている。次いで図示はしない
が、ソース・ドレイン電極およびゲート電極に不純物を
注入する。そしてアニーリングを行う。このアニーリン
グ条件としては、アニーリング温度を例えば１０００
℃、アニーリング時間を例えば１０秒間とする。
【００２９】次に、図２の（１）に示すように、上記半
導体基板１１上の全域に各ゲート電極１４を覆う高融点
金属膜２１を形成する。以下、各ゲート電極１４とは第
１，第２領域１１Ａ，１１Ｂのゲート電極１４をいう。
この高融点金属膜２１は、例えばスパッタリングにより
コバルトを例えば１０ｎｍの厚さに堆積して形成する。
以下、第１領域１１Ａ，１１Ｂは、この（１）で示した
領域とする。
導体基板１１上の全域に各ゲート電極１４を覆う高融点
金属膜２１を形成する。以下、各ゲート電極１４とは第
１，第２領域１１Ａ，１１Ｂのゲート電極１４をいう。
この高融点金属膜２１は、例えばスパッタリングにより
コバルトを例えば１０ｎｍの厚さに堆積して形成する。
以下、第１領域１１Ａ，１１Ｂは、この（１）で示した
領域とする。
【００３０】次いで熱処理を行って、上記高融点金属膜
２１に接している半導体基板１１の上部および上記高融
点金属膜２１に接しているゲート電極１４の上部をシリ
サイド化反応させてコバルトシリサイドを生成すること
により高融点金属シリサイド層を形成する。この熱処理
は、例えばランプアニーリングにより行い、その処理条
件は、例えば熱処理温度を５５０℃、熱処理時間を１０
秒に設定した。
２１に接している半導体基板１１の上部および上記高融
点金属膜２１に接しているゲート電極１４の上部をシリ
サイド化反応させてコバルトシリサイドを生成すること
により高融点金属シリサイド層を形成する。この熱処理
は、例えばランプアニーリングにより行い、その処理条
件は、例えば熱処理温度を５５０℃、熱処理時間を１０
秒に設定した。
【００３１】その後、シリサイド化反応で残された未反
応な上記高融点金属膜２１を除去する。すなわち、素子
分離膜１２上、サイドウォール絶縁膜１５上、絶縁膜１
６上等の高融点金属膜２１を除去する。この除去方法と
しては、例えば未反応なコバルト膜を硫酸過水を用いた
ウエットエッチングにより除去して、図２の（２）に示
すように、コバルトシリサイドからなる高融点金属シリ
サイド層２２を、各ゲート電極１４の上部および第１領
域１１Ａの半導体基板１１上に形成する。このシリサイ
ド化反応では、第２領域１１Ｂの半導体基板１１上には
絶縁膜１６が存在するため、高融点金属シリサイド層２
２は形成されない。このため、第２領域１１Ｂの接続リ
ークは第１領域１１Ａの接続リークよりも低く抑えるこ
とが可能になる。
応な上記高融点金属膜２１を除去する。すなわち、素子
分離膜１２上、サイドウォール絶縁膜１５上、絶縁膜１
６上等の高融点金属膜２１を除去する。この除去方法と
しては、例えば未反応なコバルト膜を硫酸過水を用いた
ウエットエッチングにより除去して、図２の（２）に示
すように、コバルトシリサイドからなる高融点金属シリ
サイド層２２を、各ゲート電極１４の上部および第１領
域１１Ａの半導体基板１１上に形成する。このシリサイ
ド化反応では、第２領域１１Ｂの半導体基板１１上には
絶縁膜１６が存在するため、高融点金属シリサイド層２
２は形成されない。このため、第２領域１１Ｂの接続リ
ークは第１領域１１Ａの接続リークよりも低く抑えるこ
とが可能になる。
【００３２】上記第１の製造方法では、半導体基板１１
上の全域に各ゲート電極１４を覆う絶縁膜１６を形成し
た後に第１の膜１７を形成し、その第１の膜１７に設け
た開口部１８より第１領域１１Ａの絶縁膜１６を除去
し、その後第２領域１１Ｂのゲート電極１４上のみが露
出するように形成した第２の膜１９をマスクにして第２
領域１１Ｂのゲート電極１４上の絶縁膜１６を除去する
ことから、ゲート電極１４上部は露出されるとともに第
１領域１１Ａの半導体基板１１も露出され、第２領域１
１Ｂの半導体基板１１は絶縁膜１６に被覆された状態で
いる。
上の全域に各ゲート電極１４を覆う絶縁膜１６を形成し
た後に第１の膜１７を形成し、その第１の膜１７に設け
た開口部１８より第１領域１１Ａの絶縁膜１６を除去
し、その後第２領域１１Ｂのゲート電極１４上のみが露
出するように形成した第２の膜１９をマスクにして第２
領域１１Ｂのゲート電極１４上の絶縁膜１６を除去する
ことから、ゲート電極１４上部は露出されるとともに第
１領域１１Ａの半導体基板１１も露出され、第２領域１
１Ｂの半導体基板１１は絶縁膜１６に被覆された状態で
いる。
【００３３】上記図１によって説明したプロセスを施し
た半導体基板１１に対して、上記図２によって説明した
プロセスを行うことにより、第２領域１１Ｂの半導体基
板１１上に高融点金属シリサイド層を形成することな
く、各ゲート電極１４上および第１領域１１Ａの半導体
基板１１上に高融点金属シリサイド層２２が形成され
る。
た半導体基板１１に対して、上記図２によって説明した
プロセスを行うことにより、第２領域１１Ｂの半導体基
板１１上に高融点金属シリサイド層を形成することな
く、各ゲート電極１４上および第１領域１１Ａの半導体
基板１１上に高融点金属シリサイド層２２が形成され
る。
【００３４】次に図３の（１）に示すように、半導体基
板１１上にゲート電極１４、サイドウォール絶縁膜１５
等を覆う層間絶縁膜３１を例えば酸化シリコン膜で形成
する。続いて、例えば化学的機械研磨（以下、ＣＭＰと
いう、ＣＭＰはChemical Mechanical Polishing の略）
により上記層間絶縁膜３１の表面を平坦化する。なお図
３では、前記図１および図２で示した絶縁膜１６の図示
は省略した。
板１１上にゲート電極１４、サイドウォール絶縁膜１５
等を覆う層間絶縁膜３１を例えば酸化シリコン膜で形成
する。続いて、例えば化学的機械研磨（以下、ＣＭＰと
いう、ＣＭＰはChemical Mechanical Polishing の略）
により上記層間絶縁膜３１の表面を平坦化する。なお図
３では、前記図１および図２で示した絶縁膜１６の図示
は省略した。
【００３５】その後図３の（２）に示すように、リソグ
ラフィー技術によりコンタクトを形成する際のエッチン
グマスクとなるレジストパターン（図示省略）を形成し
た後、層間絶縁膜３１の酸化シリコン膜に対してサイド
ウォール絶縁膜１５の窒化シリコン膜のエッチングレー
トが例えば１／２０程度となるようなエッチング条件で
接続孔３２をエッチングにより形成する。このとき、接
続孔３２とゲート電極１４との距離が平面視的にほぼ０
となっても、半導体基板１１面上ではサイドウォール絶
縁膜１５の厚みにより、接続孔３２とゲート電極１４と
の距離は確保されるので、接続孔３２とゲート電極１４
との短絡およびリーク電流を抑えることが可能になる。
そのため、接続孔３２の位置合わせ精度を緩めることが
可能になり、集積回路の歩留りを向上させることができ
る。以降は、従来の技術を用いて集積回路を形成する。
ラフィー技術によりコンタクトを形成する際のエッチン
グマスクとなるレジストパターン（図示省略）を形成し
た後、層間絶縁膜３１の酸化シリコン膜に対してサイド
ウォール絶縁膜１５の窒化シリコン膜のエッチングレー
トが例えば１／２０程度となるようなエッチング条件で
接続孔３２をエッチングにより形成する。このとき、接
続孔３２とゲート電極１４との距離が平面視的にほぼ０
となっても、半導体基板１１面上ではサイドウォール絶
縁膜１５の厚みにより、接続孔３２とゲート電極１４と
の距離は確保されるので、接続孔３２とゲート電極１４
との短絡およびリーク電流を抑えることが可能になる。
そのため、接続孔３２の位置合わせ精度を緩めることが
可能になり、集積回路の歩留りを向上させることができ
る。以降は、従来の技術を用いて集積回路を形成する。
【００３６】次に第２の製造方法に係わる実施形態の一
例を、図４の製造工程図によって説明する。図４では、
前記図１によって説明した構成部品と同様のものには同
一符号を付す。
例を、図４の製造工程図によって説明する。図４では、
前記図１によって説明した構成部品と同様のものには同
一符号を付す。
【００３７】前記図１の（１）によって説明したのと同
様にして、図４の（１）に示すように、半導体基板（例
えば通常の半導体装置製造に用いるシリコン基板）１１
に素子分離膜１２を、例えば酸化シリコンで形成する。
ここでは第１領域１１Ａと第２領域１１Ｂとを素子分離
膜１２Ａで分離している。以下、図４の（２）〜（５）
における第１領域１１Ａ，１１Ｂは、この（１）で示し
た領域とする。さらに半導体基板１１に不純物注入（例
えばイオン注入）を行う。
様にして、図４の（１）に示すように、半導体基板（例
えば通常の半導体装置製造に用いるシリコン基板）１１
に素子分離膜１２を、例えば酸化シリコンで形成する。
ここでは第１領域１１Ａと第２領域１１Ｂとを素子分離
膜１２Ａで分離している。以下、図４の（２）〜（５）
における第１領域１１Ａ，１１Ｂは、この（１）で示し
た領域とする。さらに半導体基板１１に不純物注入（例
えばイオン注入）を行う。
【００３８】その後、上記半導体基板１１に、例えば４
ｎｍの厚さの酸化シリコンからなるゲート絶縁膜１３を
形成する。さらに例えばＣＶＤ法によりシリコン膜とし
て例えば多結晶シリコン膜を、例えば２００ｎｍの厚さ
に形成する。その後、リソグラフィー技術とエッチング
技術とにより第１，第２領域１１Ａ，１１Ｂの所定の位
置に多結晶シリコン膜からなる複数のゲート電極１４を
形成する。なお、素子分離膜１２上には直接ゲート電極
１４が形成されている。次に図示はしないがソース・ド
レイン電極の拡張電極用の不純物ドーピング（例えばイ
オン注入）を行う。
ｎｍの厚さの酸化シリコンからなるゲート絶縁膜１３を
形成する。さらに例えばＣＶＤ法によりシリコン膜とし
て例えば多結晶シリコン膜を、例えば２００ｎｍの厚さ
に形成する。その後、リソグラフィー技術とエッチング
技術とにより第１，第２領域１１Ａ，１１Ｂの所定の位
置に多結晶シリコン膜からなる複数のゲート電極１４を
形成する。なお、素子分離膜１２上には直接ゲート電極
１４が形成されている。次に図示はしないがソース・ド
レイン電極の拡張電極用の不純物ドーピング（例えばイ
オン注入）を行う。
【００３９】次いで例えばＣＶＤ法により酸化シリコン
膜を例えば１０ｎｍの厚さに堆積しさらに窒化シリコン
膜を１５０ｎｍの厚さに堆積した後、それらを異方性エ
ッチングして、ゲート電極１４の側部のみに上記酸化シ
リコン膜と窒化シリコン膜とからなるサイドウォール絶
縁膜１５を形成する。
膜を例えば１０ｎｍの厚さに堆積しさらに窒化シリコン
膜を１５０ｎｍの厚さに堆積した後、それらを異方性エ
ッチングして、ゲート電極１４の側部のみに上記酸化シ
リコン膜と窒化シリコン膜とからなるサイドウォール絶
縁膜１５を形成する。
【００４０】次に例えばＣＶＤ法によって、半導体基板
１１上の全域にわたって上記ゲート電極１４を覆う絶縁
膜１６を、例えば５ｎｍの厚さのリンをドーピングした
酸化シリコン膜で形成する。
１１上の全域にわたって上記ゲート電極１４を覆う絶縁
膜１６を、例えば５ｎｍの厚さのリンをドーピングした
酸化シリコン膜で形成する。
【００４１】次いで図４の（２）に示すように、絶縁膜
１６上の全域に、ゲート電極１４およびサイドウォール
絶縁膜１５に対して選択的に除去される材料からなる第
１の膜４１を形成する。この第１の膜４１は、例えば通
常の塗布技術によってレジストを例えば５００ｎｍの厚
さに塗布して形成する。
１６上の全域に、ゲート電極１４およびサイドウォール
絶縁膜１５に対して選択的に除去される材料からなる第
１の膜４１を形成する。この第１の膜４１は、例えば通
常の塗布技術によってレジストを例えば５００ｎｍの厚
さに塗布して形成する。
【００４２】その後、上記第１の膜４１を異方性エッチ
ングによって例えば３００ｎｍ程度の厚さをエッチング
して、各ゲート電極１４上の絶縁膜１６を露出させる。
そして絶縁膜１６をサイドウォール絶縁膜１５に較べて
エッチングレートが例えば３０以上となるような条件で
エッチングを行って、上記各ゲート電極１４上の絶縁膜
１６を除去する。このエッチングは、例えば希フッ酸溶
液を用いたウエットエッチングで行う。その条件として
は、例えば水：フッ酸＝１００：１の希フッ酸溶液を用
い、エッチング時間を３００秒とする。その結果、図４
の（３）に示すように、絶縁膜１６より各ゲート電極１
４の上部が露出される。
ングによって例えば３００ｎｍ程度の厚さをエッチング
して、各ゲート電極１４上の絶縁膜１６を露出させる。
そして絶縁膜１６をサイドウォール絶縁膜１５に較べて
エッチングレートが例えば３０以上となるような条件で
エッチングを行って、上記各ゲート電極１４上の絶縁膜
１６を除去する。このエッチングは、例えば希フッ酸溶
液を用いたウエットエッチングで行う。その条件として
は、例えば水：フッ酸＝１００：１の希フッ酸溶液を用
い、エッチング時間を３００秒とする。その結果、図４
の（３）に示すように、絶縁膜１６より各ゲート電極１
４の上部が露出される。
【００４３】その後、上記第１の膜４１を除去する。そ
して図４の（４）に示すように、上記絶縁膜１６上に第
２の膜４２を、例えば通常の塗布技術によって、通常の
半導体装置製造に用いられる感光性有機膜のレジストを
５００ｎｍの厚さに塗布して形成する。この第２の膜４
２は、感光性有機膜に限定されることはなく、絶縁膜１
６をエッチングする際のマスクになるもので、第２の膜
４２を上記半導体基板１１、ゲート電極１４、サイドウ
ォール絶縁膜１５および絶縁膜１６に対して選択的に除
去できるものであれば、その材質は問わない。続いて通
常のリソグラフィー技術によって第１領域１１Ａ上の上
記第２の膜４２を除去して開口部４３を形成する。
して図４の（４）に示すように、上記絶縁膜１６上に第
２の膜４２を、例えば通常の塗布技術によって、通常の
半導体装置製造に用いられる感光性有機膜のレジストを
５００ｎｍの厚さに塗布して形成する。この第２の膜４
２は、感光性有機膜に限定されることはなく、絶縁膜１
６をエッチングする際のマスクになるもので、第２の膜
４２を上記半導体基板１１、ゲート電極１４、サイドウ
ォール絶縁膜１５および絶縁膜１６に対して選択的に除
去できるものであれば、その材質は問わない。続いて通
常のリソグラフィー技術によって第１領域１１Ａ上の上
記第２の膜４２を除去して開口部４３を形成する。
【００４４】次に第２の膜４２をマスクに用いたエッチ
ングにより第１領域１１Ａの絶縁膜１６を除去する。そ
の結果、図４の（５）に示すように、上記第２の膜４２
の開口部４３内の半導体基板１１およびゲート電極１４
の上部が露出される。
ングにより第１領域１１Ａの絶縁膜１６を除去する。そ
の結果、図４の（５）に示すように、上記第２の膜４２
の開口部４３内の半導体基板１１およびゲート電極１４
の上部が露出される。
【００４５】その後上記第２の膜４２を除去する。以上
のプロセスにより、第１，第２領域１１Ａ，１１Ｂのゲ
ート電極１４の上部および第１領域１１Ａの半導体基板
１１が露出される。一方、第２領域１１Ｂの半導体基板
１１は絶縁膜１６に被覆された状態になっている。そし
て図示はしないが、ソース・ドレイン電極およびゲート
電極に不純物を注入する。そしてアニーリングを行う。
このアニーリング条件としては、アニーリング温度を例
えば１０００℃、アニーリング時間を例えば１０秒間と
する。
のプロセスにより、第１，第２領域１１Ａ，１１Ｂのゲ
ート電極１４の上部および第１領域１１Ａの半導体基板
１１が露出される。一方、第２領域１１Ｂの半導体基板
１１は絶縁膜１６に被覆された状態になっている。そし
て図示はしないが、ソース・ドレイン電極およびゲート
電極に不純物を注入する。そしてアニーリングを行う。
このアニーリング条件としては、アニーリング温度を例
えば１０００℃、アニーリング時間を例えば１０秒間と
する。
【００４６】さらに各ゲート電極１４上および第１領域
１１Ａの半導体基板１１上に高融点金属シリサイド層を
形成するには、前記図２によって説明したプロセスと同
様のプロセスを行えばよい。さらに前記図３によって説
明したプロセスと同様のプロセスを行うことも可能であ
る。
１１Ａの半導体基板１１上に高融点金属シリサイド層を
形成するには、前記図２によって説明したプロセスと同
様のプロセスを行えばよい。さらに前記図３によって説
明したプロセスと同様のプロセスを行うことも可能であ
る。
【００４７】上記第２の製造方法では、半導体基板１１
上の全域に各ゲート電極１４を覆う絶縁膜１６を形成し
た後に各ゲート電極１４上のみが露出するように形成し
た第１の膜４１を形成し、第１の膜４１をマスクにして
各ゲート電極１４上の絶縁膜１６を除去し、その後第２
の膜４２を形成し、その第２の膜４２に設けた開口部４
３より第１領域１１Ａの絶縁膜１６を除去することか
ら、ゲート電極１４の上部は露出されるとともに第１領
域１１Ａの半導体基板１１も露出され、第２領域１１Ｂ
の半導体基板１１は絶縁膜１６に被覆された状態でい
る。
上の全域に各ゲート電極１４を覆う絶縁膜１６を形成し
た後に各ゲート電極１４上のみが露出するように形成し
た第１の膜４１を形成し、第１の膜４１をマスクにして
各ゲート電極１４上の絶縁膜１６を除去し、その後第２
の膜４２を形成し、その第２の膜４２に設けた開口部４
３より第１領域１１Ａの絶縁膜１６を除去することか
ら、ゲート電極１４の上部は露出されるとともに第１領
域１１Ａの半導体基板１１も露出され、第２領域１１Ｂ
の半導体基板１１は絶縁膜１６に被覆された状態でい
る。
【００４８】次に第３の製造方法に係わる実施形態の一
例を、図５の製造工程図によって説明する。図５では、
前記図１によって説明した構成部品と同様のものには同
一符号を付す。
例を、図５の製造工程図によって説明する。図５では、
前記図１によって説明した構成部品と同様のものには同
一符号を付す。
【００４９】前記図１の（１）によって説明したのと同
様にして、図５の（１）に示すように、半導体基板（例
えば通常の半導体装置製造に用いるシリコン基板）１１
に素子分離膜１２を、例えば酸化シリコンで形成する。
ここでは第１領域１１Ａと第２領域１１Ｂとを素子分離
膜１２Ａで分離している。以下、図５の（２）〜（４）
における第１領域１１Ａ，１１Ｂは、この（１）で示し
た領域とする。さらに半導体基板１１に不純物注入（例
えばイオン注入）を行う。
様にして、図５の（１）に示すように、半導体基板（例
えば通常の半導体装置製造に用いるシリコン基板）１１
に素子分離膜１２を、例えば酸化シリコンで形成する。
ここでは第１領域１１Ａと第２領域１１Ｂとを素子分離
膜１２Ａで分離している。以下、図５の（２）〜（４）
における第１領域１１Ａ，１１Ｂは、この（１）で示し
た領域とする。さらに半導体基板１１に不純物注入（例
えばイオン注入）を行う。
【００５０】その後、上記半導体基板１１に、例えば４
ｎｍの厚さの酸化シリコンからなるゲート絶縁膜１３を
形成する。さらに例えばＣＶＤ法によりシリコン膜とし
て例えば多結晶シリコン膜を、例えば２００ｎｍの厚さ
に形成する。その後、リソグラフィー技術とエッチング
技術とにより第１，第２領域１１Ａ，１１Ｂの所定の位
置に多結晶シリコン膜からなる複数のゲート電極１４を
形成する。なお、素子分離膜１２上には直接ゲート電極
１４が形成されている。次に図示はしないがソース・ド
レイン電極の拡張電極用の不純物ドーピング（例えばイ
オン注入）を行う。
ｎｍの厚さの酸化シリコンからなるゲート絶縁膜１３を
形成する。さらに例えばＣＶＤ法によりシリコン膜とし
て例えば多結晶シリコン膜を、例えば２００ｎｍの厚さ
に形成する。その後、リソグラフィー技術とエッチング
技術とにより第１，第２領域１１Ａ，１１Ｂの所定の位
置に多結晶シリコン膜からなる複数のゲート電極１４を
形成する。なお、素子分離膜１２上には直接ゲート電極
１４が形成されている。次に図示はしないがソース・ド
レイン電極の拡張電極用の不純物ドーピング（例えばイ
オン注入）を行う。
【００５１】次いで例えばＣＶＤ法により酸化シリコン
膜を例えば１０ｎｍの厚さに堆積しさらに窒化シリコン
膜を１５０ｎｍの厚さに堆積した後、それらを異方性エ
ッチングして、ゲート電極１４の側部のみに上記酸化シ
リコン膜と窒化シリコン膜とからなるサイドウォール絶
縁膜１５を形成する。
膜を例えば１０ｎｍの厚さに堆積しさらに窒化シリコン
膜を１５０ｎｍの厚さに堆積した後、それらを異方性エ
ッチングして、ゲート電極１４の側部のみに上記酸化シ
リコン膜と窒化シリコン膜とからなるサイドウォール絶
縁膜１５を形成する。
【００５２】次に例えばＣＶＤ法によって、半導体基板
１１上の全域にわたって上記ゲート電極１４を覆う絶縁
膜１６を、例えば５ｎｍの厚さのリンをドーピングした
酸化シリコン膜で形成する。
１１上の全域にわたって上記ゲート電極１４を覆う絶縁
膜１６を、例えば５ｎｍの厚さのリンをドーピングした
酸化シリコン膜で形成する。
【００５３】次に図５の（２）に示すように、上記絶縁
膜１６上に第１の膜５１を、例えば通常の塗布技術によ
って、通常の半導体装置製造に用いられる感光性有機膜
のレジストを５００ｎｍの厚さに塗布して形成する。こ
の第１の膜５１は、感光性を有し、絶縁膜１６をエッチ
ングする際のマスクになるもので、上記半導体基板１
１、ゲート電極１４、サイドウォール絶縁膜１５および
絶縁膜１６に対して第１の膜５１が選択的に除去できる
ものであれば、その材質は問わない。続いて通常のリソ
グラフィー技術によって第１領域１１Ａ上の上記第１の
膜５１を除去して開口部５２を形成する。
膜１６上に第１の膜５１を、例えば通常の塗布技術によ
って、通常の半導体装置製造に用いられる感光性有機膜
のレジストを５００ｎｍの厚さに塗布して形成する。こ
の第１の膜５１は、感光性を有し、絶縁膜１６をエッチ
ングする際のマスクになるもので、上記半導体基板１
１、ゲート電極１４、サイドウォール絶縁膜１５および
絶縁膜１６に対して第１の膜５１が選択的に除去できる
ものであれば、その材質は問わない。続いて通常のリソ
グラフィー技術によって第１領域１１Ａ上の上記第１の
膜５１を除去して開口部５２を形成する。
【００５４】その後、図５の（３）に示すように、上記
第１の膜５１を異方性エッチングによって例えば３００
ｎｍ程度の厚さをエッチングして、第２領域１１Ｂのゲ
ート電極１４上の絶縁膜１６を露出させる。
第１の膜５１を異方性エッチングによって例えば３００
ｎｍ程度の厚さをエッチングして、第２領域１１Ｂのゲ
ート電極１４上の絶縁膜１６を露出させる。
【００５５】そして上記絶縁膜１６をサイドウォール絶
縁膜１５に較べてエッチングレートが例えば３０以上と
なるような条件でエッチングを行って、第１領域１１Ａ
の絶縁膜１６および第２領域１１Ｂのゲート電極１４上
の絶縁膜１６を除去する。このエッチングは、例えば希
フッ酸溶液を用いたウエットエッチングで行う。その条
件としては、例えば水：フッ酸＝１００：１の希フッ酸
溶液を用い、エッチング時間を３００秒とする。
縁膜１５に較べてエッチングレートが例えば３０以上と
なるような条件でエッチングを行って、第１領域１１Ａ
の絶縁膜１６および第２領域１１Ｂのゲート電極１４上
の絶縁膜１６を除去する。このエッチングは、例えば希
フッ酸溶液を用いたウエットエッチングで行う。その条
件としては、例えば水：フッ酸＝１００：１の希フッ酸
溶液を用い、エッチング時間を３００秒とする。
【００５６】その結果、図５の（４）に示すように、第
１領域１１Ａのゲート電極１４の上部および半導体基板
１１が露出されるとともに、第２領域１１Ｂのゲート電
極１４の上部が露出される。一方、第２領域１１Ｂの半
導体基板１１は絶縁膜１６に被覆された状態にある。
１領域１１Ａのゲート電極１４の上部および半導体基板
１１が露出されるとともに、第２領域１１Ｂのゲート電
極１４の上部が露出される。一方、第２領域１１Ｂの半
導体基板１１は絶縁膜１６に被覆された状態にある。
【００５７】次に上記第１の膜５１を除去する。そして
図示はしないが、ソース・ドレイン電極およびゲート電
極に不純物を注入しアニーリングを行う。このアニーリ
ング条件としては、例えば、アニーリング温度を１００
０℃、アニーリング時間を１０秒間とする。
図示はしないが、ソース・ドレイン電極およびゲート電
極に不純物を注入しアニーリングを行う。このアニーリ
ング条件としては、例えば、アニーリング温度を１００
０℃、アニーリング時間を１０秒間とする。
【００５８】その後、各ゲート電極１４上および第１領
域１１Ａの半導体基板１１上に高融点金属シリサイド層
を形成するには、前記図２によって説明したプロセスと
同様のプロセスを行えばよい。さらに前記図３によって
説明したプロセスと同様のプロセスを行うことも可能で
ある。
域１１Ａの半導体基板１１上に高融点金属シリサイド層
を形成するには、前記図２によって説明したプロセスと
同様のプロセスを行えばよい。さらに前記図３によって
説明したプロセスと同様のプロセスを行うことも可能で
ある。
【００５９】上記第３の製造方法では、半導体基板１１
上の全域に各ゲート電極１４を覆う絶縁膜１６を形成し
た後に第１の膜５１を形成し、その第１の膜５１に設け
た開口部５２より第１領域１１Ａの絶縁膜１６を除去
し、その後第２領域１１Ｂのゲート電極１４上が露出す
るように第１の膜５１を除去した後、その第１の膜５１
をマスクにして第１領域１１Ａの絶縁膜１６を除去する
ことから、ゲート電極１４上部は露出されるとともに第
１領域１１Ａの半導体基板１１も露出され、第２領域１
１Ｂの半導体基板１１は絶縁膜１６に被覆された状態で
いる。また、上記第１，第２の製造方法に較べて第１の
膜５１のみを形成し、それをエッチングマスクとして第
１，第２領域１１Ａ，１１Ｂの絶縁膜１６の除去を行う
ことから、膜形成が１工程とエッチング工程が１工程少
なくなる。したがって、工程数の削減が可能になる。
上の全域に各ゲート電極１４を覆う絶縁膜１６を形成し
た後に第１の膜５１を形成し、その第１の膜５１に設け
た開口部５２より第１領域１１Ａの絶縁膜１６を除去
し、その後第２領域１１Ｂのゲート電極１４上が露出す
るように第１の膜５１を除去した後、その第１の膜５１
をマスクにして第１領域１１Ａの絶縁膜１６を除去する
ことから、ゲート電極１４上部は露出されるとともに第
１領域１１Ａの半導体基板１１も露出され、第２領域１
１Ｂの半導体基板１１は絶縁膜１６に被覆された状態で
いる。また、上記第１，第２の製造方法に較べて第１の
膜５１のみを形成し、それをエッチングマスクとして第
１，第２領域１１Ａ，１１Ｂの絶縁膜１６の除去を行う
ことから、膜形成が１工程とエッチング工程が１工程少
なくなる。したがって、工程数の削減が可能になる。
【００６０】次に第４の製造方法に係わる実施形態の一
例を、図６の製造工程図によって説明する。こお第４の
製造方法は、前記説明した第１の製造方法において、ゲ
ート電極がその上部にオフセット絶縁膜を設けた構成に
なっている。なお、図６では、前記図１によって説明し
た構成部品と同様のものには同一符号を付す。
例を、図６の製造工程図によって説明する。こお第４の
製造方法は、前記説明した第１の製造方法において、ゲ
ート電極がその上部にオフセット絶縁膜を設けた構成に
なっている。なお、図６では、前記図１によって説明し
た構成部品と同様のものには同一符号を付す。
【００６１】前記図１の（１）によって説明したのと同
様にして、図６の（１）に示すように、半導体基板（例
えば通常の半導体装置製造に用いるシリコン基板）１１
に素子分離膜１２を、例えば酸化シリコンで形成する。
ここでは第１領域１１Ａと第２領域１１Ｂとを素子分離
膜１２Ａで分離している。以下、図６の（２）〜（５）
における第１領域１１Ａ，１１Ｂは、この（１）で示し
た領域とする。さらに半導体基板１１に不純物注入（例
えばイオン注入）を行う。
様にして、図６の（１）に示すように、半導体基板（例
えば通常の半導体装置製造に用いるシリコン基板）１１
に素子分離膜１２を、例えば酸化シリコンで形成する。
ここでは第１領域１１Ａと第２領域１１Ｂとを素子分離
膜１２Ａで分離している。以下、図６の（２）〜（５）
における第１領域１１Ａ，１１Ｂは、この（１）で示し
た領域とする。さらに半導体基板１１に不純物注入（例
えばイオン注入）を行う。
【００６２】その後、上記半導体基板１１に対して通常
のゲート酸化プロセスを行って、例えば４ｎｍの厚さの
酸化シリコンからなるゲート絶縁膜１３を形成する。さ
らに例えばＣＶＤ法によって、シリコン膜として例えば
多結晶シリコン膜を形成する。引き続いて後にオフセッ
ト絶縁膜６１となる、例えばリンをドーピングした酸化
シリコン膜〔例えばリンシリケートガラス（ＰＳＧ）
膜〕を形成する。このようにオフセット絶縁膜６１は上
記素子分離膜１２に対して選択的に除去可能な材料で形
成される。上記多結晶シリコン膜は例えば２００ｎｍの
厚さとする。また上記リンをドーピングした酸化シリコ
ン膜は例えば１５０ｎｍの厚さとする。その後、リソグ
ラフィー技術によりゲートマスクパターン（図示省略）
をレジストにより第１，第２領域１１Ａ，１１Ｂの所定
の位置に形成し、それをマスクにして上記リンをドーピ
ングした酸化シリコン膜および上記多結晶シリコン膜を
異方性エッチングする。その結果、第１，第２領域１１
Ａ，１１Ｂの所定の位置に上記リンをドーピングした酸
化シリコン膜からなるオフセット絶縁膜６１を上部に設
けた上記多結晶シリコン膜からなる複数のゲート電極１
４が形成される。なお、素子分離膜１２上には直接ゲー
ト電極１４が形成されている。次に図示はしないがソー
ス・ドレイン電極の拡張電極用の不純物ドーピング（例
えばイオン注入）を行う。
のゲート酸化プロセスを行って、例えば４ｎｍの厚さの
酸化シリコンからなるゲート絶縁膜１３を形成する。さ
らに例えばＣＶＤ法によって、シリコン膜として例えば
多結晶シリコン膜を形成する。引き続いて後にオフセッ
ト絶縁膜６１となる、例えばリンをドーピングした酸化
シリコン膜〔例えばリンシリケートガラス（ＰＳＧ）
膜〕を形成する。このようにオフセット絶縁膜６１は上
記素子分離膜１２に対して選択的に除去可能な材料で形
成される。上記多結晶シリコン膜は例えば２００ｎｍの
厚さとする。また上記リンをドーピングした酸化シリコ
ン膜は例えば１５０ｎｍの厚さとする。その後、リソグ
ラフィー技術によりゲートマスクパターン（図示省略）
をレジストにより第１，第２領域１１Ａ，１１Ｂの所定
の位置に形成し、それをマスクにして上記リンをドーピ
ングした酸化シリコン膜および上記多結晶シリコン膜を
異方性エッチングする。その結果、第１，第２領域１１
Ａ，１１Ｂの所定の位置に上記リンをドーピングした酸
化シリコン膜からなるオフセット絶縁膜６１を上部に設
けた上記多結晶シリコン膜からなる複数のゲート電極１
４が形成される。なお、素子分離膜１２上には直接ゲー
ト電極１４が形成されている。次に図示はしないがソー
ス・ドレイン電極の拡張電極用の不純物ドーピング（例
えばイオン注入）を行う。
【００６３】次いで例えばＣＶＤ法により酸化シリコン
膜を例えば１０ｎｍの厚さに堆積しさらに窒化シリコン
膜を１５０ｎｍの厚さに堆積した後、それらを異方性エ
ッチングして、オフセット絶縁膜６１とゲート電極１４
との側部に上記酸化シリコン膜と窒化シリコン膜とから
なるサイドウォール絶縁膜１５を形成する。
膜を例えば１０ｎｍの厚さに堆積しさらに窒化シリコン
膜を１５０ｎｍの厚さに堆積した後、それらを異方性エ
ッチングして、オフセット絶縁膜６１とゲート電極１４
との側部に上記酸化シリコン膜と窒化シリコン膜とから
なるサイドウォール絶縁膜１５を形成する。
【００６４】次に例えばＣＶＤ法によって、半導体基板
１１上の全域にわたってゲート電極１４（オフセット絶
縁膜６１も含む）を覆う状態に絶縁膜１６を、例えば５
ｎｍの厚さのリンをドーピングした酸化シリコン膜で形
成する。
１１上の全域にわたってゲート電極１４（オフセット絶
縁膜６１も含む）を覆う状態に絶縁膜１６を、例えば５
ｎｍの厚さのリンをドーピングした酸化シリコン膜で形
成する。
【００６５】次に前記図１の（２）によって説明したの
と同様のプロセスによって、図６の（２）に示すよう
に、上記絶縁膜１６上に第１の膜１７を、例えば通常の
塗布技術によって、通常の半導体装置製造に用いられる
感光性有機膜のレジストを５００ｎｍの厚さに塗布して
形成する。この第１の膜１７は、感光性有機膜に限定さ
れることはなく、絶縁膜１６をエッチングする際のマス
クになるもので、第１の膜１７を上記半導体基板１１、
サイドウォール絶縁膜１５および絶縁膜１６に対して選
択的に除去できるものであれば、その材質は問わない。
続いて通常のリソグラフィー技術によって第１領域１１
Ａ上の上記第１の膜１７を除去して開口部１８を形成す
る。
と同様のプロセスによって、図６の（２）に示すよう
に、上記絶縁膜１６上に第１の膜１７を、例えば通常の
塗布技術によって、通常の半導体装置製造に用いられる
感光性有機膜のレジストを５００ｎｍの厚さに塗布して
形成する。この第１の膜１７は、感光性有機膜に限定さ
れることはなく、絶縁膜１６をエッチングする際のマス
クになるもので、第１の膜１７を上記半導体基板１１、
サイドウォール絶縁膜１５および絶縁膜１６に対して選
択的に除去できるものであれば、その材質は問わない。
続いて通常のリソグラフィー技術によって第１領域１１
Ａ上の上記第１の膜１７を除去して開口部１８を形成す
る。
【００６６】次に第１の膜１７をマスクに用いたエッチ
ングにより開口部１８内の上記絶縁膜１６を除去する。
その結果、図１の（３）に示すように、上記第１の膜１
７の開口部１８内の半導体基板１１およびオフセット絶
縁膜６１の上部が露出される。
ングにより開口部１８内の上記絶縁膜１６を除去する。
その結果、図１の（３）に示すように、上記第１の膜１
７の開口部１８内の半導体基板１１およびオフセット絶
縁膜６１の上部が露出される。
【００６７】その後上記第１の膜１７を除去する。次い
で前記図１の（４）によって説明したのと同様のプロセ
スによって、図６の（４）に示すように、ゲート電極１
４およびサイドウォール絶縁膜１５に対して選択的に除
去されるもので、半導体基板１１上の全域に第１領域１
１Ａのゲート電極１４（オフセット絶縁膜６１も含む）
および第２領域１１Ｂの絶縁膜１６を覆う第２の膜１９
を形成する。この第２の膜１９は、例えば通常の塗布技
術によってレジストを例えば５００ｎｍの厚さに塗布し
て形成する。
で前記図１の（４）によって説明したのと同様のプロセ
スによって、図６の（４）に示すように、ゲート電極１
４およびサイドウォール絶縁膜１５に対して選択的に除
去されるもので、半導体基板１１上の全域に第１領域１
１Ａのゲート電極１４（オフセット絶縁膜６１も含む）
および第２領域１１Ｂの絶縁膜１６を覆う第２の膜１９
を形成する。この第２の膜１９は、例えば通常の塗布技
術によってレジストを例えば５００ｎｍの厚さに塗布し
て形成する。
【００６８】その後図６の（５）に示すように、上記第
２の膜１９を異方性エッチングによって例えば３００ｎ
ｍ程度の厚さをエッチングして、第２領域１１Ｂのゲー
ト電極１４上の絶縁膜１６（２点鎖線で示す部分）を露
出させる。そしてその絶縁膜１６およびオフセット絶縁
膜６１をサイドウォール絶縁膜１５に較べてエッチング
レートが例えば３０以上となるような条件でエッチング
を行って、上記ゲート電極１４上の絶縁膜１６（２点鎖
線で示す部分）およびオフセット絶縁膜６１（２点鎖線
で示す部分）を除去する。このエッチングは、例えば希
フッ酸溶液を用いたウエットエッチングで行う。その条
件としては、例えば水：フッ酸＝１００：１の希フッ酸
溶液を用い、エッチング時間を３００秒とする。
２の膜１９を異方性エッチングによって例えば３００ｎ
ｍ程度の厚さをエッチングして、第２領域１１Ｂのゲー
ト電極１４上の絶縁膜１６（２点鎖線で示す部分）を露
出させる。そしてその絶縁膜１６およびオフセット絶縁
膜６１をサイドウォール絶縁膜１５に較べてエッチング
レートが例えば３０以上となるような条件でエッチング
を行って、上記ゲート電極１４上の絶縁膜１６（２点鎖
線で示す部分）およびオフセット絶縁膜６１（２点鎖線
で示す部分）を除去する。このエッチングは、例えば希
フッ酸溶液を用いたウエットエッチングで行う。その条
件としては、例えば水：フッ酸＝１００：１の希フッ酸
溶液を用い、エッチング時間を３００秒とする。
【００６９】次に上記第２の膜１９を除去する。これに
よって、第１領域１１Ａの半導体基板１１が露出され
る。一方、第２領域１１Ｂの半導体基板１１は絶縁膜１
６に被覆された状態になっている。その後図示はしない
が、ソース・ドレイン電極およびゲート電極に不純物を
注入する。そしてアニーリングを行う。このアニーリン
グ条件としては、アニーリング温度を例えば１０００
℃、アニーリング時間を例えば１０秒間とする。
よって、第１領域１１Ａの半導体基板１１が露出され
る。一方、第２領域１１Ｂの半導体基板１１は絶縁膜１
６に被覆された状態になっている。その後図示はしない
が、ソース・ドレイン電極およびゲート電極に不純物を
注入する。そしてアニーリングを行う。このアニーリン
グ条件としては、アニーリング温度を例えば１０００
℃、アニーリング時間を例えば１０秒間とする。
【００７０】その後、各ゲート電極１４上および第１領
域１１Ａの半導体基板１１上に高融点金属シリサイド層
を形成するには、前記図２によって説明したプロセスと
同様のプロセスを行えばよい。さらに前記図３によって
説明したプロセスと同様のプロセスを行うことも可能で
ある。
域１１Ａの半導体基板１１上に高融点金属シリサイド層
を形成するには、前記図２によって説明したプロセスと
同様のプロセスを行えばよい。さらに前記図３によって
説明したプロセスと同様のプロセスを行うことも可能で
ある。
【００７１】上記第４の製造方法では、上記絶縁膜１６
を除去する際にその絶縁膜１６の下部に形成されている
ゲート電極１４上のオフセット絶縁膜６１も除去するこ
とから、ゲート電極６１上にオフセット絶縁膜６１が形
成されていても、前記第１の製造方法と同様に、第１，
第２領域１１Ａ，１１Ｂ各ゲート電極１４の上部は露出
されるとともに第１領域１１Ａの半導体基板１１も露出
され、第２領域１１Ｂの半導体基板１１は絶縁膜１６に
被覆された状態でいる。また、上記オフセット絶縁膜６
１は素子分離膜１２に対して選択的に除去可能であるた
め、オフセット絶縁膜６１を除去する際には素子分離膜
１２は除去されない。なお、第１領域１１Ａの絶縁膜１
６を除去する際に第１領域１１Ａのオフセット絶縁膜６
１を除去しておいてもよい。
を除去する際にその絶縁膜１６の下部に形成されている
ゲート電極１４上のオフセット絶縁膜６１も除去するこ
とから、ゲート電極６１上にオフセット絶縁膜６１が形
成されていても、前記第１の製造方法と同様に、第１，
第２領域１１Ａ，１１Ｂ各ゲート電極１４の上部は露出
されるとともに第１領域１１Ａの半導体基板１１も露出
され、第２領域１１Ｂの半導体基板１１は絶縁膜１６に
被覆された状態でいる。また、上記オフセット絶縁膜６
１は素子分離膜１２に対して選択的に除去可能であるた
め、オフセット絶縁膜６１を除去する際には素子分離膜
１２は除去されない。なお、第１領域１１Ａの絶縁膜１
６を除去する際に第１領域１１Ａのオフセット絶縁膜６
１を除去しておいてもよい。
【００７２】次に第５の製造方法に係わる実施形態の一
例を、図７の製造工程図によって説明する。この第５の
製造方法では、前記説明した第２の製造方法において、
ゲート電極がその上部にオフセット絶縁膜を設けた構成
になっている。なお、図７では、前記図１および図４に
よって説明した構成部品と同様のものには同一符号を付
す。
例を、図７の製造工程図によって説明する。この第５の
製造方法では、前記説明した第２の製造方法において、
ゲート電極がその上部にオフセット絶縁膜を設けた構成
になっている。なお、図７では、前記図１および図４に
よって説明した構成部品と同様のものには同一符号を付
す。
【００７３】前記図１の（１）によって説明したのと同
様にして、図７の（１）に示すように、半導体基板（例
えば通常の半導体装置製造に用いるシリコン基板）１１
に素子分離膜１２を、例えば酸化シリコンで形成する。
ここでは第１領域１１Ａと第２領域１１Ｂとを素子分離
膜１２Ａで分離している。以下、図７の（２）〜（５）
における第１領域１１Ａ，１１Ｂは、この（１）で示し
た領域とする。さらに半導体基板１１に不純物注入（例
えばイオン注入）を行う。
様にして、図７の（１）に示すように、半導体基板（例
えば通常の半導体装置製造に用いるシリコン基板）１１
に素子分離膜１２を、例えば酸化シリコンで形成する。
ここでは第１領域１１Ａと第２領域１１Ｂとを素子分離
膜１２Ａで分離している。以下、図７の（２）〜（５）
における第１領域１１Ａ，１１Ｂは、この（１）で示し
た領域とする。さらに半導体基板１１に不純物注入（例
えばイオン注入）を行う。
【００７４】その後、上記半導体基板１１に、例えば４
ｎｍの厚さの酸化シリコンからなるゲート絶縁膜１３を
形成する。さらに例えばＣＶＤ法により、シリコン膜と
して例えば多結晶シリコン膜を、例えば２００ｎｍの厚
さに形成し、引き続いて後にオフセット絶縁膜６１とな
る、例えばリンをドーピングした酸化シリコン膜〔例え
ばリンシリケートガラス（ＰＳＧ）膜〕を１５０ｎｍの
厚さに形成する。このようにオフセット絶縁膜６１は上
記素子分離膜１２に対して選択的に除去可能な材料で形
成される。その後、リソグラフィー技術とエッチング技
術とにより、第１，第２領域１１Ａ，１１Ｂの所定の位
置に、リンをドーピングした酸化シリコン膜からなるオ
フセット絶縁膜６１を上部に設けたもので、多結晶シリ
コン膜からなる複数のゲート電極１４を形成する。な
お、素子分離膜１２上には直接ゲート電極１４が形成さ
れている。次に図示はしないがソース・ドレイン電極の
拡張電極用の不純物ドーピング（例えばイオン注入）を
行う。
ｎｍの厚さの酸化シリコンからなるゲート絶縁膜１３を
形成する。さらに例えばＣＶＤ法により、シリコン膜と
して例えば多結晶シリコン膜を、例えば２００ｎｍの厚
さに形成し、引き続いて後にオフセット絶縁膜６１とな
る、例えばリンをドーピングした酸化シリコン膜〔例え
ばリンシリケートガラス（ＰＳＧ）膜〕を１５０ｎｍの
厚さに形成する。このようにオフセット絶縁膜６１は上
記素子分離膜１２に対して選択的に除去可能な材料で形
成される。その後、リソグラフィー技術とエッチング技
術とにより、第１，第２領域１１Ａ，１１Ｂの所定の位
置に、リンをドーピングした酸化シリコン膜からなるオ
フセット絶縁膜６１を上部に設けたもので、多結晶シリ
コン膜からなる複数のゲート電極１４を形成する。な
お、素子分離膜１２上には直接ゲート電極１４が形成さ
れている。次に図示はしないがソース・ドレイン電極の
拡張電極用の不純物ドーピング（例えばイオン注入）を
行う。
【００７５】次いで例えばＣＶＤ法により酸化シリコン
膜を例えば１０ｎｍの厚さに堆積しさらに窒化シリコン
膜を１５０ｎｍの厚さに堆積した後、それらを異方性エ
ッチングして、オフセット絶縁膜６１とゲート電極１４
との側部に上記酸化シリコン膜と窒化シリコン膜とから
なるサイドウォール絶縁膜１５を形成する。
膜を例えば１０ｎｍの厚さに堆積しさらに窒化シリコン
膜を１５０ｎｍの厚さに堆積した後、それらを異方性エ
ッチングして、オフセット絶縁膜６１とゲート電極１４
との側部に上記酸化シリコン膜と窒化シリコン膜とから
なるサイドウォール絶縁膜１５を形成する。
【００７６】次に例えばＣＶＤ法によって、半導体基板
１１上の全域にわたってゲート電極１４（オフセット絶
縁膜６１も含む）を覆う状態に絶縁膜１６を、例えば５
ｎｍの厚さのリンをドーピングした酸化シリコン膜で形
成する。
１１上の全域にわたってゲート電極１４（オフセット絶
縁膜６１も含む）を覆う状態に絶縁膜１６を、例えば５
ｎｍの厚さのリンをドーピングした酸化シリコン膜で形
成する。
【００７７】次いで図７の（２）に示すように、絶縁膜
１６上の全域に、ゲート電極１４およびサイドウォール
絶縁膜１５に対して選択的に除去される材料からなる第
１の膜４１を形成する。この第１の膜４１は、例えば通
常の塗布技術によってレジストを例えば５００ｎｍの厚
さに塗布して形成する。
１６上の全域に、ゲート電極１４およびサイドウォール
絶縁膜１５に対して選択的に除去される材料からなる第
１の膜４１を形成する。この第１の膜４１は、例えば通
常の塗布技術によってレジストを例えば５００ｎｍの厚
さに塗布して形成する。
【００７８】その後、上記第１の膜４１を異方性エッチ
ングによって例えば３００ｎｍ程度の厚さをエッチング
して、各ゲート電極１４上の絶縁膜１６を露出させる。
そして絶縁膜１６をサイドウォール絶縁膜１５に較べて
エッチングレートが例えば３０以上となるような条件で
エッチングを行って、上記各ゲート電極１４上の絶縁膜
１６およびオフセット絶縁膜６１を除去する。このエッ
チングは、例えば希フッ酸溶液を用いたウエットエッチ
ングで行う。その条件としては、例えば水：フッ酸＝１
００：１の希フッ酸溶液を用い、エッチング時間を３０
０秒とする。その結果、図７の（３）に示すように、絶
縁膜１６より各ゲート電極１４の上部が露出される。
ングによって例えば３００ｎｍ程度の厚さをエッチング
して、各ゲート電極１４上の絶縁膜１６を露出させる。
そして絶縁膜１６をサイドウォール絶縁膜１５に較べて
エッチングレートが例えば３０以上となるような条件で
エッチングを行って、上記各ゲート電極１４上の絶縁膜
１６およびオフセット絶縁膜６１を除去する。このエッ
チングは、例えば希フッ酸溶液を用いたウエットエッチ
ングで行う。その条件としては、例えば水：フッ酸＝１
００：１の希フッ酸溶液を用い、エッチング時間を３０
０秒とする。その結果、図７の（３）に示すように、絶
縁膜１６より各ゲート電極１４の上部が露出される。
【００７９】その後、上記第１の膜４１を除去する。そ
して図７の（４）に示すように、上記半導体基板１１上
の全域に上記絶縁膜１６を被覆する第２の膜４２を形成
する。この第２の膜４２は、例えば通常の塗布技術によ
って、通常の半導体装置製造に用いられる感光性有機膜
のレジストを５００ｎｍの厚さに塗布して形成する。こ
の第２の膜４２は、感光性有機膜に限定されることはな
く、絶縁膜１６をエッチングする際のマスクになるもの
で、第２の膜４２を上記半導体基板１１、ゲート電極１
４、サイドウォール絶縁膜１５および絶縁膜１６に対し
て選択的に除去できるものであれば、その材質は問わな
い。続いて通常のリソグラフィー技術によって第１領域
１１Ａ上の上記第２の膜４２を除去して開口部４３を形
成する。
して図７の（４）に示すように、上記半導体基板１１上
の全域に上記絶縁膜１６を被覆する第２の膜４２を形成
する。この第２の膜４２は、例えば通常の塗布技術によ
って、通常の半導体装置製造に用いられる感光性有機膜
のレジストを５００ｎｍの厚さに塗布して形成する。こ
の第２の膜４２は、感光性有機膜に限定されることはな
く、絶縁膜１６をエッチングする際のマスクになるもの
で、第２の膜４２を上記半導体基板１１、ゲート電極１
４、サイドウォール絶縁膜１５および絶縁膜１６に対し
て選択的に除去できるものであれば、その材質は問わな
い。続いて通常のリソグラフィー技術によって第１領域
１１Ａ上の上記第２の膜４２を除去して開口部４３を形
成する。
【００８０】次に第２の膜４２をマスクに用いたエッチ
ングにより上記絶縁膜１６を除去する。その結果、図７
の（５）に示すように、上記開口部４３内の半導体基板
１１およびゲート電極１４の上部が露出される。
ングにより上記絶縁膜１６を除去する。その結果、図７
の（５）に示すように、上記開口部４３内の半導体基板
１１およびゲート電極１４の上部が露出される。
【００８１】次に上記第２の膜４２を除去することによ
り、第１領域１１Ａのゲート電極１４の上部および半導
体基板１１が露出されるとともに、第２領域１１Ｂのゲ
ート電極１４の上部が露出される。一方、第２領域１１
Ｂの半導体基板１１は絶縁膜１６に被覆された状態にあ
る。その後図示はしないが、ソース・ドレイン電極およ
びゲート電極に不純物を注入する。そしてアニーリング
を行う。このアニーリング条件としては、アニーリング
温度を例えば１０００℃、アニーリング時間を例えば１
０秒間とする。
り、第１領域１１Ａのゲート電極１４の上部および半導
体基板１１が露出されるとともに、第２領域１１Ｂのゲ
ート電極１４の上部が露出される。一方、第２領域１１
Ｂの半導体基板１１は絶縁膜１６に被覆された状態にあ
る。その後図示はしないが、ソース・ドレイン電極およ
びゲート電極に不純物を注入する。そしてアニーリング
を行う。このアニーリング条件としては、アニーリング
温度を例えば１０００℃、アニーリング時間を例えば１
０秒間とする。
【００８２】その後、各ゲート電極１４上および第１領
域１１Ａの半導体基板１１上に高融点金属シリサイド層
を形成するには、前記図２によって説明したプロセスと
同様のプロセスを行えばよい。さらに前記図３によって
説明したプロセスと同様のプロセスを行うことも可能で
ある。
域１１Ａの半導体基板１１上に高融点金属シリサイド層
を形成するには、前記図２によって説明したプロセスと
同様のプロセスを行えばよい。さらに前記図３によって
説明したプロセスと同様のプロセスを行うことも可能で
ある。
【００８３】上記第５の製造方法では、上記絶縁膜１６
を除去する際にその絶縁膜１６の下部に形成されている
ゲート電極１４上のオフセット絶縁膜６１も除去するこ
とから、ゲート電極１４上にオフセット絶縁膜６１が形
成されていても、第１の製造方法と同様に、ゲート電極
１４の上部は露出されるとともに第１領域１１Ａの半導
体基板１１も露出され、第２領域１１Ｂの半導体基板１
１は絶縁膜１６に被覆された状態でいる。また、上記オ
フセット絶縁膜６１は素子分離膜１２に対して選択的に
除去可能であるため、オフセット絶縁膜６１を除去する
際には素子分離膜１２は除去されない。
を除去する際にその絶縁膜１６の下部に形成されている
ゲート電極１４上のオフセット絶縁膜６１も除去するこ
とから、ゲート電極１４上にオフセット絶縁膜６１が形
成されていても、第１の製造方法と同様に、ゲート電極
１４の上部は露出されるとともに第１領域１１Ａの半導
体基板１１も露出され、第２領域１１Ｂの半導体基板１
１は絶縁膜１６に被覆された状態でいる。また、上記オ
フセット絶縁膜６１は素子分離膜１２に対して選択的に
除去可能であるため、オフセット絶縁膜６１を除去する
際には素子分離膜１２は除去されない。
【００８４】次に第６の製造方法に係わる実施形態の一
例を、図８の製造工程図によって説明する。この第６の
製造方法では、前記説明した第３の製造方法において、
ゲート電極がその上部にオフセット絶縁膜を設けた構成
になっている。なお、図８では、前記図１および図５に
よって説明した構成部品と同様のものには同一符号を付
す。
例を、図８の製造工程図によって説明する。この第６の
製造方法では、前記説明した第３の製造方法において、
ゲート電極がその上部にオフセット絶縁膜を設けた構成
になっている。なお、図８では、前記図１および図５に
よって説明した構成部品と同様のものには同一符号を付
す。
【００８５】前記図１の（１）によって説明したのと同
様にして、図８の（１）に示すように、半導体基板（例
えば通常の半導体装置製造に用いるシリコン基板）１１
に素子分離膜１２を、例えば酸化シリコンで形成する。
ここでは第１領域１１Ａと第２領域１１Ｂとを素子分離
膜１２Ａで分離している。以下、図８の（２）〜（５）
における第１領域１１Ａ，１１Ｂは、この（１）で示し
た領域とする。さらに半導体基板１１に不純物注入（例
えばイオン注入）を行う。
様にして、図８の（１）に示すように、半導体基板（例
えば通常の半導体装置製造に用いるシリコン基板）１１
に素子分離膜１２を、例えば酸化シリコンで形成する。
ここでは第１領域１１Ａと第２領域１１Ｂとを素子分離
膜１２Ａで分離している。以下、図８の（２）〜（５）
における第１領域１１Ａ，１１Ｂは、この（１）で示し
た領域とする。さらに半導体基板１１に不純物注入（例
えばイオン注入）を行う。
【００８６】その後、上記半導体基板１１に、例えば４
ｎｍの厚さの酸化シリコンからなるゲート絶縁膜１３を
形成する。さらに例えばＣＶＤ法により、シリコン膜と
して例えば多結晶シリコン膜を、例えば２００ｎｍの厚
さに形成し、引き続いて後にオフセット絶縁膜６１とな
る、例えばリンをドーピングした酸化シリコン膜〔例え
ばリンシリケートガラス（ＰＳＧ）膜〕を１５０ｎｍの
厚さに形成する。このようにオフセット絶縁膜６１は上
記素子分離膜１２に対して選択的に除去可能な材料で形
成される。その後、リソグラフィー技術とエッチング技
術とにより、第１，第２領域１１Ａ，１１Ｂの所定の位
置に、リンをドーピングした酸化シリコン膜からなるオ
フセット絶縁膜６１を上部に設けたもので、多結晶シリ
コン膜からなる複数のゲート電極１４を形成する。な
お、素子分離膜１２上には直接ゲート電極１４が形成さ
れている。次に図示はしないがソース・ドレイン電極の
拡張電極用の不純物ドーピング（例えばイオン注入）を
行う。
ｎｍの厚さの酸化シリコンからなるゲート絶縁膜１３を
形成する。さらに例えばＣＶＤ法により、シリコン膜と
して例えば多結晶シリコン膜を、例えば２００ｎｍの厚
さに形成し、引き続いて後にオフセット絶縁膜６１とな
る、例えばリンをドーピングした酸化シリコン膜〔例え
ばリンシリケートガラス（ＰＳＧ）膜〕を１５０ｎｍの
厚さに形成する。このようにオフセット絶縁膜６１は上
記素子分離膜１２に対して選択的に除去可能な材料で形
成される。その後、リソグラフィー技術とエッチング技
術とにより、第１，第２領域１１Ａ，１１Ｂの所定の位
置に、リンをドーピングした酸化シリコン膜からなるオ
フセット絶縁膜６１を上部に設けたもので、多結晶シリ
コン膜からなる複数のゲート電極１４を形成する。な
お、素子分離膜１２上には直接ゲート電極１４が形成さ
れている。次に図示はしないがソース・ドレイン電極の
拡張電極用の不純物ドーピング（例えばイオン注入）を
行う。
【００８７】次いで例えばＣＶＤ法により酸化シリコン
膜を例えば１０ｎｍの厚さに堆積しさらに窒化シリコン
膜を１５０ｎｍの厚さに堆積した後、それらを異方性エ
ッチングして、オフセット絶縁膜６１とゲート電極１４
との側部に上記酸化シリコン膜と窒化シリコン膜とから
なるサイドウォール絶縁膜１５を形成する。
膜を例えば１０ｎｍの厚さに堆積しさらに窒化シリコン
膜を１５０ｎｍの厚さに堆積した後、それらを異方性エ
ッチングして、オフセット絶縁膜６１とゲート電極１４
との側部に上記酸化シリコン膜と窒化シリコン膜とから
なるサイドウォール絶縁膜１５を形成する。
【００８８】次に例えばＣＶＤ法によって、半導体基板
１１上の全域にわたってゲート電極１４（オフセット絶
縁膜６１も含む）を覆う状態に絶縁膜１６を、例えば５
ｎｍの厚さのリンをドーピングした酸化シリコン膜で形
成する。
１１上の全域にわたってゲート電極１４（オフセット絶
縁膜６１も含む）を覆う状態に絶縁膜１６を、例えば５
ｎｍの厚さのリンをドーピングした酸化シリコン膜で形
成する。
【００８９】次に図８の（２）に示すように、上記絶縁
膜１６上に第１の膜５１を、例えば通常の塗布技術によ
って、通常の半導体装置製造に用いられる感光性有機膜
のレジストを５００ｎｍの厚さに塗布して形成する。こ
の第１の膜５１は、感光性を有し、絶縁膜１６およびオ
フセット絶縁膜６１をエッチングする際のマスクになる
もので、上記半導体基板１１、ゲート電極１４、サイド
ウォール絶縁膜１５および絶縁膜１６に対して第１の膜
５１が選択的に除去できるものであれば、その材質は問
わない。続いて通常のリソグラフィー技術によって第１
領域１１Ａ上の上記第１の膜５１を除去して開口部５２
を形成する。
膜１６上に第１の膜５１を、例えば通常の塗布技術によ
って、通常の半導体装置製造に用いられる感光性有機膜
のレジストを５００ｎｍの厚さに塗布して形成する。こ
の第１の膜５１は、感光性を有し、絶縁膜１６およびオ
フセット絶縁膜６１をエッチングする際のマスクになる
もので、上記半導体基板１１、ゲート電極１４、サイド
ウォール絶縁膜１５および絶縁膜１６に対して第１の膜
５１が選択的に除去できるものであれば、その材質は問
わない。続いて通常のリソグラフィー技術によって第１
領域１１Ａ上の上記第１の膜５１を除去して開口部５２
を形成する。
【００９０】その後、図５の（３）に示すように、上記
第１の膜５１を異方性エッチングによって例えば３００
ｎｍ程度の厚さをエッチングして、第２領域１１Ｂのゲ
ート電極１４上の絶縁膜１６を露出させる。
第１の膜５１を異方性エッチングによって例えば３００
ｎｍ程度の厚さをエッチングして、第２領域１１Ｂのゲ
ート電極１４上の絶縁膜１６を露出させる。
【００９１】そして上記絶縁膜１６とオフセット絶縁膜
６１とをサイドウォール絶縁膜１５に較べてエッチング
レートが例えば３０以上となるような条件でエッチング
を行って、第１領域１１Ａの絶縁膜１６とオフセット絶
縁膜６１および第２領域１１Ｂのゲート電極１４上の絶
縁膜１６およびオフセット絶縁膜６１を除去する。この
エッチングは、例えば希フッ酸溶液を用いたウエットエ
ッチングで行う。その条件としては、例えば水：フッ酸
＝１００：１の希フッ酸溶液を用い、エッチング時間を
３００秒とする。
６１とをサイドウォール絶縁膜１５に較べてエッチング
レートが例えば３０以上となるような条件でエッチング
を行って、第１領域１１Ａの絶縁膜１６とオフセット絶
縁膜６１および第２領域１１Ｂのゲート電極１４上の絶
縁膜１６およびオフセット絶縁膜６１を除去する。この
エッチングは、例えば希フッ酸溶液を用いたウエットエ
ッチングで行う。その条件としては、例えば水：フッ酸
＝１００：１の希フッ酸溶液を用い、エッチング時間を
３００秒とする。
【００９２】その結果、図５の（４）に示すように、第
１領域１１Ａのゲート電極１４の上部および半導体基板
１１が露出されるとともに、第２領域１１Ｂのゲート電
極１４の上部が露出される。一方、第２領域１１Ｂの半
導体基板１１は絶縁膜１６に被覆された状態にある。
１領域１１Ａのゲート電極１４の上部および半導体基板
１１が露出されるとともに、第２領域１１Ｂのゲート電
極１４の上部が露出される。一方、第２領域１１Ｂの半
導体基板１１は絶縁膜１６に被覆された状態にある。
【００９３】次に上記第１の膜５１を除去する。そして
図示はしないが、ソース・ドレイン電極およびゲート電
極に不純物を注入しアニーリングを行う。このアニーリ
ング条件としては、例えば、アニーリング温度を１００
０℃、アニーリング時間を１０秒間とする。
図示はしないが、ソース・ドレイン電極およびゲート電
極に不純物を注入しアニーリングを行う。このアニーリ
ング条件としては、例えば、アニーリング温度を１００
０℃、アニーリング時間を１０秒間とする。
【００９４】その後、各ゲート電極１４上および第１領
域１１Ａの半導体基板１１上に高融点金属シリサイド層
を形成するには、前記図２によって説明したプロセスと
同様のプロセスを行えばよい。さらに前記図３によって
説明したプロセスと同様のプロセスを行うことも可能で
ある。
域１１Ａの半導体基板１１上に高融点金属シリサイド層
を形成するには、前記図２によって説明したプロセスと
同様のプロセスを行えばよい。さらに前記図３によって
説明したプロセスと同様のプロセスを行うことも可能で
ある。
【００９５】上記第６の製造方法では、上記絶縁膜１６
を除去する際にその絶縁膜１６の下部に形成されている
ゲート電極１４上のオフセット絶縁膜６１も除去するこ
とから、ゲート電極１４上にオフセット絶縁膜６１が形
成されていても、第４の製造方法と同様に、ゲート電極
１４の上部は露出されるとともに第１領域１１Ａの半導
体基板１１も露出され、第２領域１１Ｂの半導体基板１
１は絶縁膜１６に被覆された状態でいる。また、上記オ
フセット絶縁膜６１は素子分離膜１２に対して選択的に
除去可能であるため、オフセット絶縁膜６１を除去する
際には素子分離膜１２は除去されない。さらに、上記第
４，第５の製造方法に較べて第１の膜５１のみを形成
し、それをエッチングマスクとして第１，第２領域１１
Ａ，１１Ｂの絶縁膜１６の除去を行うことから、膜形成
が１工程とエッチング工程が１工程少なくなる。したが
って、工程数の削減が可能になる。
を除去する際にその絶縁膜１６の下部に形成されている
ゲート電極１４上のオフセット絶縁膜６１も除去するこ
とから、ゲート電極１４上にオフセット絶縁膜６１が形
成されていても、第４の製造方法と同様に、ゲート電極
１４の上部は露出されるとともに第１領域１１Ａの半導
体基板１１も露出され、第２領域１１Ｂの半導体基板１
１は絶縁膜１６に被覆された状態でいる。また、上記オ
フセット絶縁膜６１は素子分離膜１２に対して選択的に
除去可能であるため、オフセット絶縁膜６１を除去する
際には素子分離膜１２は除去されない。さらに、上記第
４，第５の製造方法に較べて第１の膜５１のみを形成
し、それをエッチングマスクとして第１，第２領域１１
Ａ，１１Ｂの絶縁膜１６の除去を行うことから、膜形成
が１工程とエッチング工程が１工程少なくなる。したが
って、工程数の削減が可能になる。
【００９６】上記第１〜第６実施形態のうちのいずれか
を用いることによって、例えば第１領域にロジック回路
を形成し、第２領域にＤＲＡＭ回路を形成する際に、ロ
ジック回路においてはゲート電極上および拡散層上に高
融点金属シリサイド層を形成し、ＤＲＡＭ回路において
はゲート電極上のみに高融点金属シリサイド層を形成す
ることが可能になる。このようなＤＲＡＭ回路では、基
板電極上には高融点金属シリサイド層が形成されないの
で、接続リークの増大はなく、したがって、メモリのリ
フレッシュ動作を頻繁に行う必要もなくなる。一方、ゲ
ート電極上およびロジック回路にはサリサイド技術を導
入することが可能になるので、ゲート電極の低抵抗化や
ロジック回路の高速化が図れる。
を用いることによって、例えば第１領域にロジック回路
を形成し、第２領域にＤＲＡＭ回路を形成する際に、ロ
ジック回路においてはゲート電極上および拡散層上に高
融点金属シリサイド層を形成し、ＤＲＡＭ回路において
はゲート電極上のみに高融点金属シリサイド層を形成す
ることが可能になる。このようなＤＲＡＭ回路では、基
板電極上には高融点金属シリサイド層が形成されないの
で、接続リークの増大はなく、したがって、メモリのリ
フレッシュ動作を頻繁に行う必要もなくなる。一方、ゲ
ート電極上およびロジック回路にはサリサイド技術を導
入することが可能になるので、ゲート電極の低抵抗化や
ロジック回路の高速化が図れる。
【００９７】本発明は上記第１〜第６実施形態に説明し
たプロセス条件に限定されることはなく、例えば各種成
膜方法は、記載した成膜方法以外に、各種スパッタリン
グ、各種ＣＶＤ、塗布等の方法を適宜選択できる。ま
た、上記第４〜第６実施形態ではゲート電極１４上のオ
フセット絶縁膜６１はリンをドーピングした酸化シリコ
ン膜の１層のみとしたが、他の絶縁材料を用いることも
可能であり、また絶縁材料の積層膜としてもよい。また
例えば、絶縁膜１６をリンをドーピングした酸化シリコ
ン膜により形成したが、他の絶縁材料を用いることも可
能であり、また絶縁材料の積層膜としてもよい。上記他
の絶縁材料としては、ノンドープトシリケートガラス
（ＮＳＧ）、ホウ素リンシリケートガラス（ＢＰＳＧ）
等の酸化シリコンに不純物をドーピングした膜、窒化シ
リコン膜、酸窒化シリコン膜等を適宜選択して用いるこ
とができる。
たプロセス条件に限定されることはなく、例えば各種成
膜方法は、記載した成膜方法以外に、各種スパッタリン
グ、各種ＣＶＤ、塗布等の方法を適宜選択できる。ま
た、上記第４〜第６実施形態ではゲート電極１４上のオ
フセット絶縁膜６１はリンをドーピングした酸化シリコ
ン膜の１層のみとしたが、他の絶縁材料を用いることも
可能であり、また絶縁材料の積層膜としてもよい。また
例えば、絶縁膜１６をリンをドーピングした酸化シリコ
ン膜により形成したが、他の絶縁材料を用いることも可
能であり、また絶縁材料の積層膜としてもよい。上記他
の絶縁材料としては、ノンドープトシリケートガラス
（ＮＳＧ）、ホウ素リンシリケートガラス（ＢＰＳＧ）
等の酸化シリコンに不純物をドーピングした膜、窒化シ
リコン膜、酸窒化シリコン膜等を適宜選択して用いるこ
とができる。
【００９８】
【発明の効果】以上、説明したように本発明によれば、
以下のような効果が得られる。第１の製造方法によれ
ば、半導体基板上の全域にわたって形成されている絶縁
膜を、第１の膜をマスクにして第１領域の絶縁膜を除去
することができ、第２の膜をマスクにして、第２領域の
ゲート電極上の絶縁膜を除去することができる。また第
２の製造方法によれば、半導体基板上の全域にわたって
形成されている絶縁膜を、第１の膜をマスクにして第
１，第２領域のゲート電極上の絶縁膜を除去することが
でき、第２の膜をマスクにして第２領域の絶縁膜を除去
することができる。さらに第３の製造方法によれば、半
導体基板上の全域にわたって形成されている絶縁膜を、
第１の膜をマスクにして第１領域の絶縁膜とともに第２
領域のゲート電極上の絶縁膜も同時に除去することがで
きる。したがって、ゲート電極上部とともに第１領域の
半導体基板を露出させることができ、かつ第２領域の半
導体基板を絶縁膜で被覆した状態にすることができる。
以下のような効果が得られる。第１の製造方法によれ
ば、半導体基板上の全域にわたって形成されている絶縁
膜を、第１の膜をマスクにして第１領域の絶縁膜を除去
することができ、第２の膜をマスクにして、第２領域の
ゲート電極上の絶縁膜を除去することができる。また第
２の製造方法によれば、半導体基板上の全域にわたって
形成されている絶縁膜を、第１の膜をマスクにして第
１，第２領域のゲート電極上の絶縁膜を除去することが
でき、第２の膜をマスクにして第２領域の絶縁膜を除去
することができる。さらに第３の製造方法によれば、半
導体基板上の全域にわたって形成されている絶縁膜を、
第１の膜をマスクにして第１領域の絶縁膜とともに第２
領域のゲート電極上の絶縁膜も同時に除去することがで
きる。したがって、ゲート電極上部とともに第１領域の
半導体基板を露出させることができ、かつ第２領域の半
導体基板を絶縁膜で被覆した状態にすることができる。
【００９９】また、第４，第５，第６の製造方法によれ
ば、いずれの場合も絶縁膜を除去する際にゲート電極上
のオフセット絶縁膜も除去することができる。そのた
め、ゲート電極上にオフセット絶縁膜が形成されていて
も、ゲート電極上部とともに第１領域の半導体基板を露
出させることができ、かつ第２領域の半導体基板を絶縁
膜で被覆した状態にすることができる。また、オフセッ
ト絶縁膜は素子分離膜に対して選択的に除去可能である
ので、素子分離膜を除去することなくオフセット絶縁膜
を除去することができる。
ば、いずれの場合も絶縁膜を除去する際にゲート電極上
のオフセット絶縁膜も除去することができる。そのた
め、ゲート電極上にオフセット絶縁膜が形成されていて
も、ゲート電極上部とともに第１領域の半導体基板を露
出させることができ、かつ第２領域の半導体基板を絶縁
膜で被覆した状態にすることができる。また、オフセッ
ト絶縁膜は素子分離膜に対して選択的に除去可能である
ので、素子分離膜を除去することなくオフセット絶縁膜
を除去することができる。
【０１００】よって、第１領域ではゲート電極と半導体
基板とをサリサイド化することができるとともに、コン
タクトを自己整合的に形成することができる。そのた
め、寄生抵抗の低減による高性能化とコンタクト形成の
プロセス余裕を拡大させることができるので、歩留りの
向上を図ることができる。また、第２領域の半導体基板
は絶縁膜に被覆されていて、サリサイド化されないの
で、接合リークを減少させることができる。そのため、
例えばＤＲＡＭ回路を形成した場合には、そのメモリの
保持時間が長くなるため、リフレッシュ頻度が低下し、
消費電力の低下や動作速度の向上等を図ることができ
る。
基板とをサリサイド化することができるとともに、コン
タクトを自己整合的に形成することができる。そのた
め、寄生抵抗の低減による高性能化とコンタクト形成の
プロセス余裕を拡大させることができるので、歩留りの
向上を図ることができる。また、第２領域の半導体基板
は絶縁膜に被覆されていて、サリサイド化されないの
で、接合リークを減少させることができる。そのため、
例えばＤＲＡＭ回路を形成した場合には、そのメモリの
保持時間が長くなるため、リフレッシュ頻度が低下し、
消費電力の低下や動作速度の向上等を図ることができ
る。
【図１】本発明の第１の製造方法に係わる実施形態の製
造工程図である。
造工程図である。
【図２】本発明の第１の製造方法に係わる実施形態の製
造工程図（続き）である。
造工程図（続き）である。
【図３】層間絶縁膜と接続孔の製造工程図である。
【図４】本発明の第２の製造方法に係わる実施形態の製
造工程図である。
造工程図である。
【図５】本発明の第３の製造方法に係わる実施形態の製
造工程図である。
造工程図である。
【図６】本発明の第４の製造方法に係わる実施形態の製
造工程図である。
造工程図である。
【図７】本発明の第５の製造方法に係わる実施形態の製
造工程図である。
造工程図である。
【図８】本発明の第６の製造方法に係わる実施形態の製
造工程図である。
造工程図である。
１１…半導体基板、１１Ａ…第１領域、１１Ｂ…第２領
域、１３…ゲート絶縁膜、１４…ゲート電極、１５…サ
イドウォール絶縁膜、１６…絶縁膜、１７…第１の膜、
１８…開口部、１９…第２の膜
域、１３…ゲート絶縁膜、１４…ゲート電極、１５…サ
イドウォール絶縁膜、１６…絶縁膜、１７…第１の膜、
１８…開口部、１９…第２の膜
Claims (12)
- 【請求項１】 半導体基板の第１領域と第２領域とのそ
れぞれにゲート絶縁膜を介してゲート電極を形成し、前
記各ゲート電極の側壁にサイドウォール絶縁膜を形成し
てなる該半導体基板を用い、 前記半導体基板上の全域に前記各ゲート電極を覆う絶縁
膜を形成する工程と、 前記絶縁膜上に第１の膜を形成した後前記第１領域上の
該第１の膜に開口部を形成する工程と、 前記第１の膜をマスクに用いて前記開口部内の前記絶縁
膜を除去する工程と、 前記ゲート電極および前記サイドウォール絶縁膜に対し
て選択的に除去されるもので前記半導体基板上の全域に
前記第２領域の前記絶縁膜を覆う第２の膜を形成した
後、該第２領域の前記ゲート電極上の前記絶縁膜が露出
するように前記第２の膜の上部を除去する工程と、 前記第２の膜をマスクにして前記第２領域の前記ゲート
電極上の前記絶縁膜を除去する工程と、 前記第２の膜を除去する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、 前記半導体基板はシリコン基板からなり、 前記ゲート電極はシリコンからなり、 前記第２の膜を除去する工程を行った後、 前記半導体基板上の全域に前記各ゲート電極を覆う高融
点金属膜を形成した後、熱処理を行って前記高融点金属
膜と該高融点金属膜に接している半導体基板上部および
前記高融点金属膜に接しているゲート電極上部とをシリ
サイド化反応させることにより高融点金属シリサイド層
を形成する工程と、 前記シリサイド化反応で残された未反応な前記高融点金
属膜を除去する工程とを備えたことを特徴とする半導体
装置の製造方法。 - 【請求項３】 半導体基板の第１領域と第２領域とのそ
れぞれにゲート絶縁膜を介してゲート電極を形成し、前
記各ゲート電極の側壁にサイドウォール絶縁膜を形成し
てなる該半導体基板を用い、 前記半導体基板上の全域に前記各ゲート電極を覆う絶縁
膜を形成する工程と、 前記ゲート電極および前記サイドウォール絶縁膜に対し
て選択的に除去されるもので前記絶縁膜上の全域に第１
の膜を形成した後、前記各ゲート電極上の前記絶縁膜が
露出するように該第１の膜の上部を除去する工程と、 前記第１の膜をマスクにして前記各ゲート電極上の前記
絶縁膜を除去する工程と、 前記絶縁膜上の全域に前記各ゲート電極を覆う第２の膜
を形成した後前記第１領域上の該第２の膜に開口部を形
成する工程と、 前記第２の膜をマスクに用いて前記開口部内の前記絶縁
膜を除去する工程と、 前記第２の膜を除去する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項４】 請求項３記載の半導体装置の製造方法に
おいて、 前記半導体基板はシリコン基板からなり、 前記ゲート電極はシリコンからなり、 前記第２の膜を除去する工程を行った後、 前記半導体基板上の全域に前記各ゲート電極を覆う高融
点金属膜を形成した後、熱処理を行って前記高融点金属
膜と該高融点金属膜に接している半導体基板上部および
前記高融点金属膜に接しているゲート電極上部とをシリ
サイド化反応させることにより高融点金属シリサイド層
を形成する工程と、 前記シリサイド化反応で残された未反応な前記高融点金
属膜を除去する工程とを備えたことを特徴とする半導体
装置の製造方法。 - 【請求項５】 半導体基板の第１領域と第２領域とのそ
れぞれにゲート絶縁膜を介してゲート電極を形成し、前
記各ゲート電極の側壁にサイドウォール絶縁膜を形成し
てなる該半導体基板を用い、 前記半導体基板上の全域に前記各ゲート電極を覆う絶縁
膜を形成する工程と、 前記絶縁膜上に第１の膜を形成した後前記第１領域上の
該第１の膜に開口部を形成する工程と、 前記第２領域の前記ゲート電極上の前記絶縁膜が露出す
るように前記第１の膜の上部を除去する工程と、 前記第１の膜をマスクに用いて前記開口部内の前記絶縁
膜とともに前記第２領域の前記ゲート電極上の前記絶縁
膜を除去する工程と、前記第１の膜を除去する工程とを
備えたことを特徴とする半導体装置の製造方法。 - 【請求項６】 請求項５記載の半導体装置の製造方法に
おいて、 前記半導体基板はシリコン基板からなり、 前記ゲート電極はシリコンからなり、 前記第１の膜を除去する工程を行った後、 前記半導体基板上の全域に前記各ゲート電極を覆う高融
点金属膜を形成した後、熱処理を行って前記高融点金属
膜と該高融点金属膜に接している半導体基板上部および
前記高融点金属膜に接しているゲート電極上部とをシリ
サイド化反応させることにより高融点金属シリサイド層
を形成する工程と、 前記シリサイド化反応で残された未反応な前記高融点金
属膜を除去する工程とを備えたことを特徴とする半導体
装置の製造方法。 - 【請求項７】 素子分離膜により分離された半導体基板
の第１領域と第２領域とのそれぞれにゲート絶縁膜を介
して該素子分離膜に対して選択的に除去可能なオフセッ
ト絶縁膜を上部に設けたゲート電極を形成し、前記各ゲ
ート電極の側壁にサイドウォール絶縁膜を形成してなる
該半導体基板を用い、 前記半導体基板上の全域に前記各ゲート電極を覆う絶縁
膜を形成する工程と、 前記絶縁膜上に第１の膜を形成した後前記第１領域上の
該第１の膜に開口部を形成する工程と、 前記第１の膜をマスクに用いて前記開口部内の前記絶縁
膜を除去する工程と、 前記ゲート電極および前記サイドウォール絶縁膜に対し
て選択的に除去されるもので前記半導体基板上の全域に
前記第１領域の前記ゲート電極および前記第２領域の前
記絶縁膜を覆う第２の膜を形成した後、該第２領域の前
記ゲート電極上の前記絶縁膜が露出するように前記第２
の膜の上部を除去する工程と、 前記第２の膜をマスクにして前記第２領域の前記ゲート
電極上の前記絶縁膜と前記第１領域および前記第２領域
の前記各オフセット絶縁膜とを除去する工程と、 前記第２の膜を除去する工程と を備えたことを特徴とする半導体装置の製造方法。 - 【請求項８】 請求項７記載の半導体装置の製造方法に
おいて、 前記半導体基板はシリコン基板からなり、 前記ゲート電極はシリコンからなり、 前記第２の膜を除去する工程を行った後、 前記半導体基板上の全域に前記各ゲート電極を覆う高融
点金属膜を形成した後、熱処理を行って前記高融点金属
膜と該高融点金属膜に接している半導体基板上部および
前記高融点金属膜に接しているゲート電極上部とをシリ
サイド化反応させることにより高融点金属シリサイド層
を形成する工程と、 前記シリサイド化反応で残された未反応な前記高融点金
属膜を除去する工程とを備えたことを特徴とする半導体
装置の製造方法。 - 【請求項９】 素子分離膜により分離された半導体基板
の第１領域と第２領域とのそれぞれにゲート絶縁膜を介
して該素子分離膜に対して選択的に除去可能なオフセッ
ト絶縁膜を上部に設けたゲート電極を形成し、前記各ゲ
ート電極の側壁にサイドウォール絶縁膜を形成してなる
該半導体基板を用い、 前記半導体基板上の全域に前記オフセット絶縁膜を設け
た前記各ゲート電極を覆う絶縁膜を形成する工程と、 前記ゲート電極および前記サイドウォール絶縁膜に対し
て選択的に除去されるもので前記絶縁膜上の全域に第１
の膜を形成した後、前記各ゲート電極上の前記絶縁膜が
露出するように該第１の膜の上部を除去する工程と、 前記第１の膜をマスクにして前記各ゲート電極上の前記
絶縁膜および前記各オフセット絶縁膜を除去する工程
と、 前記絶縁膜上の全域に前記各ゲート電極を覆う第２の膜
を形成した後前記第１領域上の該第１の膜に開口部を形
成する工程と、 前記第２の膜をマスクに用いて前記開口部内の前記絶縁
膜を除去する工程と、 前記第２の膜を除去する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項１０】 請求項９記載の半導体装置の製造方法
において、 前記半導体基板はシリコン基板からなり、 前記ゲート電極はシリコンからなり、 前記第２の膜を除去する工程を行った後、 前記半導体基板上の全域に前記各ゲート電極を覆う高融
点金属膜を形成した後、熱処理を行って前記高融点金属
膜と該高融点金属膜に接している半導体基板上部および
前記高融点金属膜に接しているゲート電極上部とをシリ
サイド化反応させることにより高融点金属シリサイド層
を形成する工程と、 前記シリサイド化反応で残された未反応な前記高融点金
属膜を除去する工程とを備えたことを特徴とする半導体
装置の製造方法。 - 【請求項１１】 素子分離膜により分離された半導体基
板の第１領域と第２領域とのそれぞれにゲート絶縁膜を
介して該素子分離膜に対して選択的に除去可能なオフセ
ット絶縁膜を上部に設けたゲート電極を形成し、前記各
ゲート電極の側壁にサイドウォール絶縁膜を形成してな
る該半導体基板を用い、 前記半導体基板上の全域に前記オフセット絶縁膜を設け
た前記各ゲート電極を覆う絶縁膜を形成する工程と、 前記絶縁膜上に第１の膜を形成した後前記第１領域上の
該第１の膜に開口部を形成する工程と、 前記第２領域の前記ゲート電極上の前記絶縁膜が露出す
るように前記第１の膜の上部を除去する工程と、 前記第１の膜をマスクに用いて前記第１領域の前記絶縁
膜およびオフセット絶縁膜とともに前記第２領域の前記
ゲート電極上の前記絶縁膜およびオフセット絶縁膜を除
去する工程と、 前記第１の膜を除去する工程とを備えたことを特徴とす
る半導体装置の製造方法。 - 【請求項１２】 請求項１１記載の半導体装置の製造方
法において、 前記半導体基板はシリコン基板からなり、 前記ゲート電極はシリコンからなり、 前記第１の膜を除去する工程を行った後、 前記半導体基板上の全域に前記各ゲート電極を覆う高融
点金属膜を形成した後、熱処理を行って前記高融点金属
膜と該高融点金属膜に接している半導体基板上部および
前記高融点金属膜に接しているゲート電極上部とをシリ
サイド化反応させることにより高融点金属シリサイド層
を形成する工程と、 前記シリサイド化反応で残された未反応な前記高融点金
属膜を除去する工程とを備えたことを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9325615A JPH11163326A (ja) | 1997-11-27 | 1997-11-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9325615A JPH11163326A (ja) | 1997-11-27 | 1997-11-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11163326A true JPH11163326A (ja) | 1999-06-18 |
Family
ID=18178850
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9325615A Pending JPH11163326A (ja) | 1997-11-27 | 1997-11-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11163326A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374643B1 (ko) * | 2000-12-26 | 2003-03-04 | 삼성전자주식회사 | 하부 단차를 이용한 무노광 패턴 형성방법 |
-
1997
- 1997-11-27 JP JP9325615A patent/JPH11163326A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100374643B1 (ko) * | 2000-12-26 | 2003-03-04 | 삼성전자주식회사 | 하부 단차를 이용한 무노광 패턴 형성방법 |
| US6673706B2 (en) | 2000-12-26 | 2004-01-06 | Samsung Electronics Co., Ltd. | Method of forming a pattern using a photoresist without exposing the photoresist and silicidation method incorporating the same |
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