JP2001144194A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001144194A JP2001144194A JP32711999A JP32711999A JP2001144194A JP 2001144194 A JP2001144194 A JP 2001144194A JP 32711999 A JP32711999 A JP 32711999A JP 32711999 A JP32711999 A JP 32711999A JP 2001144194 A JP2001144194 A JP 2001144194A
- Authority
- JP
- Japan
- Prior art keywords
- film
- gate electrode
- insulating film
- silicon
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 73
- 239000004065 semiconductor Substances 0.000 title claims abstract description 25
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 59
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 59
- 239000010703 silicon Substances 0.000 claims abstract description 59
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 32
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 32
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 229910052751 metal Inorganic materials 0.000 claims abstract description 20
- 239000002184 metal Substances 0.000 claims abstract description 20
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 13
- 125000006850 spacer group Chemical group 0.000 claims abstract description 12
- 238000010438 heat treatment Methods 0.000 claims abstract description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 23
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 17
- 238000002955 isolation Methods 0.000 claims description 8
- 239000003870 refractory metal Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 4
- 238000000638 solvent extraction Methods 0.000 claims 1
- 238000009792 diffusion process Methods 0.000 abstract description 7
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 230000006866 deterioration Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 35
- 239000000463 material Substances 0.000 description 10
- 239000011229 interlayer Substances 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000000206 photolithography Methods 0.000 description 4
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 101100366711 Arabidopsis thaliana SSL13 gene Proteins 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 101100366561 Panax ginseng SS11 gene Proteins 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000010405 reoxidation reaction Methods 0.000 description 1
- 239000010936 titanium Substances 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 別途ゲート電極上の絶縁膜を除去するための
工程を追加することなしに、ゲート電極と拡散領域のコ
ンタクト部の電気的な耐圧劣化を抑制することを課題と
する。 【解決手段】 シリコン基板上に、コントロールゲート
シリコン膜をその最上層に有するゲート電極形成層上に
第３絶縁膜を設ける工程と、前記各膜をシリコン基板が
露出するまでエッチングして、ゲート電極を形成すると
共にソース及びドレイン形成領域を開口させ、次いで第
３絶縁膜をゲート電極の少なくとも一方の端部に残して
除去することでコントロールゲートシリコン膜を一部露
出させる工程と、前記ゲート電極と該ゲート電極上に残
る第３絶縁膜の側壁にサイドウォールスペーサーを形成
する工程と、熱処理を行うことによって露出したコント
ロールゲートシリコン膜及びシリコン基板の上に金属シ
リサイド層を形成する工程を備えたことを特徴とする半
導体装置の製造方法により上記課題を解決する。
工程を追加することなしに、ゲート電極と拡散領域のコ
ンタクト部の電気的な耐圧劣化を抑制することを課題と
する。 【解決手段】 シリコン基板上に、コントロールゲート
シリコン膜をその最上層に有するゲート電極形成層上に
第３絶縁膜を設ける工程と、前記各膜をシリコン基板が
露出するまでエッチングして、ゲート電極を形成すると
共にソース及びドレイン形成領域を開口させ、次いで第
３絶縁膜をゲート電極の少なくとも一方の端部に残して
除去することでコントロールゲートシリコン膜を一部露
出させる工程と、前記ゲート電極と該ゲート電極上に残
る第３絶縁膜の側壁にサイドウォールスペーサーを形成
する工程と、熱処理を行うことによって露出したコント
ロールゲートシリコン膜及びシリコン基板の上に金属シ
リサイド層を形成する工程を備えたことを特徴とする半
導体装置の製造方法により上記課題を解決する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関する。更に詳しくは、本発明は、半導体装置の一
種である不揮発性半導体記憶装置の製造方法に関し、特
にサリサイド(self-Aligned Silicidation:SALICIDE)
法と自己整合コンタクト(Self-Aligned Contact:SAC)法
を用いる半導体装置の製造方法に関する。
法に関する。更に詳しくは、本発明は、半導体装置の一
種である不揮発性半導体記憶装置の製造方法に関し、特
にサリサイド(self-Aligned Silicidation:SALICIDE)
法と自己整合コンタクト(Self-Aligned Contact:SAC)法
を用いる半導体装置の製造方法に関する。
【０００２】
【従来の技術】半導体装置において、コンタクト径の縮
小によるコンタクト抵抗、拡散層の浅接合化による寄生
抵抗は増加する傾向にある。このようなコンタクト抵抗
や寄生抵抗を低減する手段として、導通が必要なシリコ
ン領域に金属を堆積させ、その後にアニールを行うこと
でシリサイドを形成し、未反応の金属を除去することで
シリサイドのみを残す自己整合シリサイド法が使われて
いる。自己整合シリサイドの従来技術を以下に述べる。
小によるコンタクト抵抗、拡散層の浅接合化による寄生
抵抗は増加する傾向にある。このようなコンタクト抵抗
や寄生抵抗を低減する手段として、導通が必要なシリコ
ン領域に金属を堆積させ、その後にアニールを行うこと
でシリサイドを形成し、未反応の金属を除去することで
シリサイドのみを残す自己整合シリサイド法が使われて
いる。自己整合シリサイドの従来技術を以下に述べる。
【０００３】図１５（ａ）〜（ｃ）は、ＭＯＳトランジ
スタに自己整合シリサイド法を適用した例である。
スタに自己整合シリサイド法を適用した例である。
【０００４】図１５（ａ）に示すように、シリコン基板
１に形成された素子分離領域１２間の活性領域上に、ゲ
ート絶縁膜１３を介してゲート電極１４が形成されてい
る。また、ゲート電極１４の両側には、ソース１５ａと
ドレイン１６ａとしての高濃度拡散層が形成されてい
る。更にゲート電極１４の側壁にはサイドウォールスペ
ーサー２８が形成されている。このような構造のゲート
電極を有するシリコン基板１上に金属膜（コバルト、チ
タン等）を堆積し、熱処理を行ってシリサイド化した
後、未反応な金属を除去してゲート電極１４、ソース１
５ａとドレイン１６ａ上に金属シリサイド層１８〜２０
を形成する。この方法では金属シリサイド層１８の底面
は、サイドウォールスペーサー２８の上部よりも高い位
置に形成される。
１に形成された素子分離領域１２間の活性領域上に、ゲ
ート絶縁膜１３を介してゲート電極１４が形成されてい
る。また、ゲート電極１４の両側には、ソース１５ａと
ドレイン１６ａとしての高濃度拡散層が形成されてい
る。更にゲート電極１４の側壁にはサイドウォールスペ
ーサー２８が形成されている。このような構造のゲート
電極を有するシリコン基板１上に金属膜（コバルト、チ
タン等）を堆積し、熱処理を行ってシリサイド化した
後、未反応な金属を除去してゲート電極１４、ソース１
５ａとドレイン１６ａ上に金属シリサイド層１８〜２０
を形成する。この方法では金属シリサイド層１８の底面
は、サイドウォールスペーサー２８の上部よりも高い位
置に形成される。
【０００５】また、一方で微細化の進展によりコンタク
トとゲート電極との距離を大きくとることが難しくなっ
てきたため、層間絶縁膜とは異なる材質の膜をゲート電
極の上部やその側壁等に形成してコンタクトがゲート電
極に接触及び接近するのを防ぐ自己整合コンタクト法が
提案されている。この方法にはいろいろな種類がある
が、よく検討されているのはシリコン窒化膜をエッチス
トップ層として用いる方法である。
トとゲート電極との距離を大きくとることが難しくなっ
てきたため、層間絶縁膜とは異なる材質の膜をゲート電
極の上部やその側壁等に形成してコンタクトがゲート電
極に接触及び接近するのを防ぐ自己整合コンタクト法が
提案されている。この方法にはいろいろな種類がある
が、よく検討されているのはシリコン窒化膜をエッチス
トップ層として用いる方法である。
【０００６】この方法を用いて自己整合的にコンタクト
を形成するためには、金属シリサイド層１８形成後に、
シリコン基板１上にゲート電極１４等を覆うシリコン窒
化膜２１を堆積する。この後、シリコン酸化膜からなる
層間絶縁膜２２を堆積する（図１５（ｂ））。そしてフ
ォトリソグラフィ、エッチング法によって層間絶縁膜２
２にコンタクトホール２３と２４を開口する。このエッ
チングは、エッチストップ層としてのシリコン窒化膜２
１に対してシリコン酸化膜からなる層間絶縁膜２２を選
択的に除去する条件でシリコン窒化膜２１の上部まで行
い、続いて金属シリサイド膜に対してシリコン窒化膜を
選択的にエッチングする条件で、金属シリサイド膜が露
出するまで行われる（図１５（ｃ））。
を形成するためには、金属シリサイド層１８形成後に、
シリコン基板１上にゲート電極１４等を覆うシリコン窒
化膜２１を堆積する。この後、シリコン酸化膜からなる
層間絶縁膜２２を堆積する（図１５（ｂ））。そしてフ
ォトリソグラフィ、エッチング法によって層間絶縁膜２
２にコンタクトホール２３と２４を開口する。このエッ
チングは、エッチストップ層としてのシリコン窒化膜２
１に対してシリコン酸化膜からなる層間絶縁膜２２を選
択的に除去する条件でシリコン窒化膜２１の上部まで行
い、続いて金属シリサイド膜に対してシリコン窒化膜を
選択的にエッチングする条件で、金属シリサイド膜が露
出するまで行われる（図１５（ｃ））。
【０００７】上記では、通常のＭＯＳトランジスタに自
己整合シリサイド法及び自己整合コンタクト法を提供し
ているが、同様な方法を不揮発性半導体記憶装置に適用
した場合のビットライン方向の断面における工程図を、
図１６（ａ）〜（ｃ）に示す。図１６（ａ）〜（ｃ）
は、図１５（ａ）〜（ｃ）に対応している。図１６
（ａ）〜（ｃ）中、２はゲート絶縁膜、３はフローティ
ングゲートシリコン膜、４はＯＮＯ膜からなるゲート間
絶縁膜、５はコントロールゲートシリコン膜をそれぞれ
示している。
己整合シリサイド法及び自己整合コンタクト法を提供し
ているが、同様な方法を不揮発性半導体記憶装置に適用
した場合のビットライン方向の断面における工程図を、
図１６（ａ）〜（ｃ）に示す。図１６（ａ）〜（ｃ）
は、図１５（ａ）〜（ｃ）に対応している。図１６
（ａ）〜（ｃ）中、２はゲート絶縁膜、３はフローティ
ングゲートシリコン膜、４はＯＮＯ膜からなるゲート間
絶縁膜、５はコントロールゲートシリコン膜をそれぞれ
示している。
【０００８】
【本発明が解決しようとする課題】しかしながら、従来
技術による自己整合コンタクト法では、コンタクトホー
ルの形成位置がずれて、ゲート電極の側壁に位置するサ
イドウォールスペーサーにかかるような場合には、コン
タクトホールに形成されるコンタクト部とゲート電極
（特にシリサイド部）との距離が狭くなり電気的な耐圧
が低下する傾向がある。
技術による自己整合コンタクト法では、コンタクトホー
ルの形成位置がずれて、ゲート電極の側壁に位置するサ
イドウォールスペーサーにかかるような場合には、コン
タクトホールに形成されるコンタクト部とゲート電極
（特にシリサイド部）との距離が狭くなり電気的な耐圧
が低下する傾向がある。
【０００９】このような問題を解決するために、たとえ
ば特開平１１−１７１８１号公報に記載された方法があ
る。この方法は、自己整合シリサイド（ＳＡＬＩＣＩＤ
Ｅ）法と自己整合コンタクト（ＳＡＣ）法を両立させる
と共に、コンタクトホール形成時にアライメントにずれ
が生じても、ゲート電極とコンタクト部の電気的な耐圧
劣化を抑制しようとするものである。この方法を図１７
（ａ）〜（ｅ）を用いて説明する。
ば特開平１１−１７１８１号公報に記載された方法があ
る。この方法は、自己整合シリサイド（ＳＡＬＩＣＩＤ
Ｅ）法と自己整合コンタクト（ＳＡＣ）法を両立させる
と共に、コンタクトホール形成時にアライメントにずれ
が生じても、ゲート電極とコンタクト部の電気的な耐圧
劣化を抑制しようとするものである。この方法を図１７
（ａ）〜（ｅ）を用いて説明する。
【００１０】図１７（ａ）はＭＯＳトランジスタの断面
を示し、図中、９は熱酸化膜、３０はオフセット酸化膜
を意味する。このＭＯＳトランジスタの全面にレジスト
層２９を塗布により形成し、エッチバックを行ってオフ
セット酸化膜３０上部を露出させる。次いで、他の部分
にレジスト層２９を残した状態で、ゲート電極１４上の
オフセット酸化膜３０を選択的に除去する（図１７
（ｂ））。
を示し、図中、９は熱酸化膜、３０はオフセット酸化膜
を意味する。このＭＯＳトランジスタの全面にレジスト
層２９を塗布により形成し、エッチバックを行ってオフ
セット酸化膜３０上部を露出させる。次いで、他の部分
にレジスト層２９を残した状態で、ゲート電極１４上の
オフセット酸化膜３０を選択的に除去する（図１７
（ｂ））。
【００１１】次に、ゲート電極１４、ソース１５ａ及び
ドレイン１６ａを同時にシリサイド化する（図１７
（ｃ））。その後、全面にシリコン窒化膜２１及び層間
絶縁膜２２を堆積した後（図１７（ｄ））、コンタクト
ホール２３と２４を形成する（図１７（ｅ））。
ドレイン１６ａを同時にシリサイド化する（図１７
（ｃ））。その後、全面にシリコン窒化膜２１及び層間
絶縁膜２２を堆積した後（図１７（ｄ））、コンタクト
ホール２３と２４を形成する（図１７（ｅ））。
【００１２】このようにして形成された構造を有するＭ
ＯＳトランジストでは、コンタクトホール２３と２４形
成時に、アライメントがずれた場合でも、オフセット酸
化膜３０及びその側壁に形成されたサイドウォールスペ
ーサー２８により、シリサイドの這い上がりを抑制する
ことができる。更に、ゲート電極１４上にシリコン窒化
膜２１があるため、ゲート電極１４とコンタクト部の電
気的な耐圧劣化を抑制することが可能となる。
ＯＳトランジストでは、コンタクトホール２３と２４形
成時に、アライメントがずれた場合でも、オフセット酸
化膜３０及びその側壁に形成されたサイドウォールスペ
ーサー２８により、シリサイドの這い上がりを抑制する
ことができる。更に、ゲート電極１４上にシリコン窒化
膜２１があるため、ゲート電極１４とコンタクト部の電
気的な耐圧劣化を抑制することが可能となる。
【００１３】上記では、ＭＯＳトランジスタについて説
明したが、この方法は、ゲート絶縁膜１３上にフローテ
ィングゲートシリコン膜３、ゲート間絶縁膜４、コント
ロールゲートシリコン膜５、窒化膜をこの順で形成し、
ゲート電極１４をコントロールゲートシリコン膜５、オ
フセット酸化膜３０を窒化膜とすることで不揮発性半導
体に適用することができる。
明したが、この方法は、ゲート絶縁膜１３上にフローテ
ィングゲートシリコン膜３、ゲート間絶縁膜４、コント
ロールゲートシリコン膜５、窒化膜をこの順で形成し、
ゲート電極１４をコントロールゲートシリコン膜５、オ
フセット酸化膜３０を窒化膜とすることで不揮発性半導
体に適用することができる。
【００１４】しかしながら、メモリセルの微細化が更に
進展すると、コンタクトホールの形成位置がずれてゲー
ト電極上にかかり、拡散領域のコンタクトとゲート電極
とで短絡することとなる。
進展すると、コンタクトホールの形成位置がずれてゲー
ト電極上にかかり、拡散領域のコンタクトとゲート電極
とで短絡することとなる。
【００１５】更に、レジスト層２９形成、エッチバッ
ク、オフセット酸化膜除去という工程が追加されるとい
う問題がある。
ク、オフセット酸化膜除去という工程が追加されるとい
う問題がある。
【００１６】また、コントロールゲートシリコン膜上を
シリサイド化するための絶縁膜除去用マスク工程が増加
するという問題がある。
シリサイド化するための絶縁膜除去用マスク工程が増加
するという問題がある。
【００１７】本発明は、別途ゲート電極上の絶縁膜を除
去するための工程を追加することなしに、ゲート電極と
拡散領域のコンタクト部の電気的な耐圧劣化を抑制する
ことを目的とするものである。
去するための工程を追加することなしに、ゲート電極と
拡散領域のコンタクト部の電気的な耐圧劣化を抑制する
ことを目的とするものである。
【００１８】
【課題を解決するための手段】かくして本発明によれ
ば、（ａ）シリコン基板上に、ゲート絶縁膜、フローテ
ィングゲートシリコン膜、ゲート間絶縁膜、コントロー
ルゲートシリコン膜をこの順で積層したゲート電極形成
層上に第３絶縁膜を設ける工程と、（ｂ）前記各膜をシ
リコン基板が露出するまでエッチングして、ゲート電極
を形成すると共にソース及びドレイン形成領域を開口さ
せ、次いで第３絶縁膜をゲート電極の少なくとも一方の
端部に残して除去することでコントロールゲートシリコ
ン膜を一部露出させる工程と、（ｃ）前記ゲート電極と
該ゲート電極上に残る第３絶縁膜の側壁にサイドウォー
ルスペーサーを形成する工程と、（ｄ）全面に高融点金
属膜を堆積する工程と、（ｅ）熱処理を行うことによっ
て該高融点金属膜と、露出したコントロールゲートシリ
コン膜及びシリコン基板とを同時にシリサイド化反応さ
せて、露出したコントロールゲートシリコン膜及びシリ
コン基板の上に金属シリサイド層を形成する工程を備え
たことを特徴とする半導体装置の製造方法が提供され
る。
ば、（ａ）シリコン基板上に、ゲート絶縁膜、フローテ
ィングゲートシリコン膜、ゲート間絶縁膜、コントロー
ルゲートシリコン膜をこの順で積層したゲート電極形成
層上に第３絶縁膜を設ける工程と、（ｂ）前記各膜をシ
リコン基板が露出するまでエッチングして、ゲート電極
を形成すると共にソース及びドレイン形成領域を開口さ
せ、次いで第３絶縁膜をゲート電極の少なくとも一方の
端部に残して除去することでコントロールゲートシリコ
ン膜を一部露出させる工程と、（ｃ）前記ゲート電極と
該ゲート電極上に残る第３絶縁膜の側壁にサイドウォー
ルスペーサーを形成する工程と、（ｄ）全面に高融点金
属膜を堆積する工程と、（ｅ）熱処理を行うことによっ
て該高融点金属膜と、露出したコントロールゲートシリ
コン膜及びシリコン基板とを同時にシリサイド化反応さ
せて、露出したコントロールゲートシリコン膜及びシリ
コン基板の上に金属シリサイド層を形成する工程を備え
たことを特徴とする半導体装置の製造方法が提供され
る。
【００１９】
【発明の実施の形態】本発明は、上記の課題を解決する
ために、既存の自己整合ソース形成のためのマスクを使
って、ゲート電極上の絶縁膜の除去時に、ゲート電極上
にシリサイド化する領域とシリコン窒化膜領域とをつく
りわけ、その後に高融点金属膜を堆積することを特徴の
１つとしている。
ために、既存の自己整合ソース形成のためのマスクを使
って、ゲート電極上の絶縁膜の除去時に、ゲート電極上
にシリサイド化する領域とシリコン窒化膜領域とをつく
りわけ、その後に高融点金属膜を堆積することを特徴の
１つとしている。
【００２０】この工程によってコンタクト部とゲート電
極（特にシリサイド部）との距離を大きくとることが可
能となる。また、コンタクトホールの形成位置がずれて
ゲート電極にかかるような場合であってもゲート電極上
にシリコン窒化膜領域があることで電気的な耐圧の低下
を防ぐことが可能となる。そして、ゲート電極上の絶縁
膜を自己整合ソースエッチングの際に同時に除去するこ
とで工程が複雑化することを防ぐことができる。
極（特にシリサイド部）との距離を大きくとることが可
能となる。また、コンタクトホールの形成位置がずれて
ゲート電極にかかるような場合であってもゲート電極上
にシリコン窒化膜領域があることで電気的な耐圧の低下
を防ぐことが可能となる。そして、ゲート電極上の絶縁
膜を自己整合ソースエッチングの際に同時に除去するこ
とで工程が複雑化することを防ぐことができる。
【００２１】以下、図面を用いて本発明を具体的に説明
する。まず、図１及び１３（ａ）が本発明の方法により
形成できる半導体装置である。図１はビットライン方向
のタングステンプラグ１０形成後の断面図であり、図１
３（ａ）は平面図である。なお、図１３（ｂ）は、平面
図である図１３（ａ）の断面との対応関係を示すための
図である。
する。まず、図１及び１３（ａ）が本発明の方法により
形成できる半導体装置である。図１はビットライン方向
のタングステンプラグ１０形成後の断面図であり、図１
３（ａ）は平面図である。なお、図１３（ｂ）は、平面
図である図１３（ａ）の断面との対応関係を示すための
図である。
【００２２】図１及び１３（ａ）の構造は以下の方法に
より得ることができる。
より得ることができる。
【００２３】まず、図２に示すように、シリコン基板１
上にＳＴＩ法により素子分離領域１２を形成する。素子
分離領域は例えばＣＶＤシリコン酸化膜からなる。次
に、シリコン基板１上にゲート絶縁膜２（トンネル絶縁
膜）を形成する。ゲート絶縁膜は例えば８〜１０ｎｍ厚
さのシリコン酸化膜からなる。ゲート絶縁膜２上にフロ
ーティングゲートシリコン膜材料層を堆積し、所望に応
じてりんのような不純物をドープし、フォトリソグラフ
ィ及びエッチング処理して、一方向（ビットライン方
向）において平行なパターンを有するフローティングゲ
ートシリコン膜３を形成する。フローティングゲートシ
リコン膜は例えば厚さ１００〜２００ｎｍの多結晶シリ
コンからなる。
上にＳＴＩ法により素子分離領域１２を形成する。素子
分離領域は例えばＣＶＤシリコン酸化膜からなる。次
に、シリコン基板１上にゲート絶縁膜２（トンネル絶縁
膜）を形成する。ゲート絶縁膜は例えば８〜１０ｎｍ厚
さのシリコン酸化膜からなる。ゲート絶縁膜２上にフロ
ーティングゲートシリコン膜材料層を堆積し、所望に応
じてりんのような不純物をドープし、フォトリソグラフ
ィ及びエッチング処理して、一方向（ビットライン方
向）において平行なパターンを有するフローティングゲ
ートシリコン膜３を形成する。フローティングゲートシ
リコン膜は例えば厚さ１００〜２００ｎｍの多結晶シリ
コンからなる。
【００２４】フローティングゲートシリコン膜の形成に
つづいて、ゲート間絶縁層形成用の材料層（例えばシリ
コン酸化膜−シリコン窒化膜−シリコン酸化膜：ＯＮＯ
からなる）を堆積させる。次いで、ゲート間絶縁膜形成
用の材料層上にコントロールゲートシリコン膜材料層を
堆積し、所望に応じてりんのような不純物をドープす
る。コントロールゲートシリコン膜材料層は例えば多結
晶シリコン層からなる。次に、コントロールゲートシリ
コン膜材料層上に第３絶縁膜形成用の材料層、例えば、
シリコン窒化膜を堆積する。シリコン窒化膜の前にシリ
コン酸化膜を堆積して第３絶縁膜形成用の材料層を2層
としてもよい。
つづいて、ゲート間絶縁層形成用の材料層（例えばシリ
コン酸化膜−シリコン窒化膜−シリコン酸化膜：ＯＮＯ
からなる）を堆積させる。次いで、ゲート間絶縁膜形成
用の材料層上にコントロールゲートシリコン膜材料層を
堆積し、所望に応じてりんのような不純物をドープす
る。コントロールゲートシリコン膜材料層は例えば多結
晶シリコン層からなる。次に、コントロールゲートシリ
コン膜材料層上に第３絶縁膜形成用の材料層、例えば、
シリコン窒化膜を堆積する。シリコン窒化膜の前にシリ
コン酸化膜を堆積して第３絶縁膜形成用の材料層を2層
としてもよい。
【００２５】続いてこれら層をフォトリソグラフィ、エ
ッチング処理してゲート電極形状にパターニングする。
このエッチングにおいて、各材料層が順次エッチングさ
れて、第３絶縁膜６、コントロールゲートシリコン膜
５、ゲート間絶縁膜４が形成される（図３と５）。更
に、このときフローティングゲートシリコン膜３もエッ
チングされ、フローティングゲートシリコン膜３の上記
エッチングに対し直角に配向された行が画定される。な
お、図３は、ワードライン方向の断面図であり、図５は
ビットライン方向の断面図である。ここで、図４に図３
と５が対応する平面図を示す。
ッチング処理してゲート電極形状にパターニングする。
このエッチングにおいて、各材料層が順次エッチングさ
れて、第３絶縁膜６、コントロールゲートシリコン膜
５、ゲート間絶縁膜４が形成される（図３と５）。更
に、このときフローティングゲートシリコン膜３もエッ
チングされ、フローティングゲートシリコン膜３の上記
エッチングに対し直角に配向された行が画定される。な
お、図３は、ワードライン方向の断面図であり、図５は
ビットライン方向の断面図である。ここで、図４に図３
と５が対応する平面図を示す。
【００２６】その結果、図３と図５のように、制御線７
が得られ、矩形フローティングゲート領域がコントロー
ルゲートシリコン膜５の下側に形成される。
が得られ、矩形フローティングゲート領域がコントロー
ルゲートシリコン膜５の下側に形成される。
【００２７】次に、拡散ソースラインをつくるためにア
レイのドレインや他サイドの隣接する素子分離膜をエッ
チングしないようなパターンのレジスト層２６を形成す
る。このレジスト層２６を用いて、ソース形成領域１５
上の露出している素子分離領域１２を除去する（図６、
図７（ａ）及び７（ｂ））。このときコントロールゲー
トシリコン膜上の第３絶縁膜６は、コントロールゲート
シリコン膜５をエッチ停止層として除去される。従っ
て、ソースを決めるレジスト層２６によれば、ゲート上
のシリサイド化する領域８も同時に決めることができ
る。
レイのドレインや他サイドの隣接する素子分離膜をエッ
チングしないようなパターンのレジスト層２６を形成す
る。このレジスト層２６を用いて、ソース形成領域１５
上の露出している素子分離領域１２を除去する（図６、
図７（ａ）及び７（ｂ））。このときコントロールゲー
トシリコン膜上の第３絶縁膜６は、コントロールゲート
シリコン膜５をエッチ停止層として除去される。従っ
て、ソースを決めるレジスト層２６によれば、ゲート上
のシリサイド化する領域８も同時に決めることができ
る。
【００２８】その後、ソース形成領域１５やドレイン形
成領域１６に適切な拡散領域をよく知られた方法を用い
て形成する。続いて、図８に示すように、熱酸化層９
（再酸化）を制御線７のまわりに熱成長させ、各々のコ
ントロールゲートシリコン膜５とフローティングゲート
シリコン膜３とをソース１５ａとドレイン１６ａから絶
縁する。
成領域１６に適切な拡散領域をよく知られた方法を用い
て形成する。続いて、図８に示すように、熱酸化層９
（再酸化）を制御線７のまわりに熱成長させ、各々のコ
ントロールゲートシリコン膜５とフローティングゲート
シリコン膜３とをソース１５ａとドレイン１６ａから絶
縁する。
【００２９】再酸化後、シリコン窒化膜のような絶縁膜
を基板上に堆積させ制御線７の上部、側部を覆い異方性
エッチングを行ってサイドウォールスペーサー１７、１
７ａ、１７ｂを形成する。この異方性エッチングではゲ
ート上のシリサイド化する領域８までエッチバックを行
うのでゲート上の第３絶縁膜６は、少し膜減りすると共
にその側壁にもサイドウォールスペーサーが形成され
る。
を基板上に堆積させ制御線７の上部、側部を覆い異方性
エッチングを行ってサイドウォールスペーサー１７、１
７ａ、１７ｂを形成する。この異方性エッチングではゲ
ート上のシリサイド化する領域８までエッチバックを行
うのでゲート上の第３絶縁膜６は、少し膜減りすると共
にその側壁にもサイドウォールスペーサーが形成され
る。
【００３０】そしてアニールをおこなってソース１５
ａ、ドレイン１６ａを画定する。そして全面にシリサイ
ドを形成するための高融点金属層（たとえばコバルト
等）を堆積する。次いでシリサイド化反応を起こさせる
ための熱処理（たとえばRTA:Rapid Thermal Anneal）を
行う。その後、硫酸過水を用いたウエットエッチングに
より未反応の高融点金属膜を除去して、ゲート電極のシ
リサイド化する領域８上と、ソース１５ａ及びドレイン
１６ａ上に金属シリサイド層１８及び２０を形成する
（図９）。
ａ、ドレイン１６ａを画定する。そして全面にシリサイ
ドを形成するための高融点金属層（たとえばコバルト
等）を堆積する。次いでシリサイド化反応を起こさせる
ための熱処理（たとえばRTA:Rapid Thermal Anneal）を
行う。その後、硫酸過水を用いたウエットエッチングに
より未反応の高融点金属膜を除去して、ゲート電極のシ
リサイド化する領域８上と、ソース１５ａ及びドレイン
１６ａ上に金属シリサイド層１８及び２０を形成する
（図９）。
【００３１】次にシリコン基板上にゲート電極等を覆う
シリコン窒化膜２１を堆積後、例えばシリコン酸化膜か
らなる層間絶縁膜２２を堆積する（図１０）。そしてフ
ォトリソグラフィ、エッチング法によって層間絶縁膜２
２にコンタクトホール２３を開口する（図１１と図１
２）。
シリコン窒化膜２１を堆積後、例えばシリコン酸化膜か
らなる層間絶縁膜２２を堆積する（図１０）。そしてフ
ォトリソグラフィ、エッチング法によって層間絶縁膜２
２にコンタクトホール２３を開口する（図１１と図１
２）。
【００３２】このエッチングはシリコン窒化膜からなる
サイドウォール１７、１７ａ、１７ｂ、ゲート電極上の
第３絶縁膜６、シリコン窒化膜２１に対して、シリコン
酸化膜からなる層間絶縁膜２２を選択的に除去する条件
にて、レジスト層２７を用いてシリコン窒化膜２１の上
部まで行う。続いて金属シリサイド膜に対してシリコン
窒化膜を選択的にエッチングする条件にて金属シリサイ
ド膜が露出するまでエッチングを行う。レジスト層２７
はエッチング後に除去する。
サイドウォール１７、１７ａ、１７ｂ、ゲート電極上の
第３絶縁膜６、シリコン窒化膜２１に対して、シリコン
酸化膜からなる層間絶縁膜２２を選択的に除去する条件
にて、レジスト層２７を用いてシリコン窒化膜２１の上
部まで行う。続いて金属シリサイド膜に対してシリコン
窒化膜を選択的にエッチングする条件にて金属シリサイ
ド膜が露出するまでエッチングを行う。レジスト層２７
はエッチング後に除去する。
【００３３】次に、コンタクトホール２３に、公知の方
法により、例えばタングステンからなるプラグ１０を導
入することで、図１の不揮発性記憶装置を形成すること
ができる。
法により、例えばタングステンからなるプラグ１０を導
入することで、図１の不揮発性記憶装置を形成すること
ができる。
【００３４】なお、図１では、ソースにコンタクトホー
ルを形成しない場合について例示しているが、図１４に
示すように、ソースにコンタクトホール２４を形成する
ことも可能である。
ルを形成しない場合について例示しているが、図１４に
示すように、ソースにコンタクトホール２４を形成する
ことも可能である。
【００３５】
【発明の効果】本発明によれば、マスク工程を増加させ
ることなく、ゲート電極上に絶縁膜領域を設けることが
でき、かつゲート電極上及びシリコン基板上を同時にシ
リサイド化して金属シリサイド層を形成できる。またゲ
ート電極上の金属シリサイドの上面はゲート電極上の絶
縁膜領域の上面よりも低い位置に形成され、絶縁膜をシ
リコン窒化膜とすることで、自己整合的に形成したコン
タクトホールがゲート電極上にかかってもコンタクトホ
ールに形成されるコンタクト部とゲート電極（特にシリ
サイド部）との短絡を回避することができる。そのた
め、コンタクト部とゲート電極（特にシリサイド部）と
のプロセス余裕ができるのでリーク電流の抑制が図れ
る。
ることなく、ゲート電極上に絶縁膜領域を設けることが
でき、かつゲート電極上及びシリコン基板上を同時にシ
リサイド化して金属シリサイド層を形成できる。またゲ
ート電極上の金属シリサイドの上面はゲート電極上の絶
縁膜領域の上面よりも低い位置に形成され、絶縁膜をシ
リコン窒化膜とすることで、自己整合的に形成したコン
タクトホールがゲート電極上にかかってもコンタクトホ
ールに形成されるコンタクト部とゲート電極（特にシリ
サイド部）との短絡を回避することができる。そのた
め、コンタクト部とゲート電極（特にシリサイド部）と
のプロセス余裕ができるのでリーク電流の抑制が図れ
る。
【００３６】また、 WSixではなく自己整合シリサイド
法を用いるため、ゲート電極上の絶縁膜をシリコン窒化
膜とすることができ自己整合コンタクト法によるコンタ
クトエッチ時のプロセス余裕が大きくなる。サイドウォ
ールをシリコン窒化膜で形成することにより、 微細化
によるドレインスペースの縮小時にもサイドウォールス
ペーサー幅を狭くしてドレインのシリサイド化領域を確
保することができる。
法を用いるため、ゲート電極上の絶縁膜をシリコン窒化
膜とすることができ自己整合コンタクト法によるコンタ
クトエッチ時のプロセス余裕が大きくなる。サイドウォ
ールをシリコン窒化膜で形成することにより、 微細化
によるドレインスペースの縮小時にもサイドウォールス
ペーサー幅を狭くしてドレインのシリサイド化領域を確
保することができる。
【図１】本発明の製造方法により得ることができる半導
体装置のビットライン方向の概略断面図である。
体装置のビットライン方向の概略断面図である。
【図２】本発明の半導体装置の製造方法のワードライン
方向の概略工程断面図である。
方向の概略工程断面図である。
【図３】本発明の半導体装置の製造方法のワードライン
方向の概略工程断面図である。
方向の概略工程断面図である。
【図４】本発明の半導体装置の製造方法の概略工程平面
図である。
図である。
【図５】本発明の半導体装置の製造方法のビットライン
方向の概略工程断面図である。
方向の概略工程断面図である。
【図６】本発明の半導体装置の製造方法の概略工程平面
図である。
図である。
【図７】本発明の半導体装置の製造方法のビットライン
方向の概略工程断面図である。
方向の概略工程断面図である。
【図８】本発明の半導体装置の製造方法のビットライン
方向の概略工程断面図である。
方向の概略工程断面図である。
【図９】本発明の半導体装置の製造方法のビットライン
方向の概略工程断面図である。
方向の概略工程断面図である。
【図１０】本発明の半導体装置の製造方法のビットライ
ン方向の概略工程断面図である。
ン方向の概略工程断面図である。
【図１１】本発明の半導体装置の製造方法のビットライ
ン方向の概略工程断面図である。
ン方向の概略工程断面図である。
【図１２】本発明の半導体装置の製造方法のビットライ
ン方向の概略工程断面図である。
ン方向の概略工程断面図である。
【図１３】本発明の製造方法により得ることができる半
導体装置の概略平面図である。
導体装置の概略平面図である。
【図１４】本発明の製造方法により得ることができる半
導体装置のビットライン方向の概略断面図である。
導体装置のビットライン方向の概略断面図である。
【図１５】従来の自己整合シリサイド法の工程及びその
問題点を説明する概略工程断面図である。
問題点を説明する概略工程断面図である。
【図１６】自己整合コンタクト法の工程及びその問題点
を説明する概略工程断面図である。
を説明する概略工程断面図である。
【図１７】従来の自己整合シリサイド法と自己整合コン
タクト法の両立を図った改良法の概略工程断面図であ
る。
タクト法の両立を図った改良法の概略工程断面図であ
る。
１ シリコン基板 ２、１３ ゲート絶縁膜 ３ フローティングゲートシリコン膜 ４ ゲート間絶縁膜 ５ コントロールゲートシリコン膜 ６ 第３絶縁膜 ７ 制御線 ８ シリサイド化する領域 ９ 熱酸化膜 １０ プラグ １２ 素子分離領域 １４ ゲート電極 １５ ソース形成領域 １５ａ ソース １６ ドレイン形成領域 １６ａ ドレイン １７、１７ａ、１７ｂ、２８ サイドウォールスペーサ
ー １８、１９、２０ 金属シリサイド層 ２１ シリコン窒化膜 ２２ 層間絶縁膜 ２３、２４ コンタクトホール ２６、２７、２９ レジスト層 ３０ オフセット酸化膜
ー １８、１９、２０ 金属シリサイド層 ２１ シリコン窒化膜 ２２ 層間絶縁膜 ２３、２４ コンタクトホール ２６、２７、２９ レジスト層 ３０ オフセット酸化膜
フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/115 Ｆターム(参考） 4M104 BB01 BB18 BB24 CC01 CC05 DD04 DD13 EE05 FF09 GG16 HH20 5F001 AA25 AA43 AB08 AD51 AD52 AF25 AG02 AG07 AG30 5F033 HH01 JJ19 KK26 RR04 SS11 VV16 XX09 XX10 5F083 EP02 EP23 EP55 EP60 EP63 GA02 GA09 GA24 GA28 JA39 JA53 KA05 KA11 MA02 MA04 MA06 MA20 NA01 5F101 BA07 BA28 BB05 BD32 BD33 BF09 BH03 BH16 BH19
Claims (4)
- 【請求項１】 （ａ）シリコン基板上に、ゲート絶縁
膜、フローティングゲートシリコン膜、ゲート間絶縁
膜、コントロールゲートシリコン膜をこの順で積層した
ゲート電極形成層上に第３絶縁膜を設ける工程と、
（ｂ）前記各膜をシリコン基板が露出するまでエッチン
グして、ゲート電極を形成すると共にソース及びドレイ
ン形成領域を開口させ、次いで第３絶縁膜をゲート電極
の少なくとも一方の端部に残して除去することでコント
ロールゲートシリコン膜を一部露出させる工程と、
（ｃ）前記ゲート電極と該ゲート電極上に残る第３絶縁
膜の側壁にサイドウォールスペーサーを形成する工程
と、（ｄ）全面に高融点金属膜を堆積する工程と、
（ｅ）熱処理を行うことによって該高融点金属膜と、露
出したコントロールゲートシリコン膜及びシリコン基板
とを同時にシリサイド化反応させて、露出したコントロ
ールゲートシリコン膜及びシリコン基板の上に金属シリ
サイド層を形成する工程を備えたことを特徴とする半導
体装置の製造方法。 - 【請求項２】 工程（ａ）の前にシリコン基板に活性領
域を仕切る素子分離領域を設ける工程を有し、工程
（ｂ）の第３ゲート絶縁膜の除去時に、ソース形成領域
上の素子分離領域の除去及びコントロールゲートシリコ
ン膜上に形成される金属シリサイド層の領域の画定を同
時に行う請求項１に記載の製造方法。 - 【請求項３】 工程（ｂ）の第３ゲート絶縁膜の除去と
ソース形成領域上の素子分離領域の除去が、シリコン膜
及びシリコン基板に対して、選択的に行われる請求項２
に記載の製造方法。 - 【請求項４】 第３絶縁膜とサイドウォールスペーサー
が、シリコン窒化膜からなる請求項１〜３のいずれか１
つに記載の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32711999A JP3439706B2 (ja) | 1999-11-17 | 1999-11-17 | 半導体装置の製造方法 |
| US09/688,683 US6562680B1 (en) | 1999-11-17 | 2000-10-17 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32711999A JP3439706B2 (ja) | 1999-11-17 | 1999-11-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001144194A true JP2001144194A (ja) | 2001-05-25 |
| JP3439706B2 JP3439706B2 (ja) | 2003-08-25 |
Family
ID=18195526
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32711999A Expired - Fee Related JP3439706B2 (ja) | 1999-11-17 | 1999-11-17 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6562680B1 (ja) |
| JP (1) | JP3439706B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026156A (ja) * | 2000-07-12 | 2002-01-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4974880B2 (ja) * | 2005-01-27 | 2012-07-11 | スパンション エルエルシー | 半導体装置及びその製造方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100388477B1 (ko) * | 2000-12-11 | 2003-06-25 | 주식회사 하이닉스반도체 | 반도체 장치의 콘택홀 형성 방법 |
| US8988130B2 (en) * | 2009-05-20 | 2015-03-24 | Qualcomm Incorporated | Method and apparatus for providing through silicon via (TSV) redundancy |
| US20110221006A1 (en) * | 2010-03-11 | 2011-09-15 | Spansion Llc | Nand array source/drain doping scheme |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5338700A (en) * | 1993-04-14 | 1994-08-16 | Micron Semiconductor, Inc. | Method of forming a bit line over capacitor array of memory cells |
| JP2663905B2 (ja) * | 1995-03-30 | 1997-10-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100206878B1 (ko) * | 1995-12-29 | 1999-07-01 | 구본준 | 반도체소자 제조방법 |
| JPH1117181A (ja) | 1997-06-26 | 1999-01-22 | Sony Corp | 半導体装置の製造方法 |
| US6251727B1 (en) * | 1998-11-27 | 2001-06-26 | Winbond Electronics Corp | Method of making select gate self-aligned to floating for split gate flash memory structure |
-
1999
- 1999-11-17 JP JP32711999A patent/JP3439706B2/ja not_active Expired - Fee Related
-
2000
- 2000-10-17 US US09/688,683 patent/US6562680B1/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002026156A (ja) * | 2000-07-12 | 2002-01-25 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP4974880B2 (ja) * | 2005-01-27 | 2012-07-11 | スパンション エルエルシー | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3439706B2 (ja) | 2003-08-25 |
| US6562680B1 (en) | 2003-05-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6992358B2 (en) | Semiconductor device and method for manufacturing the same | |
| JP2004128505A (ja) | 不揮発性メモリ装置及びその製造方法 | |
| JPH11150268A (ja) | 半導体装置及びその製造方法 | |
| JP3097657B2 (ja) | 半導体記憶装置とその製造方法 | |
| JP2000306860A (ja) | 半導体装置の製造方法 | |
| JP2002190534A (ja) | 半導体記憶装置およびその製造方法 | |
| JPH11103033A (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US7479434B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR100671627B1 (ko) | 플래쉬 메모리소자의 소스 콘택 형성방법 | |
| KR100495662B1 (ko) | 반도체 소자 제조 방법 | |
| JPH10223770A (ja) | 半導体装置及びその製造方法 | |
| JP2001015618A (ja) | 不揮発性半導体記憶装置およびその製造方法 | |
| JP3439706B2 (ja) | 半導体装置の製造方法 | |
| JPH11251527A (ja) | 半導体装置及びその製造方法 | |
| JP3168992B2 (ja) | 半導体装置の製造方法 | |
| US20040014323A1 (en) | Method of fabricating semiconductor device | |
| US6204539B1 (en) | Semiconductor apparatus and manufacturing method therefor | |
| JPH09260656A (ja) | 半導体装置の製造方法 | |
| JPH09321280A (ja) | Ｍｏｓトランジスタおよびその製造方法 | |
| JPH08274187A (ja) | 半導体装置の製造方法 | |
| US8017510B2 (en) | Semiconductor device including field-effect transistor using salicide (self-aligned silicide) structure and method of fabricating the same | |
| US6815768B1 (en) | Semiconductor integrated circuit device incorporating memory cell transistor and logic transistor, and method of manufacturing the same | |
| US20080197402A1 (en) | Methods of Forming Nonvolatile Memory Devices and Memory Devices Formed Thereby | |
| KR0129984B1 (ko) | 반도체장치 및 그 제조방법 | |
| JP2001284557A (ja) | 不揮発性半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3439706 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090613 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100613 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100613 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110613 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 9 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120613 Year of fee payment: 9 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130613 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |