JP4974880B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は半導体装置及びその製造方法、特に不揮発性メモリとその製造方法に関する。

近年、データの書換えが可能な半導体装置である不揮発性メモリが広く利用されている。このような不揮発性メモリの技術分野においては、高記憶容量化のため、メモリセルの微細化を目的とした技術開発が進められている。不揮発性メモリとしては、酸化珪素膜に囲まれた浮遊ゲートに電荷を蓄積する浮遊ゲート型フラッシュメモリが一般に利用されている。また、近年は酸化珪素膜に囲まれたトラップ層と呼ばれる窒化珪素層に電荷を蓄積するMONOS(Metal Oxide Nitride Oxide Silicon)型、SONOS(Silicon Oxide Nitride Oxide Silicon)型といったフラッシュメモリも知られている。さらに、その他様々なタイプの不揮発性メモリが提案されている。

不揮発性メモリは、酸化珪素膜に囲まれた浮遊ゲートやトラップ層等の電荷を蓄積する層(以下電荷蓄積層)に電荷を注入することにより、データの書き込みを行う。電荷蓄積層は高絶縁性の酸化珪素膜で囲まれているため電荷が長時間保持され、不揮発性となる。また、電荷蓄積層に蓄積された電荷を消失させることによってデータの消去を行う。電荷の電荷蓄積層への注入や消失は、トンネル酸化膜と呼ばれる酸化珪素膜を通し行われる。チャネル領域からホットキャリアを電荷蓄積層に注入する方法や、Ｆ−Ｎ（ファウラ・ノリドハイム）トンネル電流を用い電荷蓄積層と電荷を出し入れする方法がある。いずれの方法も、トンネル酸化膜に電荷を通過させるため、高電界を印加することが必要になる。

以下、ＮＯＲ型の浮遊ゲート型フラッシュメモリを例（従来例１）に詳述する。図１はＮＯＲ型の浮遊ゲート型フラッシュメモリのメモリセルの回路図を示している。トランジスタ（Ｔｒ）のソース（Ｓ）がソースライン（ＳＬ）に、制御ゲート（ＣＧ）がワードライン（ＷＬ）に、ドレイン（Ｄ）がビットライン（ＢＬ）に、それぞれ接続されている。

図２はこのメモリセルの断面図である。Ｐ型シリコン半導体基板１００にＮ型半導体層であるソース領域１１０、およびドレイン領域１２０が形成されており、ソース領域１１０とドレイン領域１２０の間にチャネル領域１１５が形成される。チャネル領域１１５の上部に浮遊ゲート１３０、浮遊ゲート１３０の上部に制御ゲート１４０が形成され、浮遊ゲート１３０は酸化珪素膜１３５で囲まれている。チャネル領域１１５と浮遊ゲート１３０間の酸化珪素膜１３５がトンネル酸化膜である。トランジスタは層間絶縁膜１５０で覆われ、ビットライン１６０が接続孔１６５によりドレイン領域１２０と接続されている。ソース領域１１０はソースラインに、制御ゲート１４０はワードラインにそれぞれ接続されている（図示していない）。

次に、メモリセルへのデータ書き込み、消去の動作原理について、説明する。データの書き込みは、浮遊ゲート１３０への電荷の注入により行われる。ソースラインを通しソース領域１１０に０Ｖ、ビットラインを通じドレイン領域１２０に正の電圧、例えば６Ｖ、ワードラインを通じ制御ゲート１４０に正の電圧、例えば９Ｖを印加する。これにより、チャネル領域１１５でホット・エレクトロンとなった電子がトンネル酸化膜を通過し浮遊ゲート１３０に注入され、データの書き込みが行われる。

一方、データの消去は、浮遊ゲート１３０からの電子の消失により行われる。ビットラインに接続されたドレイン領域１２０を開放し、Ｐ型シリコン半導体基板１００に正の電圧、例えば９．３Ｖ、ワードラインを通じ制御ゲート１４０を接地する。Ｐ型シリコン半導体基板１００と浮遊ゲート間１３０にＦ−Ｎトンネル電流が流れ、浮遊ゲート１３０に蓄積された電子が消失し、データの消去が行われる。さらに、データ消去を効率的に行い、メモリセルを微細化するため、ビッドラインに接続したドレイン領域１２０を開放し、Ｐ型シリコン半導体基板１００に正の電圧、例えば９．３Ｖ、ワードラインを通じ制御ゲート１４０に負の電圧、例えば、−９．３Ｖを印加し、データ消去を行う場合もある。

一方、特許文献1においては、強誘電体薄膜をゲートに用いたトランジスタを有する不揮発性メモリにおいて、トランジスタのドレイン端子にダイオードのカソード端子を接続し、ダイオードのアノード端子をビットラインに接続した不揮発性メモリが開示されている。特許文献１の発明の目的とするところは、ビットラインとドレイン間に配置されたダイオードにより、読み出しに選択されたメモリセルに接続されたビットラインから非選択のメモリセルを介してソースラインへ電荷が流出することを阻止することにある。特許文献１にはトランジスタとダイオードの構造が開示されていないが、前記発明の目的からすると、トランジスタとダイオードは別個の構成で形成されるのが一般的である。
特開２００１−２２９６８５号公報 図３

しかしながら、従来例１において、ビットラインに接続したドレイン領域１２０を開放し、Ｐ型シリコン半導体基板１００に正の電圧、例えば９．３Ｖ、ワードラインを通じ制御ゲート１４０に負の電圧、例えば、−９．３Ｖを印加し、データ消去を行う場合、ビットラインとワードラインが短絡し、ＲＡＣ (Row and Column)不良が発生するという問題がある。この原因について説明する。まず、Ｐ型シリコン半導体基板１００は正電位になっており、ドレイン領域１２０を通じ、開放されたビットライン１６０および接続孔１６５がＰ型シリコン半導体基板と同程度の正電位となっている。この結果、制御ゲート１４０とビットライン１６０の間は約１８Ｖの電位差が生じる。ここで、メモリセルの微細化のため、制御ゲート１４０と接続孔１６５の間距離が短縮されると、この領域１４５で高電界による短絡が発生してしまう。以上、従来例１を例に説明したが、不揮発性メモリにおいては、一般に高電圧を印加することによりデータの書き込み、消去を行うため、メモリセルの微細化にともない、ビットラインと他のライン短絡という問題が生じる。

一方、特許文献１においては、前述のごとく、トランジスタとダイオードは別個の構成で形成されると考えられる。このような構成では、メモリセルの微細化と相容れず、以下に説明する本発明の目的を達しないのは明らかである。

本発明は、不揮発性メモリにおいて、データの書き込み、消去の際、高電圧を印加するがゆえに発生するビットラインと他のラインの短絡を防止し、メモリセルの微細化を可能とする半導体装置および製造方法を提供することを目的とする。

本発明は、ソース領域及びドレイン領域を有する半導体基板と、前記半導体基板に設けられたゲートと、カソード領域が前記ドレイン領域に接続されたダイオードと、前記ダイオードのアノード領域に接続されたビットラインとを具備し、前記ドレイン領域及び前記カソード領域が、共通のＮ型半導体領域であるドレイン・カソード共通領域からなる半導体装置である。本発明によれば、ビットラインとドレイン領域間に、ドレイン領域からビットライン方向が逆方向となるダイオードを配置することにより、ビットラインが基板と同電位となることを防止する。これにより、メモリセルを微細化した場合であっても、ビットラインと他のライン間が高電界となることを防ぎ、高電界による短絡を防止することができる。さらに、ドレイン領域とカソード領域が共通のため、メモリセルの微細化に適している。これらの結果、微細化可能な半導体装置を提供することができる。

本発明は、前記アノード領域が、前記ドレイン・カソード共通領域に下部および側部を囲まれたＰ型半導体領域である半導体装置である。本発明によれば、アノード領域をカソード領域内に形成することにより、メモリセルの更なる微細化が可能な半導体装置を提供することができる。

本発明は、前記ゲートの表面に接する第１の珪化金属層と、前記アノード領域に下部および側部を囲まれた第２の珪化金属層を具備し、前記第２の珪化金属層がビットラインに接続された半導体装置である。本発明によれば、第１の珪化金属層を形成する際、アノード領域とカソード領域が短絡することを防止することができる。

本発明は、前記ゲートは、制御ゲートおよび浮遊ゲートを含む半導体装置である。また、データ消去を、前記半導体基板に正の電圧を印加し、前記制御ゲートに負の電圧を印加し、前記ビットラインを開放状態として行う半導体装置である。本発明によれば、データの消去時に制御ゲートと前記ビットラインの間に大きな電位差が生じる不揮発メモリにおいてもメモリセルの微細化が可能となる。

本発明は、半導体基板に、該半導体基板上の積層体に形成された第１の開口部を介したイオン注入により、Ｎ型半導体からなるドレイン・カソード共通領域を形成する第１の工程と、前記ドレイン・カソード共通領域に、前記積層体に形成された第２の開口部を介したイオン注入により、前記ドレイン・カソード共通領域によって囲まれた下部と側部を有するＰ型半導体からなるダイオードのアノード領域を形成する第２の工程と、前記アノード領域をビットラインに接続する工程とを具備する半導体装置の製造方法である。本発明によれば、ビットラインと他のライン間の短絡を防ぎ、微細化可能な半導体装置の製造技術を提供することができる。

本発明は、前記第１の注入工程の後に、前記第１の開口部の側部に第１の側壁を形成することにより第２の開口部を形成する工程を具備する半導体装置の製造方法である。本発明によれば、前記第２の開口部を前記第１の開口部から自己整合的に形成するため、工程の簡略化を図り、よりメモリセルの微細化が可能な半導体装置の製造方法を提供することができる。

本発明は、前記第１の開口部が隣接するトランジスタのゲート間に形成された開口部である半導体装置の製造方法である。本発明によれば、第１の開口部を隣接するトランジスタのゲート間とすることにより、工程の簡略化を図り、よりメモリセルの微細化が可能な半導体装置の製造方法を提供することができる。

本発明は、前記第２の注入工程の後、前記第２の開口部の側部に第２の側壁を形成することにより第３の開口部を形成する工程と、前記ゲート表面を珪化させ第１の珪化金属層を形成すると同時に、前記第３の開口部を用い、前記アノード領域表面を珪化させ第２の珪化金属層を形成する工程とを具備する半導体装置の製造方法である。本発明によれば、ゲート表面を珪化させる際、アノード領域表面が珪化し、アノード領域がカソード領域と短絡してしまうことを防ぐ半導体装置の製造方法を提供することができる。

本発明によれば、ビットラインと他のラインの短絡を防止し、微細化可能な半導体装置を提供することができる。

図1は従来のＮＯＲ型浮遊ゲートフラッシュメモリのメモリセルの回路図である。 図２は従来のＮＯＲ型浮遊ゲートフラッシュメモリのメモリセルの断面図である。 図３は本発明の実施形態におけるＮＯＲ型浮遊ゲートフラッシュメモリのメモリセルの回路図である。 図４は本発明の実施形態におけるＮＯＲ型浮遊ゲートフラッシュメモリのメモリセルの断面図である。 図５は実施形態における製造工程を示す断面図（その１）である。 図６は実施形態における製造工程を示す断面図（その２）である。 図７は実施形態における製造工程を示す断面図（その３）である。 図８は実施形態における製造工程を示す断面図（その４）である。 図９は実施形態のドレイン・カソード共通領域およびアノード領域における、不純物濃度の注入深さ依存を示した図である。 図１０は実施形態の変形例における製造工程を示す断面図（その1）である。 図１１は実施形態の変形例における製造工程を示す断面図（その２）である。 図１２は実施形態の変形例における製造工程を示す断面図（その３）である。 図１３は実施形態の変形例における製造工程を示す断面図（その４）である。

以下、図面を参照し本発明の実施形態を説明する。図３は本発明の実施形態に係るフラッシュメモリセルの回路図を示している。トランジスタ（Ｔｒ）のソース（Ｓ）がソースライン（ＳＬ）に、制御ゲート（ＣＧ）がワードライン（ＷＬ）に、トランジスタ（Ｔｒ）のドレイン（Ｄ）はダイオード（Ｄｉ）のカソード（Ｋ）に、ダイオード（Ｄｉ）のアノード（Ａ）がビットライン（ＢＬ）に、それぞれ接続されている。

図４はこのメモリセルの断面図を示したものである。Ｐ型シリコン半導体基板２００にＮ型半導体層であるソース領域２１０およびドレイン・カソード共通領域２２０が形成されており、ソース領域２１０とドレイン・カソード共通領域２２０の間にチャネル領域２１５が形成されている。チャネル領域２１５の上部に浮遊ゲート２３０、浮遊ゲート２３０の上部に制御ゲート２４０が形成され、浮遊ゲート２３０は酸化珪素膜２３５で囲まれている。ドレイン・カソード共通領域２２０はトランジスタのドレイン領域とダイオードのカソード領域を兼ねる領域である。ダイオードのＰ型半導体であるアノード領域２２２の側部および下部は、ドレイン・カソード共通領域２２０により囲まれている。トランジスタとダイオードは層間絶縁膜２５０で覆われ、ビットライン２６０が接続孔２６５を介し、アノード領域２２２に接続されている。また、ソース領域２１０はソースラインに、制御ゲート２４０はワードラインにそれぞれ接続されている（図示していない）。

本実施形態においては、データ消去の際、ビットライン２６０を開放した状態で、Ｐ型シリコン半導体基板２００に正の電圧、例えば９．３Ｖ、制御ゲート２４０に負の電圧、例えば−９．３Ｖが印加された場合であっても、ビットライン２６０および接続孔２６５は正電位とはならない。これは、ドレイン・カソード共通領域２２０とビットライン２６０間に配置されたダイオードが、ドレインからビットラインの方向が逆方向であるためである。この結果、接続孔２６５と制御ゲート２４０の間の距離を短縮した場合であっても、接続孔２６５と制御ゲート２４０の間の電位差を小さくすることができる。これにより、接続孔２６５と制御ゲート２４０の間の領域２４５における短絡を防止し、接続孔２６５と制御ゲート２４０の距離の微細化を図ることができる。

次に、本発明にかかる実施形態の製造方法について説明する。図５ないし図８は本発明にかかる実施形態の製造方法を断面図により示した図である。図５において、Ｐ型シリコン半導体基板２００に通常の方法で浮遊ゲート２３０および制御ゲート２４０を形成する。このとき浮遊ゲート２３０は酸化珪素膜２３５で囲われている。積層体である浮遊ゲート２３０および制御ゲート２４０のソース形成予定領域の上部に第４の開口部２８５、ドレイン・カソード共通領域形成予定領域の上部に第１の開口部２８０が形成されている。ここで、第４の開口部２８５の開口寸法は第１の開口部２８０に比べ狭く設計される。第４の開口部２８５および第１の開口部２８０に砒素（Ａｓ）イオンを注入し、熱処理することにより、ソース領域２１０およびドレイン・カソード共通領域２２０を形成する。このときの注入条件は、例えば、イオン注入エネルギーが２０ｋｅＶ、イオンドーズ量が４ x １０^１４ｃｍ⁻²である。

次に、図６において、通常よく知られたサイドウォール法を用い、第１の開口部２８０および第４の開口部２８５の両側部に絶縁膜からなる第１の側壁２５２を形成する。ここで、サイドウォール法とは、開口部を有する積層体に、例えば窒化珪素膜をＣＶＤ法で形成したのち、前面をドライエッチングにより異方性エッチングすることにより、開口部の側部に窒化珪素膜の側壁を残存させる方法である。第１の側壁２５２は、例えば窒化珪素膜であり、例えば９０ｎｍの幅を有する。ドレイン・カソード共通領域２２０上には第１の側壁２５２の間に第２の開口部２８２が形成される。一方、ソース領域２１０上には開口部が存在しない。これは、第４の開口部２８５の両側部に形成された第１の側壁２５２が互いに接し、開口部が形成されないように設計されているためである。

次に、図７において、第２の開口部２８２にフッ化ホウ素（ＢＦ_２）をイオン注入し熱処理することにより、Ｐ型半導体のアノード領域２２２を形成する。このときのイオン注入条件は、例えば、イオン注入エネルギーが２０ｋｅＶ、イオンドーズ量が４ x １０^１４ｃｍ⁻²である。

最後に、図８において、通常の方法により、トランジスタおよびダイオード上に層間絶縁膜２５０を形成し、接続孔２６５を形成した後、ビットライン２６０を形成する。ここで、層間絶縁膜２５０は、例えば酸化珪素膜であり、接続孔２６５およびビットラインは、例えばアルミニュム（Ａｌ）または銅（Ｃｕ）である。これにより、ビットライン２６０が接続孔２６５を介し、ダイオードのアノード領域２２２と接続される。以降は通常の製造工程で本実施形態にかかるフラッシュメモリが完成する。

本実施形態で例示した注入条件における、ドレイン・カソード共通領域２２０およびアノード領域２２２での砒素およびボロン濃度の注入深さ依存を図９に示す。約１６ｎｍより浅い領域ではＰ型半導体領域となり、約１６ｎｍより深い領域ではＮ型半導体領域となっている。これにより、所望のダイオードが形成できていることがわかる。

図１０ないし図１３は本実施形態の変形例の製造方法を示している。この変形例は、制御ゲートの低抵抗化を目的に、制御ゲート表面に第１の珪化金属層を形成した例である。本変形例は、第１の珪化金属層を形成する際、アノード領域の表面全体が珪化され、アノード領域とカソード領域が短絡することの防止を目的としている。

図１０は、図５ないし図７の製造方法と同様に製造される。次に、図１１において、通常良く知られたサイドウォール法を用い、第１の側壁２５２の側部に、更に、第２の側壁２５４を形成する。これにより、第３の開口部２８４が形成される。第２の側壁２５４は、例えば窒化珪素膜を用いる。

次に、図１２において、制御ゲート２４０の表面が珪化され、第１の珪化金属層２４２が形成される。このとき、アノード領域２２２の表面であって第３の開口部２８４に面した部分も珪化され、第２の珪化金属層２２４が形成される。珪化工程は、例えば、コバルト（Ｃｏ）またはチタン（Ｔｉ）をスパッタ法で形成し、熱処理する方法で行われる。

最後に、図１３において、通常の方法でトランジスタおよびダイオード上に層間絶縁膜２５０を形成し、接続孔２６５を形成した後、ビットライン２６０を形成する。これにより、ビットライン２６０が接続孔２６５を介し、第２の珪化金属層２２４と接続される。以降は通常の製造方法により、本変形例にかかるフラッシュメモリが完成する。

本変形例においては、第3の開口部２８４がアノード領域２２２より内側にあるため、第２の珪化金属層２２４はドレイン・カソード共通領域２２０と接することがなく、ダイオードが短絡することはない。

以上、本発明の好ましい実施形態について詳述したが、本発明は係る特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。例えば、ＮＯＲ型の浮遊ゲート型フラッシュメモリ以外の浮遊ゲート型フラッシュメモリ、MONOS(Metal Oxide Nitride Oxide Silicon)型、またはSONOS(Silicon Oxide Nitride Oxide Silicon)型のフラッシュメモリにも応用することが可能である。

Claims (7)

1. ソース領域及びドレイン領域を有する半導体基板と、
   前記半導体基板上に設けられたゲートと、
   前記ゲートの側部に形成された第１の側壁と、
   カソード領域が前記ドレイン領域に接続され前記ドレイン領域及び前記カソード領域が共通のＮ型半導体領域であるドレイン・カソード共通領域からなり、アノード領域が前記ドレイン・カソード共通領域に下部および側部を囲まれたＰ型半導体領域であるダイオードと、
   前記第１の側壁の側部に形成され、かつ前記アノード領域よりも内側に位置する開口部を形成する第２の側壁と、
   前記ゲートの表面に接する第１の珪化金属層と、前記アノード領域に下部および側部を囲まれた第２の珪化金属層と、
   前記アノード領域に前記第２の珪化金属層を介し接続されたビットラインと、を具備し、
   前記アノード領域の前記ゲート電極側の端部は前記第１の側壁の真下領域に延び、
   前記第２の珪化金属層は、前記第２の側壁により形成された前記開口部に位置する前記半導体基板の表面に形成されている半導体装置。
2. 前記ゲートは、制御ゲートおよび浮遊ゲートを含む請求項１記載の半導体装置。
3. データ消去を、前記半導体基板に正の電圧を印加し、前記制御ゲートに負の電圧を印加し、前記ビットラインを開放状態として行う請求項２記載の半導体装置。
4. 半導体基板に、該半導体基板上の積層体に形成された第１の開口部を介したイオン注入により、Ｎ型半導体からなるドレイン・カソード共通領域を形成する第１の工程と、
   前記第１の開口部の側部に第１の側壁を形成することにより第２の開口部を形成する第２の工程と、
   前記ドレイン・カソード共通領域に、前記第２の開口部を介したイオン注入により、前記ドレイン・カソード共通領域によって囲まれた下部と側部を有するＰ型半導体からなるダイオードのアノード領域を形成する工程と、
   前記第２の開口部の側部に第２の側壁を形成することにより、前記アノード領域よりも内側に位置する第３の開口部を形成する工程と、
   前記ゲート表面を珪化させ第１の珪化金属層を形成すると同時に、前記第３の開口部に位置する前記アノード領域表面を珪化させ第２の珪化金属層を形成する工程と、
   前記アノード領域をビットラインに接続する工程と、を具備する半導体装置の製造方法。
5. 前記第１の工程において、前記積層体に形成された第４の開口部を介したイオン注入により、Ｎ型半導体からなるソース領域が形成され、
   前記第２の工程において、前記第１の側壁により前記第４の開口部が覆われる、請求項４記載の半導体装置の製造方法。
6. 前記第４の開口部は前記第１の開口部より狭い請求項５記載の半導体装置の製造方法。
7. 前記積層体はトランジスタのゲートとなるべき層である請求項４から６のいずれか一項記載の半導体装置の製造方法。

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