JPH0836889A

JPH0836889A - 半導体記憶装置及びその駆動方法

Info

Publication number: JPH0836889A
Application number: JP17140594A
Authority: JP
Inventors: Yoshinori Kotake; 義則小竹; Akira Asai; 明浅井; Yasushi Okuda; 寧奥田; Toshiki Mori; 俊樹森; Ichiro Nakao; 一郎中尾
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1994-07-22
Filing date: 1994-07-22
Publication date: 1996-02-06
Anticipated expiration: 2016-08-13
Also published as: JP3197158B2

Abstract

(57)【要約】【目的】不揮発性メモリセルを搭載した半導体記憶装
置において、誤読み出しを防止し、消費電力を低減す
る。【構成】アレイに、ゲート，ソース，ドレインからな
るトランジスタＴと容量部とを有する不揮発性メモリセ
ル（Ｔ11〜Ｔmn）を行列状に配置する。ビット線Ｂ１〜
Ｂｎから各トランジスタＴ11〜Ｔmnを経てソース線Ｓ１
〜Ｓｍに至る各経路の少なくとも一部位に、両端に印加
される電圧の高低によって異なる電圧−電流特性を有す
る異方向抵抗部例えばダイオードＤ11〜Ｄmnを介設す
る。これにより、メモリセルの読み出し時に、非選択メ
モリセルに生じるリーク電流を低減しあるいはその発生
を阻止し、リーク電流に起因する誤読み出しを防止す
る。同時に、消費電力も低減できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、不揮発性メモリとして
機能する複数のメモリセルからなるアレイ構造を有する
半導体記憶装置及びその駆動方法に関するものである。

【０００２】

【従来の技術】従来より、不揮発性メモリセルを搭載し
た半導体記憶装置として、例えば特開平５−２８７７８
号公報や特開平４−１５９５３号公報に開示されるごと
く、不揮発性メモリセルを構成するメモリセルのソース
に接続されるソース線にもソースデコーダを接続するよ
うにしたものが知られている。以下、図３１〜図３３を
参照しながら、従来の不揮発性メモリセルを搭載した半
導体記憶装置について説明する。図３１は従来の半導体
記憶装置のブロック回路図である。１０１はメモリセル
アレイ、１０２はロウデコーダ回路、１０３はカラムデ
コーダ回路、１０４はソースデコーダ回路である。図３
２は従来の半導体記憶装置のメモリセルアレイ１０１の
一部を示す回路図である。ここで、Ｔ11〜Ｔmnは不揮発
性メモリセルに内蔵されるトランジスタ、Ｗ１〜Ｗｍは
ワード線、Ｂ１〜Ｂｎはビット線、Ｓ１〜Ｓｍはソース
線、ＳＴ１〜ＳＴｎは列選択用トランジスタである。図
３１に示すように、各トランジスタＴ11〜Ｔmnは、ソー
ス，ドレイン及びゲートからなり、このトランジスタＴ
11〜Ｔmnのゲート下方に容量部（フローティングゲー
ト）が配置されて、不揮発性メモリセルが構成されてい
る。そして、メモリセルアレイ１０１は、各トランジス
タＴ11〜Ｔmnを内蔵するメモリセルをｍ行ｎ列の行列状
に配置して構成されている。そして、第１行に配置され
たトランジスタＴ11〜Ｔ1nのゲートはワード線Ｗ１に、
第２行に配置されたトランジスタＴ21〜Ｔ2nのゲートは
ワード線Ｗ２に、第ｍ行に配置されたトランジスタＴm1
〜Ｔmnのゲートはワード線Ｗｍにそれぞれ接続されてい
る。また、第１行に配置されたトランジスタＴ11〜Ｔ1n
のソースはソース線Ｓ１に、第２行に配置されたトラン
ジスタＴ21〜Ｔ2nのソースはソース線Ｓ２に、第ｍ行に
配置されたトランジスタＴm1〜Ｔmnのソースはソース線
Ｓｍにそれぞれ接続されている。さらに、第１列に配置
されたトランジスタＴ11〜Ｔm1のドレインはビット線Ｂ
１に、第２列に配置されたトランジスタＴ12〜Ｔm2のド
レインはビット線Ｂ２に、第ｎ列に配置されたトランジ
スタＴ1n〜Ｔmnのドレインはビット線Ｂｎにそれぞれ接
続されている。すなわち、ワード線Ｗ１〜Ｗｍとビット
線Ｂ１〜Ｂｎの交点にトランジスタを配置するＮＯＲ型
の構成である。ここで、ワード線Ｗ１〜Ｗｍとソース線
Ｓ１〜Ｓｍは同じ方向に延びて、ワード線Ｗ１〜Ｗｍは
ロウデコーダ回路１０２の各ロウデコーダＬＤ１〜ＬＤ
ｍに、ソース線Ｓ１〜Ｓｍはソースデコーダ回路１０４
のソースデコーダＳＤ１〜ＳＤｍに接続される一方、ビ
ット線Ｂ１〜Ｂｎは上記ワード線Ｗ１〜Ｗｍ及びソース
線Ｓ１〜Ｓｍとは直交する方向に延びてセンスアンプＳ
Ａ１〜ＳＡｎを介してカラムデコーダ回路１０３に接続
される。そして、後述のように、各ビット線Ｂ１〜Ｂｎ
の一部位から各トランジスタＴ11〜Ｔmnを経て各ソース
線Ｓ１〜Ｓｍに至る経路Ｐ11〜Ｐmnには、ゲートの電位
がしきい値以上でドレイン−ソース間の電位が所定値以
上のときに、容量部のメモリ状態が“０”であれば電流
が流れ、容量部のメモリ状態が“１”のときには電流が
流れないようになされている。

【０００３】次に、図３３を参照しながら、従来の半導
体記憶装置のデータ読み出し方法について説明する。Ｅ
ＥＰＲＯＭに代表される半導体記憶装置ではトランジス
タのしきい値を電気的に大きく変化させることで書き込
みと消去が行なわれる。一般には、トランジスタが読み
出し電源電圧Ｖccより高しきい値電圧にある状態を
“１”状態、トランジスタが読み出し電源電圧Ｖccより
低しきい値電圧にある状態を“０”状態と言い、以後そ
う呼ぶことにする。

【０００４】例えばトランジスタＴ22を内蔵するメモリ
セル（以下、メモリセル（Ｔ22）と記述する）を読みだ
す場合について従来の読み出し方法を説明する。まず、
選択ワード線Ｗ２を読み出し電源電圧Ｖcc（例えば５
Ｖ）にし、非選択ワード線Ｗ１、Ｗｍを接地電位Ｖss
（例えば０Ｖ）にする。同時に選択ソース線Ｓ２を接地
電位Ｖssにし、非選択ソース線Ｓ１、Ｓｍを読み出し中
間電位Ｖrm（例えば１Ｖ）又はＶrmに保ったままフロー
ティングにする。また、選択ビット線Ｂ２をセンスアン
プを介してＶrmにし、非選択ビット線Ｂ１、Ｂｎを接地
電位Ｖssに、あるいは接地電位Ｖssに保ったままフロー
ティングにする。実際には、ビット線にはセンスアンプ
が接続されているため、ビット線の電位はＶrmから僅か
に変動するが、ここでは説明を簡単にするために一定の
電圧であるとする。また、非選択ソース線と非選択ビッ
ト線をフローティングにする場合もあるとしたが、簡単
のために、非選択ソース線は読み出し中間電位Ｖrm、非
選択ビット線は接地電位Ｖssとする。メモリセル（Ｔ2
2）が“１”状態ならばメモリセル（Ｔ22）は電流を流
さず、ビット線Ｂ２には電流が流れない。メモリセル
（Ｔ22）が“０”状態ならばビット線Ｂ２からメモリセ
ル（Ｔ22）を通ってソース線Ｓ２に電流が流れる。ビッ
ト線Ｂ２の電流の有無をセンスアンプで検知することで
データが読み出される。従来の不揮発性メモリセルを搭
載した半導体記憶装置では、例えば図３３に示すように
メモリセル（Ｔ22）と同じビット線Ｂ２に接続されてい
る非選択メモリセル（Ｔ12）が過剰に低しきい値電圧状
態でデプレッション化していたとしても、ソース線Ｓ１
の電位がＶrmでありビット線Ｂ２と同電位であるため、
ビット線Ｂ２からソース線Ｓ１には電流は流れにくく、
非選択メモリセル（Ｔ12）がよほど強くデプレッション
化していない限り非選択メモリセル（Ｔ12）を誤読み出
しにはならず、読み出しマージンが広くなっている。

【０００５】

【発明が解決しようとする課題】しかしながら、従来の
不揮発性メモリセルを搭載した半導体記憶装置では書き
込みや消去動作を制御してもメモリセルの特性のばらつ
きが大きく、メモリセルを過剰にデプレッション化（し
きい値電圧が負）してしまうことも考えられる。すなわ
ち、半導体記憶装置の製造工程において、不純物濃度の
バラツキや各部の寸法のバラツキによってしきい値にあ
る程度は生じるが、半導体記憶装置の高集積化に伴い寸
法等の誤差がしきい値のバラツキを大きくする傾向があ
る。しかも、高集積化されると発熱を抑制する等の目的
で消費電力の低減を図るべく半導体記憶装置の動作電圧
は低電圧化される傾向にあるため、製造工程におけるし
きい値の分布の中心が低電圧側に移行してきている。斯
かる原因が重畳して、半導体記憶装置の微細化，高集積
化に伴い、一部のメモリセルにデプレッション化が生じ
る確率が高くなってきている。

【０００６】そして、以上のような原因により、例えば
図３３に示す選択ビット線Ｂ２に接続された非選択メモ
リセル（Ｔ12）が過剰にデプレッション化しているとき
に、“０”状態のメモリセル（Ｔ22）を読みだす場合、
ビット線Ｂ２に電流が流れビット線Ｂ２の電位が低下す
る。そのとき読み出し中間電位のソース線Ｓ１からメモ
リセル（Ｔ12）を通してビット線Ｂ２に電流が流れ、ビ
ット線Ｂ２の電位を読み出し中間電位に戻してしまう。
ビット線Ｂ２の電位が変化しなければビット線Ｂ２に接
続しされているセンスアンプＳＡ２は“０”状態のメモ
リセル（Ｔ22）を“１”状態であると判断し、誤読み出
しになる虞れがある。

【０００７】本発明の第１の目的は、読み出しの際に非
選択メモリセルにおける電流の発生を防止することによ
り、斯かる誤読み出しを防止することにある。

【０００８】また、従来の不揮発性メモリセルを搭載し
た半導体記憶装置では、図３３に示した読み出し動作に
おいて、例えば非選択メモリセル（Ｔ11）が弱いデプレ
ッションである場合にも図３３に示すようにソース線Ｓ
１からビット線Ｂ１へ電流が流れる。この電流は非選択
ビット線Ｂ１に流れるため誤読み出しにはならないが消
費電力が増加する。従来の不揮発性半導体記憶装置では
非選択ソース線や非選択ビット線をフローティングにす
る場合も述べているが、過渡電流が読み出すごとに生
じ、高速で読みだせば低消費電力化できないという問題
もあった。

【０００９】本発明の第２の目的は非選択メモリセルに
おけるリーク電流を防止することにより消費電力の低減
を図ることにある。

【００１０】

【課題を解決するための手段】上記第１の目的及び第２
の目的を達成するために本発明が講じた手段は、ゲー
ト，ソース，ドレインからなるトランジスタと容量部と
を有する不揮発性メモリセルを行列状に配列してなるア
レイ構造を有する半導体記憶装置に、ビット線から各ト
ランジスタを経て上記ソース線に至る各経路の少なくと
も一部位に、両端に印加される電圧の高低によって異な
る電圧−電流特性を示し、電流が流れやすい順方向と電
流が流れにくい逆方向とを有する異方向抵抗部を設ける
ことにある。

【００１１】また、斯かる構成を有する半導体記憶装置
の駆動方法として、選択ビット線及び選択ソース線の電
位を、両者の電位関係がメモリセルの異方向抵抗部の順
方向に一致するように、かつ高電位側を読み出し用電位
に設定し、非選択ソース線の電位を上記選択ビット線及
び選択ソース線の低電位側の電位以上でかつ上記読み出
し電位以下に設定する。

【００１２】具体的に本発明が講じた手段は、上記請求
項１〜２４に示されている。

【００１３】

【作用】請求項１〜８の発明では、メモリセルを行列状
に配置したアレイにおいて、ビット線−ソース線間の各
経路にメモリセルのトランジスタと電流の方向によって
電圧−電流特性が異なる異方向抵抗部とが直列に接続さ
れた構造となっている。したがって、読み出し動作とは
逆方向に流れる電流の大きさを小さくするか又は遮断す
ることが可能となり、いずれかのメモリセルがデプレッ
ション化していても非選択ソース線から非選択ビット線
あるいは非選択ソース線から選択ビット線といった読み
出し動作と逆方向に流れる不必要な電流が低減され又は
阻止される。これにより、誤読み出しが防止され、消費
電力も低減される。

【００１４】請求項９の発明では、各１対のメモリセル
が共通のビット線に接続されることで、メモリセルの占
有面積が低減され、集積度の向上が可能となる。

【００１５】請求項１０の発明では、２本のワード線に
対してソース線が１本で済むことになり、メモリセルの
占有面積がさらに低減される。

【００１６】請求項１１〜１３の発明では、センスアン
プの感度を高く設定することが可能となる。したがっ
て、誤読み出しの防止作用が顕著になる。

【００１７】請求項１４の発明では、フローティングゲ
ートが直線状にパターニングされているので、製造工程
が容易化されメモリセルの微細化が可能となる。

【００１８】請求項１５〜２２の発明では、上記各請求
項の発明の構造を利用した半導体記憶装置の駆動が行わ
れる。その際、非選択メモリセルの中にデプレッション
化しているものがあっても、メモリセルを通るビット線
−ソース線間の経路に異方向抵抗部が設けられており、
読みだし時には、非選択メモリセルのビット線とソース
線との電位関係が異方向抵抗部の逆方向となるように設
定されるので、非選択メモリセルにおけるリーク電流が
低減され、あるいは阻止される。したがって、この非選
択メモリセルのリーク電流に起因する誤読み出しが防止
されるとともに、消費電力も低減する。

【００１９】請求項２２〜２４の発明では、請求項１の
発明の構造を利用した書き込みやデプレッション化した
メモリセルの回復が円滑に行われる。

【００２０】

【実施例】以下、本発明の各実施例について、各々図面
を参照しながら説明する。

【００２１】（第１実施例）まず、第１実施例における
半導体記憶装置とその読み出し方法について、図１〜図
５を参照しながら説明する。図１に示すように、本実施
例の半導体記憶装置のブロック回路図は図３１に示した
従来の不揮発性メモリセルを搭載した半導体記憶装置の
ブロック回路図と同一であり説明は省略する。図１は本
発明の第１実施例に係るフラッシュ型ＥＥＰＲＯＭのメ
モリセルアレイの一部を示す回路図であって、トランジ
スタＴ11〜Ｔmnと容量部とを内蔵する複数の不揮発性メ
モリセル（Ｔ11）〜（Ｔmn）がｍ行ｎ列の行列状に配置
されたメモリセルアレイの構造となっている。図１にお
いて、各ビット線Ｂ１〜Ｂｎ，ワード線Ｗ１〜Ｗｍ、ソ
ース線Ｓ１〜Ｓｍ、各メモリセル（Ｔ11）〜（Ｔmn）、
各列選択用トランジスタＳＴ１〜ＳＴｎ、各センスアン
プＳＡ１〜ＳＡｎ、各ロウデコーダＬＤ１〜ＬＤｍ及び
各ソースデコーダＳＤ１〜ＳＤｍの構造及び配置関係
は、上記従来例における図３１に示す構造と同じであ
る。

【００２２】ここで、本実施例の特徴として、各トラン
ジスタＴ11〜Ｔmnのドレインと各ビット線Ｂ１〜Ｂｎと
の間に、ビット線側からトランジスタ側への電流の流通
のみを許容するダイオードＤ11〜Ｄmnがそれぞれ配置さ
れている。そして、この各ダイオードＤ11〜Ｄmnによ
り、各経路Ｐ11〜Ｐmnにおいて、各トランジスタＴ11〜
Ｔmnのドレインからソース方向（順方向）に流れる電流
はトランジスタの動作電流とほぼ等しく、ソースからド
レイン方向（逆方向）に流れる電流はほとんど遮断され
あるいは低減されるという電流特性が得られる。すなわ
ち、このダイオードが本発明でいう異方向抵抗部であ
る。ただし、異方向抵抗部は、逆方向における電流値が
ほぼ完全に遮断されるというダイオードとしての機能を
必ずしも有しなくても、逆方向の電流値が順方向に比べ
て小さいものであればよいが、以下の実施例では、便宜
上すべてダイオードとして表現する。

【００２３】次に、このような構造を有する半導体記憶
装置の製造工程について、図２（ａ）〜（ｃ）及び図３
（ａ）〜（ｃ）を参照しながら説明する。各図におい
て、１はＰ型半導体基板、２はトンネルＳｉＯ2 膜、３
はフローティングゲート、４は容量絶縁膜、５はポリサ
イド膜等の導電性材料からなるコントロールゲート（ポ
リサイド）、６はＳｉＯ2 膜、７はレジスト、９はｎ-
層、１０はレジスト、２１はｎ+ 層、２２はＳｉＯ2
膜、２３はレジスト、２４はサイドウオール、２５はＷ
Ｓｉx 膜である。

【００２４】まず、図２（ａ）に示すように、Ｐ型半導
体基板１の表面にトンネルＳｉＯ2膜を熱酸化により形
成し、フローティングゲート３をパターニングした後、
上記フローティングゲート３の表面に容量絶縁膜４をＣ
ＶＤ法や熱酸化法などを用いて形成し、上記フローティ
ングゲート３を覆うようにコントロールゲート５を構成
するポリサイド等の導電性材料膜と保護膜としてＳｉＯ
2 膜６を形成する。その後、上記フローティングゲート
３に交差するようにコントロールゲート５とＳｉＯ2 膜
６とをパターニングし、パターニングしたコントロール
ゲート５とＳｉＯ2 膜６とをマスクとして、自己整合的
に容量絶縁膜４、フローティングゲート、トンネルＳｉ
Ｏ2 膜２を異方性エッチング法によりエッチングする。
図２（ａ）に示される構造は、従来スタック型フローテ
ィングゲートＥＥＰＲＯＭと呼ばれるゲート構造と同一
の物である。

【００２５】次に、レジスト７を塗布してダイオードＤ
を形成する領域を開口し、Ｐ+ イオン注入を行ない、所
望の濃度に調整したｎ- 層９を形成した後（図２（ｂ）
参照）。レジスト１０を塗布し、ダイオードを形成する
領域を残して開口し、Ａｓ+イオン注入を行ない、高濃
度のｎ+ 層２１を形成する（図２（ｃ）参照）。

【００２６】次に、保護膜としてＳｉＯ2 膜２２をＣＶ
Ｄ法により堆積した後（図３（ａ）参照）、レジスト２
３を塗布してダイオードを形成する領域を開口し、異方
性エッチング法によりＳｉＯ2 膜２２をエッチングバッ
クしダイオードを形成する領域のゲート側壁にサイドウ
オール２４を残す（図３（ｂ）参照）。そして、図３
（ｃ）に示すように、半導体基板上にＷＳｉx 膜２５を
堆積した後パターニングし、ショットキーダイオードを
形成する。上記ＷＳｉx 膜２５は配線層としてパターニ
ングしてもよいし、コンタクトの埋め込み層としてパタ
ーニングしてもよい。図３（ｃ）に示すメモリセルは従
来のスタック型フローティングゲート構造メモリーセル
メモリセルのソースまたはドレイン領域に相当する領域
にショットキーダイオードが形成されており、メモリセ
ルの面積を増加させることはない。

【００２７】次に、図４を参照しながら、第１実施例に
おける半導体記憶装置の読み出し方法について説明す
る。その場合、上記ショットキーダイオードが形成され
た領域はソースでもドレインでもよいが、ここではドレ
インにショットキーダイオードが形成された場合の読み
出し方法について説明する。なお、ソースにショットキ
ーダイオードが形成された場合の読み出し方法について
は、第２実施例で説明する。

【００２８】ここでは、メモリセル（Ｔ22）を読みだす
場合について説明するものとし、メモリセル（Ｔ11）及
び（Ｔ12）は過剰にデプレッション化（しきい値が負）
していると仮定し、メモリセル（Ｔ22）を読み出す場合
について説明する。選択ワード線Ｗ２を読み出し電源電
圧Ｖcc（例えば５Ｖ）にし、非選択ワード線Ｗ１、Ｗｍ
を接地電位Ｖss（例えば０Ｖ）にする。同時に選択ソー
ス線Ｓ２をＶssに接地し、非選択ソース線Ｓ１、Ｓｍを
読み出し中間電位Ｖrm（例えば１Ｖ）にする。また、選
択ビット線Ｂ２をセンスアンプを介してＶrmにし、非選
択ビット線Ｂ１、Ｂｎを接地電位Ｖssにする。実際に
は、ビット線にはセンスアンプが接続されているため、
ビット線の電位は中間電位Ｖrmから僅かに変動するが、
ここでは説明を簡単にするためにビット線の電位は一定
の電圧Ｖrmであるとする。

【００２９】メモリセル（Ｔ22）が“１”状態ならばメ
モリセル（Ｔ22）は作動せず電流は流れない。また、メ
モリセル（Ｔ12）は過剰にデプレッション化している
が、ビット線Ｂ２と非選択ソース線Ｓ１の電位が同じで
あるためメモリセル（Ｔ12）には電流が流れない。した
がって、選択ビット線Ｂ２には電流が流れずメモリセル
（Ｔ22）が“１”状態にあることを検知できる。

【００３０】一方、メモリセル（Ｔ22）が“０”状態な
らばメモリセル（Ｔ22）が作動して電流が流れ、選択ビ
ット線Ｂ２の電位が僅かに低下する。その時、非選択ソ
ース線Ｓ１と選択ビット線Ｂ２に電位差が生じるが、非
選択メモリセル（Ｔ12）は過剰にデプレッション化して
いても、メモリセル（Ｔ12）のドレインに接続されたダ
イオードＤとは逆バイアスになるためメモリセル（Ｔ1
2）には電流が流れず、選択ビット線Ｂ２の電位を読み
出し中間電位である１Ｖに戻すことはない。したがっ
て、選択ビット線Ｂ２に電流が流れることでメモリセル
（Ｔ22）が“０”状態にあることを検知できる。また、
メモリセル（Ｔ11）も過剰にデプレッション化しており
非選択ソース線Ｓ１と非選択ビット線Ｂ１に電位差１Ｖ
が生じているがメモリセル（Ｔ11）のドレインに接続さ
れたダイオードＤ11とは逆バイアスになるためメモリセ
ル（Ｔ11）には電流が流れず、非選択ビット線Ｂ１には
電流が流れず、余分な電力消費が発生しない。

【００３１】以上、メモリセルアレイに過剰にデプレッ
ション化したメモリセルが生じても、選択ビット線の電
流によって選択したメモリセルが“１”状態であるか
“０”状態であるかを誤ることなく読み出すことがで
き、また、非選択ビット線には電流が流れないので余分
な電力消費が発生しない。

【００３２】なお、上記した第１実施例の読みだし方法
では選択ビット線の電位と非選択ソース線電位を読み出
し中間電位Ｖrmとしたが、読み出し電源電圧Ｖccとして
もよい。

【００３３】次に、図５を参照しながら、本実施例にお
いてワード線に接続されている全てのメモリセルを一括
に読み出す方法について説明する。ここでは、メモリセ
ル（Ｔ11）及び（Ｔ12）が過剰にデプレッション化（し
きい値が負）していると仮定し、ワード線Ｗ２を一括に
読み出す場合について説明する。選択ワード線Ｗ２を読
み出し電源電圧Ｖcc（例えば５Ｖ）にし、非選択ワード
線Ｗ１、Ｗｍを接地電位Ｖss（例えば０Ｖ）にする。同
時に選択ソース線Ｓ２を接地電位Ｖssにし、非選択ソー
ス線Ｓ１、Ｓｍを読み出し中間電位Ｖrm（例えば１Ｖ）
にする。全てのビット線Ｂ１、Ｂ２、Ｂｎをセンスアン
プを介してＶrmにする。実際には、ビット線にはセンス
アンプが接続されているため、ビット線の電位はＶrmか
ら僅かに変動するが、ここでは説明を簡単にするために
ビット線の電位は一定の電圧Ｖrmであるとする。メモリ
セルが“１”状態ならばビット線には電流を流さず、ビ
ット線の電位は変動しない。メモリセルが“０”状態な
らばメモリセルは電流を流し、ビット線の電位が僅かに
低下する。上記ビット線の電位の違いを各ビット線に接
続したセンスアンプを使って検知する。非選択メモリセ
ル（Ｔ11）や（Ｔ12）は過剰にデプレッション化してい
るが、非選択ソース線Ｓ１と選択ビット線Ｂ２に電位差
が生じるが、非選択メモリセル（Ｔ12）は過剰にデプレ
ッション化していても、メモリセル（Ｔ12）のドレイン
に接続されたダイオードＤとは逆バイアスになるためメ
モリセル（Ｔ12）には電流が流れず、選択ビット線Ｂ２
の電位を読み出し中間電位である１Ｖに戻すことはな
い。したがって、選択ビット線Ｂ２に電流が流れること
でメモリセル（Ｔ22）が“０”状態にあることを検知で
きる。

【００３４】また、ダイオードＤ11は逆バイアスでも僅
かにリーク電流を流すが、このようなワード線に接続さ
れている全てのメモリセルを一括に読み出す方法では、
非選択ソース線Ｓ１と全てのビット線の電位が等しいた
めに、リーク電流をも抑制することができ低消費電力化
できる。なお、上記の読みだし方法ではビット線の電位
と非選択ソース線電位を読み出し中間電位Ｖrmとした
が、読み出し電源電圧Ｖccとしてもよい。各請求項で
は、これらを総称して読み出し電位としている。

【００３５】次に、本実施例においてワード線の電位を
接地電位にしたまま読み出す方法について説明する。読
み出し方法は、図４あるいは図５で示した読み出し方法
において全てのワード線Ｗ１〜ＷｍをＶss（例えば０
Ｖ）に接地したものであり、図面は省略する。本実施例
の“０”状態におけるメモリセルのしきい値電圧を負に
設定すれば、メモリセルはワード線の電位を接地電位Ｖ
ss（例えば０Ｖ）にしても、“０”状態ならば電流を流
し、“１”状態ならば電流を流さないため、図４あるい
は図５で示した読み出し方法において全てのワード線Ｗ
１〜Ｗｍを接地電位Ｖss（例えば０Ｖ）にしても、メモ
リセルの状態をビット線電流を検知することでデータを
読みだせる。すなわち選択ソース線Ｓ２をＶssに接地
し、非選択ソース線Ｓ１、Ｓｍを読み出し中間電位Ｖrm
（例えば１Ｖ）とし、選択ビット線Ｂ２の電位をセンス
アンプを介してＶrmにし、非選択ビット線をＶssにする
ことでソース線とビット線で選択したメモリセルを読み
出すことができるのである。したがって読み出し時にワ
ード線電位の変動がなく一層の低消費電力化と低電源電
圧化が可能である。

【００３６】なお、上記第１実施例の読みだし方法では
ビット線の電位と非選択ソース線電位を読み出し中間電
位Ｖrmとしたが、読み出し電源電圧Ｖccとしてもよい。

【００３７】次に、ワード線の電位を接地電位にしたま
ま書き込む方法について説明する。これは請求項２３の
発明に相当する。本実施例の“０”状態におけるメモリ
セルのしきい値電圧を負に設定すれば、メモリセルはワ
ード線の電位を接地電位Ｖss（例えば０Ｖ）にしても電
流が流れる。ワード線を接地したまま選択ビット線を高
電位に、非選択ビット線を接地し、選択ソース線を接
地、非選択ソース線を高電位あるいはフローティングに
することで選択したメモリセルにホットエレクトロンを
発生させ、“０”状態のメモリセルを“１”状態に変化
させることができる。

【００３８】なお、上記ワード線の電位を接地電位にし
たまま書き込む方法を過剰にデプレッション化したメモ
リセルのしきい値電圧を高く戻すために用いてもよい。

【００３９】なお、上述の説明では、メモリセルへの書
き込みはホットエレクトロンの注入により行ったが、Ｆ
−Ｎ電流による書き込みを行ってもよい。ただし、本実
施例ではドレイン側にダイオードＤを設けたため、ドレ
インとフローティングゲート間に高電界を発生させて行
うＦ−Ｎ電流による書き込み方法よりは、従来のフラッ
シュ型ＥＥＰＲＯＭにおけるホットエレクトロンによる
書き込み方法の方が適している。

【００４０】（第２実施例）次に、第２実施例につい
て、図６（ａ）〜（ｄ），図７，図８，図９及び図１０
を参照しながら説明する。

【００４１】図６（ａ）〜（ｄ）は第２実施例の半導体
記憶装置の製造工程を示す。図６（ａ）〜（ｄ）におい
て、２５はレジスト、２７はｎ+ 層、２８はサイドウオ
ール、２９はオフセット領域、３０はｎ+ 層である。図
６（ａ）に示す状態では、図２（ａ）に示す状態と同様
にスタック型フローティングゲート構造を形成したもの
である。この状態の基板の上にレジスト２５を塗布し、
ダイオードを形成する領域を残して開口し、Ａｓ+ イオ
ン注入を行い高濃度ｎ+ 層２７を形成する（図６（ｂ）
参照）。次に、ＳｉＯ2 膜を堆積してエッチバックする
ことでサイドウオール２８を形成した後（図６（ｃ）参
照）、Ａｓ+ イオン注入を行い高濃度ｎ+ 層３０を形成
する（図６（ｄ）参照）。図６（ｄ）に示す状態では、
ｎ+ 層３０とフローティングゲート３とは水平方向でオ
フセットしており、このオフセット領域２９の距離はサ
イドウオール２８の膜厚で制御される。

【００４２】次に、この図６（ｄ）におけるｎ+ 層３０
−オフセット領域２９−チャネル領域の部分がダイオー
ドとほぼ類似の機能を有することを説明する。図７は、
このようなオフセット領域を内蔵するメモリセルの電圧
−電流特性をシミュレーションしたものである。縦軸は
メモリセルの動作電流、横軸はゲート（フローティング
ゲート）電圧である。ゲート長は０．５ミクロンでオフ
セット量は０．２ミクロンであり、ドレイン−ソース間
電圧は１Ｖである。同図において、実線はオフセット領
域２９と隣接するｎ+ 層３０の側を高電位にした場合の
電圧−電流特性を示し、点線はオフセット領域２９と隣
接するｎ+ 層３０側を低電位にした場合の電圧−電流特
性を示す。同図に示すように、順方向と逆方向では電流
値が２桁以上異なっていることがわかる。すなわち、ソ
ース−ドレイン間の電圧の高低の関係によって、異なる
電流特性を有する。本実施例におけるメモリセルの構造
は、図６（ｄ）の右側に示すように、便宜上ｎ+ 領域３
０の側にダイオードを付設してなる構造で表すことがで
きる。ただし、実際には、ソース−ドレイン間にダイオ
ードに相当する部分が介在した構造となっている。

【００４３】したがって、本第２実施例のオフセット領
域を内蔵したメモリセルの構造では、上記第１実施例に
おけるショットキーダイオードを付加したメモリセルに
比べて一方の電流を遮断する機能は劣るものの、電流の
流れる方向によって極端に抵抗値が異なるので、上記第
１実施例のメモリセルの構造とほぼ同様の機能が得られ
ることがわかる。特に、本第２実施例のメモリセルの構
造では、上記第１実施例のメモリセルの例とは異なり、
レジストを露光する工程が少ないと言う利点がある。

【００４４】次に、第２実施例の半導体記憶装置の読み
出し方法について、図８〜図１０を参照しながら説明す
る。本実施例の場合でも、上記第１実施例と同様に、オ
フセット領域２９に隣接するｎ+ 層３０はソース又はド
レインいずれであってもよい。本第２実施例では、オフ
セット領域２９と隣接するｎ+ 領域３０がソースである
場合について説明する。なお、オフセット領域２９に隣
接するｎ+ 領域がドレインである場合には、上記第１実
施例と同様の読み出し方法を適用することができる。

【００４５】図８は、本実施例におけるメモリセルアレ
イの構造を示し、各メモリセルはメモリセルのソース側
に、ソース側からドレイン側（つまりソース線側からビ
ット線側）への電流のみを許容するダイオードＤを接続
した構成となっている。ソースからドレイン方向に流れ
る電流はメモリセルの動作電流とほぼ等しく、ドレイン
からソース方向に流れる電流は上記ダイオードＤによっ
てほとんど遮断されるという特性を有している。

【００４６】次に、図９を参照しながら、本実施例にお
ける読み出し方法について説明する。ここではメモリセ
ル（Ｔ11）及び（Ｔ12）は過剰にデプレッション化（し
きい値が負）していると仮定し、メモリセル（Ｔ22）を
読み出す場合について説明する。選択ワード線Ｗ２を読
み出し電源電圧Ｖcc（例えば５Ｖ）にし、非選択ワード
線Ｗ１、Ｗｍを接地電位Ｖss（例えば０Ｖ）にする。同
時に選択ソース線Ｓ２を読み出し中間電位Ｖrm（例えば
１Ｖ）にし、非選択ソース線Ｓ１、Ｓｍを接地電位Ｖss
にする。また、選択ビット線Ｂ２をセンスアンプを介し
てＶssにし、非選択ビット線Ｂ１、ＢｎをＶrmにする。
実際には、ビット線にはセンスアンプが接続されている
ため、ビット線の電位はＶssから僅かに変動するが、こ
こでは説明を簡単にするためにビット線の電位は一定の
電圧Ｖssであるとする。メモリセル（Ｔ22）が“１”状
態ならばメモリセル（Ｔ22）は電流を流さない。また、
メモリセル（Ｔ12）は過剰にデプレッション化している
がビット線Ｂ２と非選択ソース線Ｓ１の電位が同じでＶ
ssであるためメモリセル（Ｔ12）には電流が流れない。
したがって、選択ビット線Ｂ２には電流が流れずメモリ
セル（Ｔ22）が“１”状態にあることを検知できる。

【００４７】一方、メモリセル（Ｔ22）が“０”状態の
場合、メモリセル（Ｔ22）が作動して電流が流れ、選択
ビット線Ｂ２の電位が僅かに上昇する。その際、選択ビ
ット線Ｂ２と非選択ソース線Ｓ１に電位差が生じるが、
非選択メモリセル（Ｔ12）は過剰にデプレッション化し
ていても、メモリセル（Ｔ12）のソースに接続されたダ
イオードＤとは逆バイアスになるためメモリセル（Ｔ1
2）には電流が流れず、選択ビット線Ｂ２の電位をＶss
に戻すことはない。したがって、選択ビット線Ｂ２に電
流が流れることで、誤読み出しを生じることなくメモリ
セル（Ｔ22）が“０”状態にあることを検知できる。ま
た、メモリセル（Ｔ11）も過剰にデプレッション化して
おり非選択ビット線Ｂ１と非選択ソース線Ｓ１に電位差
１Ｖが生じているがメモリセル（Ｔ11）のドレインに接
続されたダイオードＤとは逆バイアスになるためメモリ
セル（Ｔ11）には電流が流れず、非選択ビット線Ｂ１に
は電流が流れず、余分な電力消費が発生しない。なお、
上記読みだし方法では、選択ソース線の電位と非選択ビ
ット線電位を読み出し中間電位Ｖrmとしたが、読み出し
電源電圧Ｖccとしてもよい。

【００４８】また、上記読みだし方法では選択ビット線
の電位をセンスアンプを介して接地電位Ｖssにするとし
たが、センスアンプがリファレンス電位を必要する場合
には選択ビット線の電位を接地電位Ｖssより大きく読み
出し中間電位より小さくしてもよい。

【００４９】次に、図１０を参照しながら、本実施例に
おいてワード線に接続されている全てのメモリセルを一
括に読み出す方法について説明する。ここでは、メモリ
セル（Ｔ11）及び（Ｔ12）は過剰にデプレッション化
（しきい値が負）していると仮定し、ワード線Ｗ２を一
括に読み出す場合について説明する。選択ワード線Ｗ２
を読み出し電源電圧Ｖcc（例えば５Ｖ）にし、非選択ワ
ード線Ｗ１、Ｗｍを接地電位Ｖss（例えば０Ｖ）にす
る。同時に、選択ソース線Ｓ２を読み出し中間電位Ｖrm
（例えば１Ｖ）とし、非選択ソース線Ｓ１、Ｓｍを接地
電位Ｖssにする。全てのビット線Ｂ１、Ｂ２、Ｂｎをセ
ンスアンプを介して接地電位Ｖssにする。実際には、ビ
ット線Ｂ１〜ＢｎにはセンスアンプＳＡ１〜ＳＡｎが接
続されているため、ビット線Ｂ１〜Ｂｎの電位は接地電
位Ｖssから僅かに変動するが、ここでは、説明を簡単に
するためにビット線の電位は一定の電位Ｖssであるとす
る。

【００５０】例えばメモリセル（Ｔ2n）が“１”状態の
場合、メモリセル（Ｔ2n）は作動しないので、各ビット
線には電流が流れず、ビット線の電位は変動しない。一
方、各メモリセル（Ｔ21），（Ｔ22）が“０”の場合、
各メモリセル（Ｔ21），（Ｔ22）が作動して電流が流
れ、ビット線Ｂ２の電位が僅かに上昇する。このビット
線の電位の違いをビット線に接続したセンスアンプによ
り検知する。非選択メモリセル（Ｔ11）や（Ｔ12）は過
剰にデプレッション化しているが、非選択ソース線Ｓ１
と全てのビット線の電位が等しく接地電位Ｖssであるた
めに電流は流れない。また、ダイオードＤは逆バイアス
でも僅かにリーク電流を流すが、上記したワード線に接
続されている全てのメモリセルを一括に読み出す方法で
は上記リーク電流をも抑制することができ低消費電力化
できる。また、ワード線に接続されている全てのメモリ
セルを一括に読み出す方法とは異なり、選択ワード線と
選択ソース線のみに電圧が印加されているため、読み出
し始動時の低消費電力化が可能である。

【００５１】なお、上記した第２実施例の読みだし方法
では選択ソース線の電位を読み出し中間電位Ｖrm（例え
ば１Ｖ）としたが、読み出し電源電圧Ｖccとしてもよ
い。

【００５２】なお、上記読みだし方法では、選択ビット
線の電位をセンスアンプを介して接地電位Ｖssにすると
したが、センスアンプがリファレンス電位を必要する場
合には選択ビット線の電位を接地電位Ｖssより大きく読
み出し中間電位より小さくしてもよい。

【００５３】次に、本実施例においてワード線の電位を
接地電位にしたまま読み出す方法について説明する。読
み出し方法は図９あるいは図１０で示した読み出し方法
において全てのワード線を接地電位Ｖss（例えば０Ｖ）
にしたものであり、図面は省略する。本実施例の“０”
状態におけるメモリセルのしきい値電圧を負に設定すれ
ば、メモリセルはワード線の電位を接地電位Ｖss（例え
ば０Ｖ）にしても、“０”状態ならば電流を流し、
“１”状態ならば電流を流ささないため、図９あるいは
図１０で示した読み出し方法において、全てのワード線
をＶss（例えば０Ｖ）に接地しても、メモリセルの状態
をビット線電流を検知することでデータを読みだせる。
すなわち選択ソース線Ｓ２を読み出し中間電位Ｖrm（例
えば１Ｖ）し、非選択ソース線Ｓ１、ＳｍをＶssに接地
し、選択ビット線をセンスアンプを介してＶssに、非選
択ビット線を読み出し中間電位Ｖrmにすることでソース
線とビット線で選択したメモリセルを読み出すことがで
きるのである。したがって読み出し時にワード線電位の
変動がなく一層の低消費電力化と低電源電圧化が可能で
ある。なお、上記読みだし方法では選択ソース線の電位
を読み出し中間電位Ｖrm（例えば１Ｖ）としたが、読み
出し電源電圧Ｖccとしてもよい。

【００５４】また、上記読みだし方法では選択ビット線
の電位をセンスアンプを介して接地電位Ｖssにするとし
たが、センスアンプがリファレンス電位を必要する場合
には選択ビット線の電位を接地電位Ｖssより大きく読み
出し中間電位より小さくしてもよい。

【００５５】次に、本実施例においてホットエレクトロ
ンによる書き込み方法について説明する。本実施例で
は、ソース線からでなければメモリセルにチャネル電流
を流せない。選択ワード線を高電位に、非選択ワード線
を接地電位にし、選択ソース線を高電位に、非選択ソー
ス線を接地またはフローティングにし、選択ビット線を
接地電位にし、非選択ソース線を高電位にすることで選
択したメモリセルのソース側からドレイン側に電流を流
すことでホットエレクトロンを発生させ、書き込むこと
ができる。

【００５６】次に、ワード線の電位を接地電位にしたま
ま書き込む方法について説明する。本実施例の“０”状
態におけるメモリセルのしきい値電圧を負に設定すれ
ば、メモリセルはワード線の電位を接地電位Ｖss（例え
ば０Ｖ）にしても電流が流れる。ワード線を接地電位に
したまま選択ソース線を高電位に、非選択ソース線を接
地電位に、選択ビット線を接地電位に、非選択ビット線
を高電位あるいはフローティングにすることで選択した
メモリセルにホットエレクトロンを発生させ、“０”状
態のメモリセルを“１”状態に変化させることができ
る。

【００５７】なお、上記ワード線の電位を接地電位にし
たまま書き込む方法を過剰にデプレッション化したメモ
リセルのしきい値電圧を高く戻すために用いてもよい。

【００５８】なお、本実施例ではソース側にダイオード
Ｄを設けたため、ドレインとフローティングゲート間に
高電界を発生させやすく、上述のようなホットエレクト
ロンによる方法よりも、従来のフラッシュ型ＥＥＰＲＯ
ＭにおけるＦ−Ｎ電流による書き込み方法が好ましい。

【００５９】（第３実施例）次に、第３実施例につい
て、図１１（ａ）〜（ｃ）及び図１２を参照しながら説
明する。図１１（ａ）〜（ｃ）は、第３実施例における
半導体記憶装置のメモリセルの製造工程を示すものであ
る。図１１（ａ）〜（ｃ）において、３０はｎ+ 層、３
１はレジスト、３３はｐ層である。図１１（ａ）に示す
状態は、図２（ａ）に示す状態と同様にスタック型フロ
ーティングゲート構造を形成したものである。そして、
この状態の基板上にレジスト３１を塗布し、ダイオード
を形成する領域を残して開口し、ＢＦ2+イオン注入３２
を行いｐ層３３を形成する（図１１（ｂ）参照）。ＢＦ
2+イオン注入は大傾角で行うことが望ましく、例えば４
５度，６０KeV ，６Ｅ12atoms/cm2 の条件で行う。ただ
し、この条件に限定されるものではない。次に、図１１
（ｃ）に示す工程では、Ａｓ+ イオン注入を行って高濃
度ｎ+ 層３０を形成する。メモリセルのソース，ドレイ
ンとなる２つのｎ+層３０，３０のうち１つのｎ+ 層３
０の内方に低濃度の不純物をドープしたｐ層３３を形成
したことで、この部分の空乏層の拡がりが抑えられ、ソ
ース−ドレイン間にダイオードを形成したのと同様の作
用が生じる。図１２は、上記一方のみに低濃度のｐ層３
３を形成したメモリセルの電圧−電流特性をシミュレー
ションしたものである。縦軸はメモリセルの動作電流、
横軸はゲート（フローティングゲート）電圧である。ゲ
ート長は０．５ミクロンでｐ層の濃度は１Ｅ18atoms/cm
3 であり、オフセット状態にはなっていず、ドレイン−
ソース間電圧は１Ｖである。同図において、実線はｐ層
３３と隣接するｎ+ 層３０の側を高電位にした場合の電
圧−電流特性を示し、点線はｐ層３３と隣接するｎ+ 層
３０側を低電位にした場合の電圧−電流特性を示す。同
図に示すように、順方向と逆方向では電流値が１桁以上
異なっていることがわかる。したがって、本実施例にお
けるメモリセルの構造は、図１１（ｃ）の右側に示すよ
うに、便宜上ｎ+ 領域３０の側にダイオードを付設して
なる構造で表すことができる。ただし、実際には、ソー
ス−ドレイン間にダイオードに相当する部分が介在した
構造となっている。

【００６０】なお、ｐ層３３の濃度を濃くしてｎ+ 層３
０がオフセットになってもよい。図１１のメモリセルの
例は図６のメモリセルの例よりもサイドウオール工程が
必要ないと言う特徴がある。

【００６１】（第４実施例）次に、第４実施例につい
て、図１３（ａ）〜（ｃ）及び図１４（ａ），（ｂ）を
参照しながら説明する。図１３（ａ）〜（ｃ）及び図１
４（ａ），（ｂ）は第４実施例における半導体記憶装置
のメモリセルの製造工程を示すものである。図１３
（ａ）に示す状態では、図２（ａ）に示す状態と同様に
スタック型フローティングゲート構造となっている。こ
の状態でレジストを形成しダイオードＤを形成する領域
にＰ+ イオン注入を行ない、所望の濃度に調整したｎ-
層９を形成し（図１３（ｂ）参照）、次にダイオードＤ
を形成しない領域にＡｓ+ イオン注入を行って高濃度の
ｎ+ 層２１を形成する（図１３（ｃ）参照）。次に、保
護膜としてＳｉＯ2 膜２２をＣＶＤ法により堆積し（図
１４（ａ）参照）、ダイオードＤを形成する領域にＳｉ
Ｏ2 膜２２をエッチングバックしダイオードＤを形成す
る領域のゲート側壁にサイドウオール２４を残す（図１
４（ｅ）参照）。この状態で、レジスト３１を塗布し、
ダイオードを形成する領域を開口し、ＢＦ2+イオン注入
を行いｐ層６１を形成する。図１４（ｂ）に示すメモリ
セルは従来のスタック型フローティングゲート構造メモ
リセルのソースまたはドレイン領域に相当する領域にＰ
Ｎダイオードが形成されており、メモリセルの面積を増
加させることはない。

【００６２】この場合には、ダイオード特性が得られ、
この構造を有するメモリセルは、図１４（ｂ）の右側に
示すようなソース又はドレインに隣接してダイオードが
付設されたメモリセルとして表現できる。

【００６３】（第５実施例）次に、第５実施例につい
て、図１５、図１６（ａ），（ｂ）、図１７（ａ），
（ｂ）、図１８及び図１９に基づき説明する。

【００６４】本実施例における半導体記憶装置のブロッ
ク回路図は、図３１に示した従来の不揮発性メモリセル
を搭載した半導体記憶装置のブロック回路図と同一であ
り説明は省略する。図１５は第４実施例に係るフラッシ
ュ型ＥＥＰＲＯＭのメモリセルアレイの一部を示す回路
図である。本実施例は第１実施例の構造を高集積に実現
するために改良したものである。本実施例では、図１５
に示したように、例えば２個のメモリセル（Ｔ21ａ），
（Ｔ21ｂ）の各々のドレインにはダイオードＤ21ａ，Ｄ
21ｂの一端がそれぞれ１個ずつ接続され、それぞれのダ
イオードＤ21ａ，Ｄ21ｂの他端は共通の配線を介して共
通のビット線Ｂ１に接続されている。一方、メモリセル
（Ｔ21ａ）のソースはソース線Ｓ２に接続され、メモリ
セル（Ｔ21ｂ）のソースはソース線Ｓ３に接続されてい
る。すなわち、１対のメモリセル（Ｔ21ａ），（Ｔ21
ｂ）のソースは個別のソース線Ｓ２，Ｓ３に接続される
一方、ドレインは共通のビット線に接続されている。ま
た、この１対のメモリセル（Ｔ21ａ），（Ｔ21ｂ）が接
続されるビット線Ｂ１上で各メモリセル（Ｔ21ａ），
（Ｔ21ｂ）の隣接領域にはメモリセルは配置されていな
い。そして、ビット線Ｂ２に対し、各１対のメモリセル
（Ｔ12ａ），（Ｔ12ｂ）及び（Ｔ32ａ），（Ｔ32ｂ）が
２ビット分の間隔を隔てて配置されている。メモリセル
（Ｔ12ａ），（Ｔ12ｂ）の各ドレインは各々ダイオード
Ｄ12ａ，Ｄ12ｂを介して共通のビット線Ｂ２に接続さ
れ、メモリセル（Ｔ12ｂ）のソースは、メモリセル（Ｔ
21ａ）と共通のソース線Ｓ２に接続されている。一方の
１対のメモリセル（Ｔ32ａ），（Ｔ32ｂ）の接続状態も
同様である。

【００６５】以上の結果、ソース線Ｓ１，Ｓ３の間に２
本のワード線Ｗ1a，Ｗ1bを、ソース線Ｓ２，Ｓ３の間に
２本のワード線Ｗ2a，Ｗ2bを配置し、ビット線Ｂ１〜Ｂ
３は、ワード線とソース線とに垂直に交差するように配
置する。そして、これらの配線で形成される行列上の領
域に、２ビット一組のメモリセル（Ｔ）がチェッカー模
様状に配置されている。なお、各メモリセル（Ｔ）のゲ
ートはワード線Ｗに接続され、ＮＯＲ型にメモリセルを
配置している。また、ワード線Ｗ1a，Ｗ1b〜Ｗ3a，Ｗ3b
はそれぞれロウデコーダＬＤ1a，ＬＤ1b〜ＬＤ3a，ＬＤ
3bに、ソース線Ｓ１〜Ｓ３はそれぞれソースデコーダＳ
Ｄ１〜ＳＤ３に、ビット線Ｂ１〜Ｂ３はそれぞれ列選択
用トランジスタＳＴ１〜ＳＴ３１６を介してセンスアン
プＳＡ１〜ＳＡ３に接続されカラムデコーダに接続され
ている。

【００６６】本実施例では、読み出し方法は第１実施例
と同様の方法で読み出す。図１６（ａ）に示すメモリセ
ル（Ｔ21ａ）などを１ビット単位で読み出すか、あるい
は図１６（ｂ）に示す１本のワード線Ｗ2aを一括読み出
しする。１本のワード線一括読み出し方法ではデータが
ビット線の１本おきに出力される。また、本実施例で
は、図１６（ｃ）に示すように、あるソース線Ｓ２の両
側に配置される２本のワード線Ｗ1b，Ｗ2aを同時に選択
して、メモリセル（Ｔ12ｂ）とメモリセル（Ｔ21ａ）な
どの２ビット単位で読み出すことができる。また、図１
６（ｄ）に示すように２本のワード線Ｗ1b，Ｗ2aを一括
読み出しすることもできる。２本のワード線一括読み出
し方法ではデータが全てのビット線から出力される。た
だし、一括で読み出す場合にはセンスアンプは全てのビ
ット線に配置されている必要がある。

【００６７】なお、本実施例では、各メモリセルの対を
チェッカー模様上に配置したが、１対のメモリセルのド
レインを共通のビット線に接続する場合に、必ずしもこ
のような構成に限定されるものではない。例えば、各ワ
ード線間に互いに隣接してソース線を設けるのであれ
ば、各１対のメモリトランジスタを行列状に隙間なく配
置してもよい。

【００６８】次に、本実施例におけるメモリセル（Ｔ）
の構造について説明する。図１７（ａ）はビット線方向
の構造を示す断面図、図１７（ｂ）はそれに対応する平
面図である。また、図１８は平面図においてフローティ
ングゲートのパターニングを示したものである。図１９
はメモリセル単体のワード線方向の構造断面図を示す。
各図において、５１は素子分離、５２はソース配線、５
３は保護絶縁膜、５４は層間絶縁膜、５５はビット配
線、５６はソース線コンタクト、５７はビット線コンタ
クト、５８は活性領域、５９はパターニング後のフロー
ティングゲートである。図１８に示すように、長辺方向
がデザインルールＬの５倍で短辺方向がデザインルール
Ｌの長方形状の活性領域５８を折り重なるように形成
し、フローティングゲート５９は上記活性領域５８の長
辺方向に直線状にパターニングする。図１７（ｂ）に示
すようにワード線であるコントロールゲート５はデザイ
ンルールのラインとスペースで等間隔にパターニングさ
れ、容量絶縁膜４とフローティングゲート５９とトンネ
ルＳｉＯ2 膜２を自己整合的にエッチングする。ソース
３０をイオン注入により形成し、形成後ＳｉＯ2 膜２２
を堆積する。ＳｉＯ2 膜２２をエッチバックし、サイド
ウオール２８を形成し、イオン注入によりオフセットド
レイン２７を形成する。オーバーサイズでビットコンタ
クト５７を露光し、配線材料とＳｉＯ2 膜５３を堆積
し、ソース配線５２をパターニングする。層間膜５４を
堆積し、ビットコンタクト５７をオーバーサイズで露光
し、層間膜５４をエッチバックし、ビットコンタクト５
７を開ける。配線材料を堆積し、ビット配線５５をパタ
ーニングする。図１７（ｂ）の平面図に示すようにメモ
リセルのチャネル幅方向はビット線のデザインルールと
ビットコンタクト５７のマスクの合わせマージンにより
律速されている。図１９に示すように、メモリセル単体
のワード線方向の構造断面は活性領域に対してフローテ
ィングゲート３が非対称形である。このことは上記フロ
ーティングゲート５９を上記活性領域５８の長辺方向に
直線状にパターニングしたことに起因するもので、デザ
インルールが小さくなるほど直線状の方がパターニング
しやすく、微細化できる利点がある。

【００６９】なお、図１７等に示すレイアウトはマスク
の合わせマージンをデザインルールの半分と仮定してお
り、セル面積はデザインルールの二乗の１１倍になって
いるが、マスクの合わせマージンは露光技術に依存する
ものであり、デザインルールの半分に限定しなくてもよ
い。

【００７０】なお、図１７等に示すメモリセルは、上記
図６に示したオフセット領域を内蔵した構造を有するフ
ローティングゲートメモリセル（第２実施例）を用いて
いるが、これに限定するものではなく、第１，第３，第
４実施例に示す構造のメモリセルを用いてもよい。

【００７１】また、本実施例において、活性領域５８を
長方形としたが、露光技術などの必要に応じて部分的に
変形してもよい。

【００７２】さらに、本実施例において、フローティン
グゲート５９とコントロールゲート５とソース配線５２
は直線状であるとしたが、露光技術などの必要に応じて
部分的に変形してもよい。

【００７３】また、本実施例においてソース配線５２は
配線材料であるとしたが、拡散層で形成してもよい。

【００７４】（第６実施例）次に、第６実施例の半導体
記憶装置及びその読み出し方法について、図２０、図２
１（ａ）〜（ｄ）及び図２２を参照しながら説明する。
本実施例の半導体記憶装置のブロック回路図は、図３１
に示した従来の不揮発性メモリセルを搭載した半導体記
憶装置のブロック図と同一であり説明は省略する。図１
８（ａ）は本実施例に係るフラッシュ型ＥＥＰＲＯＭの
メモリセルアレイの一部を示す回路図である。４１はメ
モリセルとビット線１３の接点、４２はメモリセルとソ
ース線１４の接点である。本実施例は第２実施例を高集
積に実現するために改良したものである。本実施例で
は、図２０に示すように、配線の接続構造やメモリセル
の配置状態は、基本的に上記第５実施例（図１５参照）
と同じである。ただし、本実施例では、各メモリセル
（Ｔ）のソースとソース線Ｓ１〜Ｓ３との間にダイオー
ドＤを介設した点のみが異なる。

【００７５】本実施例では、読み出し方法は、上述の第
２実施例と同様の方法で読み出す。図２１（ａ）に示す
メモリセル（Ｔ21ａ）などを１ビット単位で読み出す
か、あるいは図２１（ｂ）に示す１本のワード線Ｗ2aを
一括読み出しする。１本のワード線一括読み出し方法で
はデータがビット線の１本おきに出力される。また本実
施例では、図２１（ｃ）に示すように２本のワード線Ｗ
1b，Ｗ2aを同時に選択して、メモリセル（Ｔ12ｂ）とメ
モリセル（Ｔ21ａ）などの２ビット単位で読み出すこと
ができる。また、図２１（ｄ）に示すように２本のワー
ド線Ｗ1b，Ｗ2aを一括読み出しすることもできる。２本
のワード線一括読み出し方法ではデータが全てのビット
線から出力される。また一括で読み出す場合にはセンス
アンプは全てのビット線に配置されている必要がある。

【００７６】次に、図２２を参照しながら、本実施例の
半導体記憶装置の構造について説明する。図１９は本実
施例のメモリセルのビット線方向の構造断面図を示す。
本実施例の構造は第５実施例の構造においてソース側に
ダイオード構造を設けたものであり、ビット線方向の構
造断面図が異なり、平面図とメモリセル単体のワード線
方向の構造断面図は第４実施例と同様なので省略する。
図２２に示す構造は、下記の工程により形成される。す
なわち、ドレイン２７をイオン注入により形成し、Ｓｉ
Ｏ2 膜２２を堆積する。オーバーサイズでソースコンタ
クト５６を露光し、ＳｉＯ2 膜２２をエッチバックし、
サイドウオール２８を形成し、イオン注入によりオフセ
ットソース３０を形成する。配線材料とＳｉＯ2 膜５３
を堆積し、ソース配線５２をパターニングする。層間膜
５４を堆積し、ビットコンタクト５７をオーバーサイズ
で露光し、層間膜５４とＳｉＯ2 膜２２をエッチバック
し、ビットコンタクト５７を開ける。配線材料を堆積
し、ビット配線５５をパターニングする。

【００７７】なお、本実施例では図６に示したオフセッ
ト領域を内蔵する構造のフローティングゲートメモリー
セル（第２実施例）を採用したが、これに限定するもの
ではなく、第１，第３，第４実施例の構造を適用するこ
とができる。

【００７８】なお、本実施例において活性領域５８を長
方形としたが、露光技術などの必要に応じて部分的に変
形してもよい。

【００７９】なお、本実施例においてフローティングゲ
ート５９とコントロールゲート５とソース配線５２は直
線状であるとしたが、露光技術などの必要に応じて部分
的に変形してもよい。

【００８０】（第７実施例）次に、第７実施例の半導体
記憶装置について、図２３〜図２６を参照しながら説明
する。本実施例における半導体記憶装置のブロック回路
図は、図３１に示した従来の不揮発性メモリセルを搭載
した半導体記憶装置のブロック回路図と同一であり説明
は省略する。図２３は、本発明の第７実施例に係るフラ
ッシュ型ＥＥＰＲＯＭのメモリセルアレイの一部を示す
回路図である。図２４及び図２５は半導体記憶装置の駆
動方法を説明する図である。図２６（ａ）は、メモリセ
ルのビット線方向の構造断面図、図２６（ｂ）はその平
面図を示す。本実施例は第１実施例を折り返しビット線
構造にしたものである。本実施例では、図２３に示すよ
うに、各１対のメモリセルをチェッカー模様状に配置し
た構造及び１つのメモリセルのドレインをダイオードを
介して共通のビット線に接続した点は、上記第５実施例
で説明した図１５の構造と同じである。ただし、本実施
例では、図１５における１本のソース線（例えばＳ２）
の代わりにそれぞれ２本のソース線（例えばＳ2a，Ｓ2
b）を配置し、各々にソースデコーダ（例えばＳＤ2a，
ＳＤ2b）を配置している。そして、メモリセル（Ｔ12
ｂ）とメモリセル（Ｔ21ａ）のソースとは、各々別のソ
ース線Ｓ1b，Ｓ2aに接続されている。また、各ビット線
には、２ビット１組のダミーセルが配置されている。例
えば、ビット線Ｂ２には、１つのダミーセル（Ｔr1，Ｔ
r2）が配置されており、各ダミーセル（Ｔr1），（Ｔr
2）のドレインはそれぞれダイオードＤr1，Ｄr2を介し
て共通のビット線Ｂ２に接続されている。また、各ダミ
ーセル（Ｔr1），（Ｔr2）のソースは個別のソース線Ｓ
r1，Ｓr2に接続され、各ソース線Ｓr1，Ｓr2の先端には
ソースデコーダＳＤr1，ＳＤr2が配置されている。さら
に、各ダミーセル（Ｔr1），（Ｔr2）のゲートはそれぞ
れワード線Ｗr1，Ｗr2に接続され、各ワード線Ｗr1，Ｗ
r2の先端にはそれぞれロウデコーダＬＤr1，ＬＤr2が配
設されている。

【００８１】本実施例では、読み出し方法は第２実施例
と同様の方法で読み出す。図２４に示すように、例えば
メモリメモリセル（Ｔ21ａ）を１ビット単位で読み出す
場合はビット線Ｂ１がメモリセル（Ｔ21ａ）を読み出
し、ビット線Ｂ２がダミーセル（Ｔr1）を読み出す。ま
た、例えば１本のワード線Ｗ2aを一括読み出す場合はビ
ット線Ｂ１、Ｂ３などがメモリセルを読み出し、ビット
線Ｂ２、Ｂ４などがダミーセルを読み出す。

【００８２】次に、図２６を参照しながら、本実施例の
半導体記憶装置のメモリセルの構造について説明する。
本実施例のメモリセルの構造は図１７に示した第５実施
例のメモリセルの構造とほとんど同じであるが、第５実
施例では２本のワード線につき１本のソース線を配置し
ているのに対し、本第７実施例では２本のワード線につ
き２本のソース線を配置しており、セル面積は増大す
る。しかし、本実施例の折り返しビット線構造の方が一
般にセンスアンプの感度が高くできると言う特徴があ
る。

【００８３】なお、図２６に示すレイアウトはマスクの
合わせマージンをデザインルールの半分と仮定してお
り、セル面積はデザインルールの二乗の１６．５倍にな
っているが、マスクの合わせマージンは露光技術に依存
するものであり、デザインルールの半分に限定しなくて
もよい。

【００８４】なお、本実施例では図６に示したオフセッ
ト領域を内蔵するフローティングゲートメモリーセル
（第２実施例）を採用したが、これに限定するものでは
なく、第１，第３，第４実施例に示したメモリセルの構
造を適用できる。

【００８５】なお、第６実施例において活性領域５８を
長方形としたが、露光技術などの必要に応じて部分的に
変形してもよい。

【００８６】なお、本実施例においてフローティングゲ
ート５９とコントロールゲート５とソース配線５２は直
線状であるとしたが、露光技術などの必要に応じて部分
的に変形してもよい。

【００８７】なお、本実施例においてソース配線５２は
配線材料であるとしたが、拡散層で形成してもよい。

【００８８】（第８実施例）次に、第８実施例の半導体
記憶装置について、図２７〜図３１（ａ），（ｂ）を参
照しながら説明する。本実施例における半導体記憶装置
のブロック回路図は図３１に示した従来の不揮発性メモ
リセルを搭載した半導体記憶装置のブロック回路図と同
一であり説明は省略する。図２７は本実施例に係るフラ
ッシュ型ＥＥＰＲＯＭもメモリセルアレイの一部を示す
回路図である。本実施例におけるメモリセルアレイの構
造は、基本的には、上記第７実施例における構造と同じ
であるが、ダイオードがメモリセルのソース側に介設さ
れている点のみが異なる。

【００８９】本実施例では、読み出し方法は第２実施例
と同様の方法で読み出す。図２８にに示すように、例え
ばメモリセル（Ｔ21ａ）を１ビット単位で読み出す場合
はビット線Ｂ１がメモリセル（Ｔ21ａ）を読み出し、ビ
ット線Ｂ２がダミーセル（Ｔr1）を読み出す。また、図
２９に示すように、例えば１本のワード線Ｗ2aを一括読
み出す場合はビット線Ｂ１、Ｂ３などがメモリセルを読
み出し、ビット線Ｂ２、Ｂ４などがダミーセルを読み出
す。

【００９０】次に、図３０を参照しながら、本実施例の
メモリセルの構造について説明する。本実施例のメモリ
セル構造は図２２に示した第６実施例のメモリセルの構
造とほとんど同じであるが、第６実施例では２本のワー
ド線につき１本のソース線を配置していたのに対し、本
実施例では２本のワード線につき２本のソース線を配置
しており、セル面積は増大する。しかし、本実施例の折
り返しビット線構造の方が一般にセンスアンプの感度が
高くできると言う特徴がある。

【００９１】なお、図３０に示すレイアウトはマスクの
合わせマージンをデザインルールの半分と仮定してお
り、セル面積はデザインルールの二乗の１６．５倍にな
っているが、マスクの合わせマージンは露光技術に依存
するものであり、デザインルールの半分に限定しなくて
もよい。

【００９２】なお、本実施例では図６に示したオフセッ
ト領域を内蔵するフローティングゲートメモリーセル
（第２実施例）を採用したが、これに限定するものでは
なく、第１，第３，第４実施例に示したメモリセルの構
造を適用できる。

【００９３】なお、本実施例において活性領域５８を長
方形としたが、露光技術などの必要に応じて部分的に変
形してもよい。

【００９４】なお、本実施例においてフローティングゲ
ート５９とコントロールゲート５とソース５２は直線状
であるとしたが、露光技術などの必要に応じて部分的に
変形してもよい。

【００９５】

【発明の効果】以上説明したように、請求項１〜８の発
明によれば、メモリセルを行列状に配置したアレイにお
いて、ビット線−ソース線間の各経路にメモリセルのト
ランジスタと電流の方向によって電圧−電流特性が異な
る異方向抵抗部とを直列に接続する構成としたので、誤
読み出しの防止と消費電力の低減とを図ることができ
る。請求項９の発明によれば、請求項１〜８の発明に
おいて、各１対のメモリセルを共通のビット線に接続す
るようにしたので、メモリセルの占有面積を低減でき、
よって、集積度の向上を図ることができる。

【００９６】請求項１０の発明によれば、請求項９の発
明において、２本のワード線に対してソース線を１本だ
け配置する構成としたので、集積度の顕著な向上を図る
ことができる。

【００９７】請求項１１〜１３の発明によれば、請求項
９の発明において、ダミーセルを設け折り返しビット線
構造としたので、センスアンプの感度を高く設定するこ
とができ、よって、誤読み出しの防止効果を顕著に発揮
することができる。

【００９８】請求項１４の発明によれば、請求項９〜１
３の発明において、フローティングゲートをゲート幅方
向に非対称にかつ直線状に形成する構成としたので、製
造工程の容易化とメモリセルの微細化とを図ることがで
きる。

【００９９】請求項１５〜２２の発明によれば、各請求
項の発明の構造を利用した半導体記憶装置の駆動方法と
して、読みだし時には、非選択メモリセルのビット線と
ソース線との電位関係が異方向抵抗部の逆方向となるよ
うに設定するようにしたので、非選択メモリセルにおけ
るリーク電流の低減により、誤読み出しの防止と消費電
力の低減とを図ることができる。

【０１００】請求項２２〜２４の発明によれば、請求項
１の発明の構造を利用してホットエレクトロンの注入を
利用した書き込みを行うようにしたので、メモリセルへ
の書き込みとデプレッション化したメモリセルの回復と
の円滑化を図ることができる。

【図面の簡単な説明】

【図１】第１実施例の半導体記憶装置のメモリセルアレ
イの電気回路図である。

【図２】第１実施例の半導体記憶装置のメモリセルの製
造工程のうちｎ+ 層を形成するまでの工程における構造
の変化を示す断面図である。

【図３】第１実施例の半導体記憶装置のメモリセルの製
造工程のうちＳｉＯ2 膜の形成後ショットキーダイオー
ドを形成するまでの工程に工程における構造の変化を示
す断面図である。

【図４】第１実施例の半導体記憶装置のメモリセルアレ
イの１ビット読み出し動作を示す図である。

【図５】第１実施例の半導体記憶装置のメモリセルアレ
イの１本のワード線一括読み出し動作を示す図である。

【図６】第２実施例の半導体記憶装置のメモリセル製造
工程における構造の変化を示す断面図である。

【図７】第２実施例の半導体記憶装置のメモリセルの電
圧−電流特性のシミュレーション結果を示す図である。

【図８】第２実施例の半導体記憶装置のメモリセルアレ
イの構成を示す電気回路図である。

【図９】第２実施例の半導体記憶装置のメモリセルアレ
イの１ビット読み出し動作を示す図である。

【図１０】本発明の第２実施例の半導体記憶装置のメ
モリセルアレイの１本のワード線一括読み出し動作を示
す図である。

【図１１】第３実施例の半導体記憶装置のメモリセルの
製造工程における構造の変化を示す断面図である。

【図１２】第３実施例の半導体記憶装置のメモリセルの
電圧−電流特性のシミュレーション結果を示す図であ
る。

【図１３】第４実施例の半導体記憶装置のメモリセルの
製造工程のうちｎ+ 層を形成するまでの工程における構
造の変化を示す断面図である。

【図１４】第４実施例の半導体記憶装置のメモリセルの
製造工程のうちＳｉＯ2 膜の形成後ＰＮダイオードを形
成するまでの工程に工程における構造の変化を示す断面
図である。

【図１５】第５実施例におけるメモリセルアレイの構成
を示す電気回路図である。

【図１６】第５実施例におけるメモリセルアレイの読み
出し動作を示す図である。

【図１７】第５実施例の半導体記憶装置のメモリセルの
構造を示す断面図及び平面図である。

【図１８】第５実施例の半導体記憶装置のメモリセルの
フローティングゲートのパターニング状態を示す平面図
である。

【図１９】第５実施例の半導体記憶装置のメモリセル単
体のワード線方向の構造を示す断面である。

【図２０】第６実施例の半導体記憶装置のメモリセルア
レイの構成を示す電気回路図である。

【図２１】第６実施例のメモリセルアレイの読み出し動
作を示す図である。

【図２２】第６実施例の半導体記憶装置のメモリセルの
断面図である。

【図２３】第７実施例の半導体記憶装置のメモリセルア
レイの構成を示す電気回路図である。

【図２４】第７実施例の半導体記憶装置のメモリセルア
レイの１ビット単位の読み出し動作を示す図である。

【図２５】第７実施例の半導体記憶装置のメモリセルア
レイのワード線一括読み出し動作を示す図である。

【図２６】第７実施例の半導体記憶装置のメモリセルの
構造を示す断面図及び平面図である。

【図２７】第８実施例の半導体記憶装置のメモリセルア
レイの構成を示す電気回路図である。

【図２８】第８実施例の半導体記憶装置のメモリセルア
レイの１ビット単位の読み出し動作を示す図である。

【図２９】第８実施例の半導体記憶装置のメモリセルア
レイのワード線一括読み出し動作を示す図である。

【図３０】第８実施例の半導体記憶装置のメモリセルの
構造を示す断面図である。

【図３１】従来の半導体記憶装置のブロック回路図であ
る。

【図３２】従来の半導体記憶装置のメモリセルアレイの
構成を示す電気回路図である。

【図３３】従来の半導体記憶装置のメモリセルアレイの
読み出し動作を示す図である。

【符号の説明】

Ｗワード線Ｂビット線Ｓソース線ＤダイオードＳＡセンスアンプＳＴ列選択用トランジスタＳＤソースデコーダＬＤロウデコーダ１半導体基板２トンネルＳｉＯ2 膜３フローティングゲート４容量絶縁膜５コントロールゲート６ＳｉＯ2 膜７レジスト９ｎ- 層１０レジスト２１ｎ+ 層２２ＳｉＯ2 膜２４サイドウオール２５ＷＳｉx 膜１０１メモリセルアレイ１０２ロウデコーダ回路１０３カラムデコーダ回路１０４ソースデコーダ回路

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成７年９月２２日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】明細書

【発明の名称】半導体記憶装置及びその駆動方法

【特許請求の範囲】

【請求項５】請求項１記載の半導体記憶装置におい
て、上記異方向抵抗部は、各トランジスタのソース及びドレ
インのうちいずれか一方とゲート下方のチャネル領域と
の間にチャネル領域と同じ導電型の不純物を導入してな
るオフセット領域であることを特徴とする半導体記憶装
置。

【請求項６】請求項１記載の半導体記憶装置におい
て、上記メモリセルのうち各一対のメモリセルのドレインが
共通のビット線に接続されており、上記各１対のメモリセルが列方向に１つおきに配置され
てチェッカー模様の行列状に配列されたアレイ構造が構
成され、上記２本のワード線に対して１本の割合でソース線が配
置され、上記各１つのソース線に隣接する２つのワード
線に接続されるメモリセルのソースが、上記各１つのソ
ース線に共通に接続されていることを特徴とする半導体
記憶装置。

【請求項７】請求項６記載の記載の半導体記憶装置に
おいて、リファレンス電位を要するセンスアンプと、上記ビット線にリファレンス用のダミーセルとを備え、互いに隣接するビット線の一方で上記リファレンス電位
を生成することを特徴とする半導体記憶装置。

【請求項８】少なくともゲート，ソース，ドレインか
らなるトランジスタと容量部とを有する不揮発性メモリ
セルを行列状に配列してなるアレイと、上記アレイの行
方向に配置された各トランジスタのゲートに接続される
複数のワード線と、上記アレイの列方向に配置された各
トランジスタのドレインに接続される複数のビット線
と、上記アレイの行方向に配置された各トランジスタの
ソースに接続される複数のソース線と、上記ワード線を
選択するためのデコーダ回路と、上記ビット線を選択す
るためのデコーダ回路と、上記ソース線を選択するため
のデコーダ回路と、上記ビット線から各トランジスタを
経て上記ソース線に至る各経路の少なくとも一部位に介
設され、両端に印加される電圧の高低によって異なる電
圧−電流特性を示し、電流が流れやすい順方向と電流が
流れにくい逆方向とを有する異方向抵抗部とを備えた半
導体記憶装置の駆動方法であって、データの読出しを所望するメモリセルに接続されている
ビット線を上記カラムデコーダ回路で選択し、上記メモリセルに接続されているソース線を上記ソース
デコーダ回路で選択し、上記選択ビット線及び選択ソース線の電位を、両者の電
位関係がメモリセルの異方向抵抗部の順方向に一致する
ように、かつ高電位側を読み出し用電位に設定し、非選択ソース線の電位を上記選択ビット線及び選択ソー
ス線の低電位側の電位以上でかつ上記読み出し電位以下
に設定することを特徴とする半導体記憶装置の駆動方
法。

【請求項９】請求項８記載の半導体記憶装置の駆動方
法において、半導体記憶装置は、リファレンス電位を要するセンスア
ンプと、上記ビット線にリファレンス用のダミーセルと
を備え、互いに隣接するビット線の一方で上記リファレ
ンス電位を生成するように構成されており、上記選択ビット線に隣接しているビット線に接続されて
いるダミーメモリメモリセルを選択し、非選択ビット線のうち選択ビット線と隣接するビット線
の電位を上記選択ビット線の電位と同じ電位にし、上記選択ダミーセルに接続されるビット線及びソース線
の電位関係がダミーセルの異方向抵抗部の順方向になる
ように選択ダミーセルに接続されるソース線の電位を設
定し、上記隣接するビット線にリファレンス電位を生成するこ
とを特徴とする半導体記憶装置の駆動方法。

【請求項１０】請求項８記載の半導体記憶装置の駆動
方法において、読出し時にすべてのワード線電位を接地電位にすること
を特徴とする半導体記憶装置の駆動方法。

【請求項１１】少なくともゲート，ソース，ドレイン
からなるトランジスタと容量部とを有する不揮発性メモ
リセルを行列状に配列してなるアレイと、上記アレイの
行方向に配置された各トランジスタのゲートに接続され
る複数のワード線と、上記アレイの行方向に配置された
各トランジスタのドレインに接続される複数のビット線
と、上記アレイの行方向に配置された各トランジスタの
ソースに接続される複数のソース線と、上記ワード線を
選択するためのデコーダ回路と、上記ビット線を選択す
るためのデコーダ回路と、上記ソース線を選択するため
のデコーダ回路と、上記ビット線から各トランジスタを
経て上記ソース線に至る各経路の少なくとも一部位に介
設され、両端に印加される電圧の高低によって異なる電
圧−電流特性を示し、電流が流れやすい順方向と電流が
流れにくい逆方向とを有する異方向抵抗部とを備え、異
方向抵抗部の順方向をビット線側が高電位になるように
形成してなる半導体記憶装置の駆動方法であって、消去状態のメモリセルのしきい値電圧を負に設定し、データー書き込みを所望するメモリセルに接続されてい
るビット線を上記カラムデコーダ回路で選択し、上記メモリセルに接続されているソース線を上記ソース
デコーダ回路で選択し、全てのワード線電位を接地電位にし、上記選択ビット線を高電位にし、選択ソース線の電位を接地電位にし、非選択ビット線を接地電位にし、上記選択ビット線−選択ソース線間に電流を流すことに
よりホットエレクトロンを発生させて上記所望するメモ
リセルのしきい値電圧を高く変化させることを特徴とす
る半導体記憶装置の駆動方法。

【発明の詳細な説明】

【０００１】

【０００２】

【従来の技術】従来より、不揮発性メモリセルを搭載し
た半導体記憶装置として、例えば特開平５−２８７７８
号公報や特開平４−１５９５３号公報に開示されるごと
く、不揮発性メモリセルを構成するメモリセルのソース
に接続されるソース線にもソースデコーダを接続するよ
うにしたものが知られている。以下、図３１〜図３３を
参照しながら、従来の不揮発性メモリセルを搭載した半
導体記憶装置について説明する。図３１は従来の半導体
記憶装置の概略構成を示すブロック図である。１０１は
メモリセルアレイ、１０２はロウデコーダ回路、１０３
はカラムデコーダ回路、１０４はソースデコーダ回路で
ある。図３２は従来の半導体記憶装置のメモリセルアレ
イ１０１の一部を示す回路図である。ここで、Ｔ11〜Ｔ
mnは不揮発性メモリセルに内蔵されるトランジスタ、Ｗ
１〜Ｗｍはワード線、Ｂ１〜Ｂｎはビット線、Ｓ１〜Ｓ
ｍはソース線、ＳＴ１〜ＳＴｎは列選択用トランジスタ
である。図３１に示すように、各トランジスタＴ11〜Ｔ
mnは、ソース，ドレイン及びゲートからなり、このトラ
ンジスタＴ11〜Ｔmnのゲート下方に容量部（フローティ
ングゲート）が配置されて、不揮発性メモリセルが構成
されている。そして、メモリセルアレイ１０１は、各ト
ランジスタＴ11〜Ｔmnを内蔵するメモリセルをｍ行ｎ列
の行列状に配置して構成されている。そして、第１行に
配置されたトランジスタＴ11〜Ｔ1nのゲートはワード線
Ｗ１に、第２行に配置されたトランジスタＴ21〜Ｔ2nの
ゲートはワード線Ｗ２に、第ｍ行に配置されたトランジ
スタＴm1〜Ｔmnのゲートはワード線Ｗｍにそれぞれ接続
されている。また、第１行に配置されたトランジスタＴ
11〜Ｔ1nのソースはソース線Ｓ１に、第２行に配置され
たトランジスタＴ21〜Ｔ2nのソースはソース線Ｓ２に、
第ｍ行に配置されたトランジスタＴm1〜Ｔmnのソースは
ソース線Ｓｍにそれぞれ接続されている。さらに、第１
列に配置されたトランジスタＴ11〜Ｔm1のドレインはビ
ット線Ｂ１に、第２列に配置されたトランジスタＴ12〜
Ｔm2のドレインはビット線Ｂ２に、第ｎ列に配置された
トランジスタＴ1n〜Ｔmnのドレインはビット線Ｂｎにそ
れぞれ接続されている。すなわち、ワード線Ｗ１〜Ｗｍ
とビット線Ｂ１〜Ｂｎの交点にトランジスタを配置する
ＮＯＲ型の構成である。ここで、ワード線Ｗ１〜Ｗｍと
ソース線Ｓ１〜Ｓｍは同じ方向に延びて、ワード線Ｗ１
〜Ｗｍはロウデコーダ回路１０２の各ロウデコーダＲＤ
１〜ＲＤｍに、ソース線Ｓ１〜Ｓｍはソースデコーダ回
路１０４のソースデコーダＳＤ１〜ＳＤｍに接続される
一方、ビット線Ｂ１〜Ｂｎは上記ワード線Ｗ１〜Ｗｍ及
びソース線Ｓ１〜Ｓｍとは直交する方向に延びてセンス
アンプＳＡ１〜ＳＡｎを介してカラムデコーダ回路１０
３に接続されている。そして、後述のように、各ビット
線Ｂ１〜Ｂｎの一部位から各トランジスタＴ11〜Ｔmnを
経て各ソース線Ｓ１〜Ｓｍに至る経路Ｐ11〜Ｐmnには、
ゲートの電位がしきい値以上でドレイン−ソース間の電
位が所定値以上のときに、容量部のメモリ状態が“１”
であれば電流が流れ、容量部のメモリ状態が“０”のと
きには電流が流れないようになされている。

【０００３】次に、図３３を参照しながら、従来の半導
体記憶装置のデータ読み出し方法について説明する。Ｅ
ＥＰＲＯＭに代表される半導体記憶装置ではトランジス
タのしきい値を電気的に大きく変化させることで書き込
みと消去が行なわれる。一般には、トランジスタが読み
出し電源電圧Ｖccより高しきい値電圧にある状態を
“０”状態、トランジスタが読み出し電源電圧Ｖccより
低しきい値電圧にある状態を“１”状態と言い、以後そ
う呼ぶことにする。

【０００４】例えばトランジスタＴ22を内蔵するメモリ
セル（以下、メモリセル（Ｔ22）と記述する）を読みだ
す場合について従来の読み出し方法を説明する。まず、
選択ワード線Ｗ２を読み出し電源電圧Ｖcc（例えば５
Ｖ）にし、非選択ワード線Ｗ１、Ｗｍを接地電位Ｖss
（例えば０Ｖ）にする。同時に選択ソース線Ｓ２を接地
電位Ｖssにし、非選択ソース線Ｓ１、Ｓｍを読み出し中
間電位Ｖrm（例えば１Ｖ）にするか、あるいは中間電位
Ｖrmに保ったままフローティングにする。また、選択ビ
ット線Ｂ２をセンスアンプを介して中間電位Ｖrmにし、
非選択ビット線Ｂ１、Ｂｎを接地電位Ｖssにするか、あ
るいは接地電位Ｖssに保ったままフローティングにす
る。実際には、ビット線にはセンスアンプが接続されて
いるため、ビット線の電位は中間電位Ｖrmから僅かに変
動するが、ここでは説明を簡単にするために一定の電圧
であるとする。また、非選択ソース線と非選択ビット線
をフローティングにする場合もあるとしたが、簡単のた
めに、非選択ソース線は読み出し中間電位Ｖrm、非選択
ビット線は接地電位Ｖssとする。メモリセル（Ｔ22）が
“０”状態ならばメモリセル（Ｔ22）は電流を流さず、
ビット線Ｂ２には電流が流れない。メモリセル（Ｔ22）
が“１”状態ならばビット線Ｂ２からメモリセル（Ｔ2
2）を通ってソース線Ｓ２に電流が流れる。ビット線Ｂ
２の電流の有無をセンスアンプで検知することでデータ
が読み出される。

【０００５】このような構造を有する半導体装置では、
ソース線Ｓ１の電位が中間Ｖrmでありビット線Ｂ２と同
電位であるため、ビット線Ｂ２からソース線Ｓ１には電
流は流れにくく、非選択メモリセル（Ｔ12）を誤読み出
しする虞れが少ないので、読み出しマージンが広くなっ
ている。

【０００６】

【発明が解決しようとする課題】しかしながら、不揮発
性メモリセルを搭載した半導体記憶装置では書き込みや
消去動作を制御してもメモリセルの特性のばらつきが大
きく、メモリセルを過剰にデプレッション化（しきい値
電圧が負）してしまうことがある。すなわち、半導体記
憶装置の製造工程において、不純物濃度のバラツキや各
部の寸法のバラツキによってしきい値にある程度は生じ
るが、半導体記憶装置の高集積化に伴い寸法等の誤差が
しきい値のバラツキを大きくする傾向がある。しかも、
高集積化されると発熱を抑制する等の目的で消費電力の
低減を図るべく半導体記憶装置の動作電圧は低電圧化さ
れる傾向にあるため、製造工程におけるしきい値の分布
の中心が低電圧側に移行してきている。斯かる原因が重
畳して、半導体記憶装置の微細化，高集積化に伴い、一
部のメモリセルにデプレッション化が生じる確率が高く
なってきている。

【０００７】そして、以上のような原因により、例えば
図３３に示す選択ビット線Ｂ２に接続された非選択メモ
リセル（Ｔ12）が過剰にデプレッション化しているとき
に、“１”状態のメモリセル（Ｔ22）を読みだす場合、
ビット線Ｂ２に電流が流れビット線Ｂ２の電位が低下す
る。そのとき読み出し中間電位のソース線Ｓ１からメモ
リセル（Ｔ12）を通してビット線Ｂ２に電流が流れ、ビ
ット線Ｂ２の電位を読み出し中間電位に戻してしまう。
ビット線Ｂ２の電位が変化しなければビット線Ｂ２に接
続しされているセンスアンプＳＡ２は“１”状態のメモ
リセル（Ｔ22）を“０”状態であると判断し、誤読み出
しになる虞れがある。すなわち、従来のような半導体記
憶装置においては、デプレッションかしたメモリセルが
存在する場合には、誤読出しを招く虞れがあった。

【０００８】以上の点に鑑み、本発明の第１の目的は、
読み出しの際に非選択メモリセルにおける電流の発生を
防止することにより、斯かる誤読み出しを防止すること
にある。

【０００９】また、従来の不揮発性メモリセルを搭載し
た半導体記憶装置では、図３３に示した読み出し動作に
おいて、例えば非選択メモリセル（Ｔ11）が弱いデプレ
ッションである場合にも図３３に示すようにソース線Ｓ
１からビット線Ｂ１へ電流が流れる。この電流は非選択
ビット線Ｂ１に流れるため誤読み出しにはならないが消
費電力が増加する。従来の不揮発性半導体記憶装置では
非選択ソース線や非選択ビット線をフローティングにす
る場合も述べているが、過渡電流が読み出すごとに生
じ、高速で読みだせば低消費電力化できないという問題
もあった。

【００１０】本発明の第２の目的は非選択メモリセルに
おけるリーク電流を防止することにより消費電力の低減
を図ることにある。

【００１１】

【００１２】具体的に請求項１の発明が講じた手段は、
半導体装置に、少なくともゲート，ソース，ドレインか
らなるトランジスタと容量部とを有する不揮発性メモリ
セルを行列状に配列してなるアレイと、上記アレイの行
方向に配置された各トランジスタのゲートに接続される
複数のワード線と、上記アレイの列方向に配置された各
トランジスタのドレインに接続される複数のビット線
と、上記アレイの行方向に配置された各トランジスタの
ソースに接続される複数のソース線と、上記ワード線を
選択するためのデコーダ回路と、上記ビット線を選択す
るためのデコーダ回路と、上記ソース線を選択するため
のデコーダ回路と、上記ビット線から各トランジスタを
経て上記ソース線に至る各経路の少なくとも一部位に介
設され、両端に印加される電圧の高低によって異なる電
圧−電流特性を示し、電流が流れやすい順方向と電流が
流れにくい逆方向とを有する異方向抵抗部とを設ける構
成としたものである。

【００１３】請求項２の発明が講じた手段は、請求項１
の発明において、上記異方向抵抗部を、一方向のみの電
流の流通を許容するダイオードで構成したものである。

【００１４】請求項３の発明が講じた手段は、請求項２
の発明において、上記ダイオードを、上記各トランジス
タのソース及びドレインのうちいずれか一方を構成する
半導体基板の領域の表面上に直接導電膜を堆積して形成
されたショットキーダイオードで構成したものである。

【００１５】請求項４の発明が講じた手段は、請求項２
の発明において、上記ダイオードを、上記各トランジス
タのソース及びドレインのうちいずれか一方を構成する
半導体基板内の領域と半導体基板のコンタクト領域との
間で形成されるＰＮダイオードで構成したものである。

【００１６】請求項５の発明が講じた手段は、請求項１
の発明において、上記異方向抵抗部は、各トランジスタ
のソース及びドレインのうちいずれか一方とゲート下方
のチャネル領域との間にチャネル領域と同じ導電型の不
純物を導入してなるオフセット領域で構成したものであ
る。

【００１７】請求項６の発明が講じた手段は、請求項１
の発明において、上記メモリセルのうち各一対のメモリ
セルのドレインを共通のビット線に接続し、上記各１対
のメモリセルを列方向に１つおきに配置されてチェッカ
ー模様の行列状に配列されたアレイ構造を構成し、上記
２本のワード線に対して１本の割合でソース線を配置し
て、上記各１つのソース線に隣接する２つのワード線に
接続されるメモリセルのソースを上記各１つのソース線
に共通に接続する構成としたものである。

【００１８】請求項７の発明が講じた手段は、請求項６
記載の発明において、リファレンス電位を要するセンス
アンプと、上記ビット線にリファレンス用のダミーセル
とを設け、互いに隣接するビット線の一方で上記リファ
レンス電位を生成するように構成したものである。

【００１９】また、上記請求項１の構成を有する半導体
記憶装置の駆動方法として、選択ビット線及び選択ソー
ス線の電位を、両者の電位関係がメモリセルの異方向抵
抗部の順方向に一致するように、かつ高電位側を読み出
し用電位に設定し、非選択ソース線の電位を上記選択ビ
ット線及び選択ソース線の低電位側の電位以上でかつ上
記読み出し電位以下に設定する。

【００２０】具体的に請求項８の発明が講じた手段は、
少なくともゲート，ソース，ドレインからなるトランジ
スタと容量部とを有する不揮発性メモリセルを行列状に
配列してなるアレイと、上記アレイの行方向に配置され
た各トランジスタのゲートに接続される複数のワード線
と、上記アレイの列方向に配置された各トランジスタの
ドレインに接続される複数のビット線と、上記アレイの
行方向に配置された各トランジスタのソースに接続され
る複数のソース線と、上記ワード線を選択するためのデ
コーダ回路と、上記ビット線を選択するためのデコーダ
回路と、上記ソース線を選択するためのデコーダ回路
と、上記ビット線から各トランジスタを経て上記ソース
線に至る各経路の少なくとも一部位に介設され、両端に
印加される電圧の高低によって異なる電圧−電流特性を
示し、電流が流れやすい順方向と電流が流れにくい逆方
向とを有する異方向抵抗部とを備えた半導体記憶装置の
駆動方法として、データの読出しを所望するメモリセル
に接続されているビット線を上記カラムデコーダ回路で
選択し、上記メモリセルに接続されているソース線を上
記ソースデコーダ回路で選択し、上記選択ビット線及び
選択ソース線の電位を、両者の電位関係がメモリセルの
異方向抵抗部の順方向に一致するように、かつ高電位側
を読み出し用電位に設定し、非選択ソース線の電位を上
記選択ビット線及び選択ソース線の低電位側の電位以上
でかつ上記読み出し電位以下に設定する方法である。

【００２１】請求項９の発明が講じた手段は、請求項８
の発明において、半導体記憶装置を、リファレンス電位
を要するセンスアンプと、上記ビット線にリファレンス
用のダミーセルとを備え、互いに隣接するビット線の一
方で上記リファレンス電位を生成するように構成し、上
記選択ビット線に隣接しているビット線に接続されてい
るダミーメモリメモリセルを選択し、非選択ビット線の
うち選択ビット線と隣接するビット線の電位を上記選択
ビット線の電位と同じ電位にし、上記選択ダミーセルに
接続されるビット線及びソース線の電位関係がダミーセ
ルの異方向抵抗部の順方向になるように選択ダミーセル
に接続されるソース線の電位を設定し、上記隣接するビ
ット線にリファレンス電位を生成する方法である。

【００２２】請求項１０の発明が講じた手段は、請求項
８の発明において、読出し時にすべてのワード線電位を
接地電位にする方法である。

【００２３】請求項１１の発明が講じた手段は、少なく
ともゲート，ソース，ドレインからなるトランジスタと
容量部とを有する不揮発性メモリセルを行列状に配列し
てなるアレイと、上記アレイの行方向に配置された各ト
ランジスタのゲートに接続される複数のワード線と、上
記アレイの列方向に配置された各トランジスタのドレイ
ンに接続される複数のビット線と、上記アレイの行方向
に配置された各トランジスタのソースに接続される複数
のソース線と、上記ワード線を選択するためのデコーダ
回路と、上記ビット線を選択するためのデコーダ回路
と、上記ソース線を選択するためのデコーダ回路と、上
記ビット線から各トランジスタを経て上記ソース線に至
る各経路の少なくとも一部位に介設され、両端に印加さ
れる電圧の高低によって異なる電圧−電流特性を示し、
電流が流れやすい順方向と電流が流れにくい逆方向とを
有する異方向抵抗部とを備え、異方向抵抗部の順方向を
ビット線側が高電位になるように形成してなる半導体記
憶装置の駆動方法として、消去状態のメモリセルのしき
い値電圧を負に設定し、データー書き込みを所望するメ
モリセルに接続されているビット線を上記カラムデコー
ダ回路で選択し、上記メモリセルに接続されているソー
ス線を上記ソースデコーダ回路で選択し、全てのワード
線電位を接地電位にし、上記選択ビット線を高電位に
し、選択ソース線の電位を接地電位にし、非選択ビット
線を接地電位にし、上記選択ビット線−選択ソース線間
に電流を流すことによりホットエレクトロンを発生させ
て上記所望するメモリセルのしきい値電圧を高く変化さ
せる方法である。

【００２４】

【作用】請求項１〜５の発明では、メモリセルを行列状
に配置したアレイにおいて、ビット線−ソース線間の各
経路にメモリセルのトランジスタと電流の方向によって
電圧−電流特性が異なる異方向抵抗部とが直列に接続さ
れた構造となっている。したがって、読み出し動作とは
逆方向に流れる電流の大きさを小さくするか又は遮断す
ることが可能となり、いずれかのメモリセルがデプレッ
ション化していても非選択ソース線から非選択ビット線
あるいは非選択ソース線から選択ビット線といった読み
出し動作と逆方向に流れる不必要な電流が低減され又は
阻止される。これにより、誤読み出しが防止され、消費
電力も低減される。

【００２５】請求項６の発明では、各１対のメモリセル
が共通のビット線に接続されることで、メモリセルの占
有面積が低減され、さらに、２本のワード線に対してソ
ース線が１本で済むので、メモリセルの占有面積がさら
に低減される。

【００２６】請求項７の発明では、センスアンプの感度
を高く設定することが可能となる。したがって、誤読み
出しの防止作用が顕著になる。

【００２７】請求項８〜１０の発明では、上記各請求項
の発明の構造を利用した半導体記憶装置の駆動が行われ
る。その際、非選択メモリセルの中にデプレッション化
しているものがあっても、メモリセルを通るビット線−
ソース線間の経路に異方向抵抗部が設けられており、読
みだし時には、非選択メモリセルのビット線とソース線
との電位関係が異方向抵抗部の逆方向となるように設定
されるので、非選択メモリセルにおけるリーク電流が低
減され、あるいは阻止される。したがって、この非選択
メモリセルのリーク電流に起因する誤読み出しが防止さ
れるとともに、消費電力も低減する。

【００２８】請求項１１の発明では、請求項１の発明の
構造を利用した書き込みやデプレッション化したメモリ
セルの回復が円滑に行われる。

【００２９】

【００３０】（第１実施例）まず、第１実施例における
半導体記憶装置とその読み出し方法について、図１〜図
５を参照しながら説明する。図１に示すように、本実施
例の半導体記憶装置のブロック回路図は図３１に示した
従来の不揮発性メモリセルを搭載した半導体記憶装置の
ブロック回路図と同一であり説明は省略する。図１は本
発明の第１実施例に係るフラッシュ型ＥＥＰＲＯＭのメ
モリセルアレイの一部を示す回路図であって、トランジ
スタＴ11〜Ｔmnと容量部とを内蔵する複数の不揮発性メ
モリセル（Ｔ11）〜（Ｔmn）がｍ行ｎ列の行列状に配置
されたメモリセルアレイの構造となっている。図１にお
いて、各ビット線Ｂ１〜Ｂｎ，ワード線Ｗ１〜Ｗｍ、ソ
ース線Ｓ１〜Ｓｍ、各メモリセル（Ｔ11）〜（Ｔmn）、
各列選択用トランジスタＳＴ１〜ＳＴｎ、各センスアン
プＳＡ１〜ＳＡｎ、各ロウデコーダＲＤ１〜ＲＤｍ及び
各ソースデコーダＳＤ１〜ＳＤｍの構造及び配置関係
は、上記従来例における図３１に示す構造と同じであ
る。

【００３１】ここで、本実施例の特徴として、各トラン
ジスタＴ11〜Ｔmnのドレインと各ビット線Ｂ１〜Ｂｎと
の間に、ビット線側からトランジスタ側への電流の流通
のみを許容するダイオードＤ11〜Ｄmnがそれぞれ配置さ
れている。そして、この各ダイオードＤ11〜Ｄmnによ
り、各経路Ｐ11〜Ｐmnにおいて、各トランジスタＴ11〜
Ｔmnのドレインからソース方向（順方向）に流れる電流
はトランジスタの動作電流とほぼ等しく、ソースからド
レイン方向（逆方向）に流れる電流はほとんど遮断され
あるいは低減されるという電流特性が得られる。すなわ
ち、このダイオードが本発明でいう異方向抵抗部であ
る。ただし、異方向抵抗部は、逆方向における電流値が
ほぼ完全に遮断されるというダイオードとしての機能を
必ずしも有しなくても、逆方向の電流値が順方向に比べ
て小さいものであればよいが、以下の実施例では、便宜
上すべてダイオードとして表現する。

【００３２】次に、このような構造を有する半導体記憶
装置の製造工程について、図２（ａ）〜（ｃ）及び図３
（ａ）〜（ｃ）を参照しながら説明する。各図におい
て、１はＰ型半導体基板、２はトンネルＳｉＯ2 膜、３
はフローティングゲート、４は容量絶縁膜、５はポリサ
イド膜等の導電性材料からなるコントロールゲート（ポ
リサイド）、６はＳｉＯ2 膜、７はレジスト、９はｎ-
層、１０はレジスト、２１はｎ+ 層、２２はＳｉＯ2
膜、２３はレジスト、２４はサイドウオール、２５はＷ
Ｓｉx 膜である。

【００３３】まず、図２（ａ）に示すように、Ｐ型半導
体基板１の表面にトンネルＳｉＯ2膜２を熱酸化により
形成し、フローティングゲート３をパターニングした
後、上記フローティングゲート３の表面に容量絶縁膜４
をＣＶＤ法や熱酸化法などを用いて形成し、上記フロー
ティングゲート３を覆うようにコントロールゲート５を
構成するポリサイド等の導電性材料膜と保護膜としてＳ
ｉＯ2 膜６を形成する。その後、上記フローティングゲ
ート３に交差するようにコントロールゲート５とＳｉＯ
2 膜６とをパターニングし、パターニングしたコントロ
ールゲート５とＳｉＯ2 膜６とをマスクとして、自己整
合的に容量絶縁膜４、フローティングゲート、トンネル
ＳｉＯ2 膜２を異方性エッチング法によりエッチングす
る。図２（ａ）に示される構造は、従来スタック型フロ
ーティングゲートＥＥＰＲＯＭと呼ばれるゲート構造と
同一の物である。

【００３４】次に、レジスト７を塗布してダイオードＤ
を形成する領域を開口し、Ｐ+ イオン注入を行ない、所
望の濃度に調整したｎ- 層９を形成した後（図２（ｂ）
参照）。レジスト１０を塗布し、ダイオードを形成する
領域を残して開口し、Ａｓ+イオン注入を行ない、高濃
度のｎ+ 層２１を形成する（図２（ｃ）参照）。

【００３５】次に、保護膜としてＳｉＯ2 膜２２をＣＶ
Ｄ法により堆積した後（図３（ａ）参照）、レジスト２
３を塗布してダイオードを形成する領域を開口し、異方
性エッチング法によりＳｉＯ2 膜２２をエッチングバッ
クしダイオードを形成する領域のゲート側壁にサイドウ
オール２８を残す（図３（ｂ）参照）。そして、図３
（ｃ）に示すように、半導体基板上にＷＳｉx 膜２５を
堆積した後パターニングし、ショットキーダイオードを
形成する。上記ＷＳｉx 膜２５は配線層としてパターニ
ングしてもよいし、コンタクトの埋め込み層としてパタ
ーニングしてもよい。図３（ｃ）に示すメモリセルは従
来のスタック型フローティングゲート構造メモリセルト
ランジスタのソースまたはドレイン領域に相当する領域
にショットキーダイオードが形成されているが、メモリ
セル全体の面積を増加させることはない。

【００３６】次に、図４を参照しながら、第１実施例に
おける半導体記憶装置の読み出し方法について説明す
る。その場合、上記ショットキーダイオードが形成され
た領域はソースでもドレインでもよいが、ここではドレ
インにショットキーダイオードが形成された場合の読み
出し方法について説明する。なお、ソースにショットキ
ーダイオードが形成された場合の読み出し方法について
は、第２実施例で説明する。

【００３７】ここでは、メモリセル（Ｔ22）を読みだす
場合について説明するものとし、メモリセル（Ｔ11）及
び（Ｔ12）は過剰にデプレッション化（しきい値が負）
していると仮定し、メモリセル（Ｔ22）を読み出す場合
について説明する。選択ワード線Ｗ２を読み出し電源電
圧Ｖcc（例えば５Ｖ）にし、非選択ワード線Ｗ１、Ｗｍ
を接地電位Ｖss（例えば０Ｖ）にする。同時に選択ソー
ス線Ｓ２をＶssに接地し、非選択ソース線Ｓ１、Ｓｍを
読み出し中間電位Ｖrm（例えば１Ｖ）にする。また、選
択ビット線Ｂ２をセンスアンプを介して読み出し中間電
位Ｖrmにし、非選択ビット線Ｂ１、Ｂｎを接地電位Ｖss
にする。実際には、ビット線にはセンスアンプが接続さ
れているため、ビット線の電位は中間電位Ｖrmから僅か
に変動するが、ここでは説明を簡単にするためにビット
線の電位は一定の電圧Ｖrmであるとする。

【００３８】メモリセル（Ｔ22）が“０”状態ならばメ
モリセル（Ｔ22）は作動せず電流は流れない。また、メ
モリセル（Ｔ12）は過剰にデプレッション化している
が、ビット線Ｂ２と非選択ソース線Ｓ１の電位が同じで
あるためメモリセル（Ｔ12）には電流が流れない。した
がって、選択ビット線Ｂ２には電流が流れずメモリセル
（Ｔ22）が“０”状態にあることを誤りなく検知でき
る。

【００３９】一方、メモリセル（Ｔ22）が“１”状態な
らばメモリセル（Ｔ22）が作動して電流が流れ、選択ビ
ット線Ｂ２の電位が僅かに低下する。その時、非選択ソ
ース線Ｓ１と選択ビット線Ｂ２に電位差が生じるが、非
選択メモリセル（Ｔ12）が過剰にデプレッション化して
いても、メモリセル（Ｔ12）のドレインに接続されたダ
イオードＤとは逆バイアスになるためメモリセル（Ｔ1
2）には電流が流れず、選択ビット線Ｂ２の電位を読み
出し中間電位である１Ｖに戻すことはない。したがっ
て、選択ビット線Ｂ２に電流が流れることでメモリセル
（Ｔ22）が“１”状態にあることを検知できる。また、
メモリセル（Ｔ11）も過剰にデプレッション化しており
非選択ソース線Ｓ１と非選択ビット線Ｂ１に電位差１Ｖ
が生じているがメモリセル（Ｔ11）のドレインに接続さ
れたダイオードＤ11とは逆バイアスになるためメモリセ
ル（Ｔ11）には電流が流れず、非選択ビット線Ｂ１には
電流が流れず、余分な電力消費が発生しない。

【００４０】以上、メモリセルアレイに過剰にデプレッ
ション化したメモリセルが生じても、選択ビット線の電
流によって選択したメモリセルが“０”状態であるか
“１”状態であるかを誤ることなく読み出すことがで
き、また、非選択ビット線には電流が流れないので余分
な電力消費が発生しない。

【００４１】なお、上記した第１実施例の読みだし方法
では選択ビット線の電位と非選択ソース線電位を読み出
し中間電位Ｖrmとしたが、読み出し電源電圧Ｖccとして
もよい。

【００４２】次に、図５を参照しながら、本実施例にお
いてワード線に接続されている全てのメモリセルを一括
に読み出す方法について説明する。ここでは、メモリセ
ル（Ｔ11）及び（Ｔ12）が過剰にデプレッション化（し
きい値が負）していると仮定し、ワード線Ｗ２に接続さ
れる全てのメモリセルを一括して読み出す場合について
説明する。選択ワード線Ｗ２を読み出し電源電圧Ｖcc
（例えば５Ｖ）にし、非選択ワード線Ｗ１、Ｗｍを接地
電位Ｖss（例えば０Ｖ）にする。同時に選択ソース線Ｓ
２を接地電位Ｖssにし、非選択ソース線Ｓ１、Ｓｍを読
み出し中間電位Ｖrm（例えば１Ｖ）にする。全てのビッ
ト線Ｂ１、Ｂ２、Ｂｎをセンスアンプを介して中間電位
Ｖrmにする。実際には、ビット線にはセンスアンプが接
続されているため、ビット線の電位は中間電位Ｖrmから
僅かに変動するが、ここでは説明を簡単にするためにビ
ット線の電位は一定の電圧Ｖrmであるとする。メモリセ
ルが“０”状態ならばビット線には電流が流れず、ビッ
ト線の電位は変動しない。メモリセルが“１”状態なら
ばメモリセルに電流が流れ、ビット線の電位が僅かに低
下する。上記ビット線の電位の違いを各ビット線に接続
したセンスアンプを使って検知する。非選択メモリセル
（Ｔ11）や（Ｔ12）は過剰にデプレッション化している
とすると、非選択ソース線Ｓ１と選択ビット線Ｂ２に電
位差が生じるが、非選択メモリセル（Ｔ12）は過剰にデ
プレッション化していても、メモリセル（Ｔ12）のドレ
インに接続されたダイオードＤ12とは逆バイアスになる
ためメモリセル（Ｔ12）には電流が流れず、選択ビット
線Ｂ２の電位を読み出し中間電位である１Ｖに戻すこと
はない。したがって、選択ビット線Ｂ２に電流が流れる
ことでメモリセル（Ｔ22）が“１”状態にあることを誤
りなく検知できる。

【００４３】また、ダイオードＤ11は逆バイアスでも僅
かにリーク電流を流すが、このようなワード線に接続さ
れている全てのメモリセルを一括に読み出す方法では、
非選択ソース線Ｓ１と全てのビット線の電位が等しいた
めに、リーク電流をも抑制することができ低消費電力化
できる。なお、上記の読みだし方法ではビット線の電位
と非選択ソース線の電位とを読み出し中間電位Ｖrmとし
たが、両者共に読み出し電源電圧Ｖccとしてもよい。各
請求項では、これらを総称して読み出し電位としてい
る。

【００４４】次に、本実施例においてワード線の電位を
接地電位にしたまま読み出す方法について説明する。読
み出し方法は、図４あるいは図５で示した読み出し方法
において全てのワード線Ｗ１〜Ｗｍを接地電位Ｖss（例
えば０Ｖ）にする方法であり、その説明だけのための図
面は省略する。本実施例の“１”状態におけるメモリセ
ルのしきい値電圧を負に設定すれば、メモリセルはワー
ド線の電位を接地電位Ｖss（例えば０Ｖ）にしても、
“１”状態ならば電流を流し、“０”状態ならば電流を
流さないため、図４あるいは図５で示した読み出し方法
において全てのワード線Ｗ１〜Ｗｍを接地電位Ｖss（例
えば０Ｖ）にしても、メモリセルの状態をビット線電流
を検知することでデータを読みだせる。すなわち選択ソ
ース線Ｓ２を接地電位Ｖssにし、非選択ソース線Ｓ１、
Ｓｍを読み出し中間電位Ｖrm（例えば１Ｖ）とし、選択
ビット線Ｂ２の電位をセンスアンプを介して読み出し中
間電位Ｖrmにし、非選択ビット線をＶssにすることでソ
ース線とビット線とで選択したメモリセルを読み出すこ
とができるのである。したがって、読み出し時にワード
線電位の変動がなく一層の低消費電力化と低電源電圧化
が可能である。

【００４５】なお、上記第１実施例の読みだし方法では
ビット線の電位と非選択ソース線の電位とを読み出し中
間電位Ｖrmとしたが、両者共に読み出し電源電圧Ｖccと
してもよい。

【００４６】次に、ワード線の電位を接地電位にしたま
ま書き込む方法について説明する。本実施例の“１”状
態におけるメモリセルのしきい値電圧を負に設定すれ
ば、メモリセルはワード線の電位を接地電位Ｖss（例え
ば０Ｖ）にしても電流が流れる。ワード線を接地したま
ま選択ビット線を高電位に、非選択ビット線を接地電位
Ｖssにし、選択ソース線を接地電位にし、非選択ソース
線を高電位あるいはフローティングにすることで、選択
したメモリセルにホットエレクトロンを発生させ、
“１”状態のメモリセルを“０”状態に変化させること
ができる。

【００４７】なお、上記ワード線の電位を接地電位にし
たまま書き込む方法を過剰にデプレッション化したメモ
リセルのしきい値電圧を高く戻すために用いてもよい。

【００４８】なお、上述の説明では、メモリセルへの書
き込みはホットエレクトロンの注入により行ったが、Ｆ
−Ｎ電流による書き込みを行ってもよい。ただし、本実
施例では、ドレイン側にダイオードＤを設けているた
め、ドレインとフローティングゲート間に高電界を発生
させて行うＦ−Ｎ電流による書き込み方法よりは、従来
のフラッシュ型ＥＥＰＲＯＭにおけるホットエレクトロ
ンによる書き込み方法の方が適している。

【００４９】（第２実施例）次に、第２実施例につい
て、図６（ａ）〜（ｄ），図７，図８，図９及び図１０
を参照しながら説明する。

【００５０】図６（ａ）〜（ｄ）は第２実施例の半導体
記憶装置の製造工程を示す。図６（ａ）〜（ｄ）におい
て、２５はレジスト、２７はｎ+ 層、２８はサイドウオ
ール、２９はオフセット領域、３０はｎ+ 層である。図
６（ａ）は、図２（ａ）に示す状態と同様にスタック型
フローティングゲート構造を形成した時の状態を示す。
この状態の基板の上にレジスト２５を塗布し、ダイオー
ドを形成する領域を残して開口し、Ａｓ+ イオン注入を
行い高濃度ｎ+ 層２７を形成する（図６（ｂ）参照）。
次に、ＳｉＯ2 膜を堆積してエッチバックすることでサ
イドウオール２８を形成した後（図６（ｃ）参照）、Ａ
ｓ+ イオン注入を行い高濃度ｎ+ 層３０を形成する（図
６（ｄ）参照）。図６（ｄ）に示す状態では、ｎ+ 層３
０とフローティングゲート３とは水平方向でオフセット
しており、このオフセット領域２９の距離はサイドウオ
ール２８の膜厚で制御される。

【００５１】次に、この図６（ｄ）におけるｎ+ 層３０
−オフセット領域２９−チャネル領域の部分がダイオー
ドとほぼ類似の機能を有することを説明する。図７は、
このようなオフセット領域を内蔵するメモリセルの電圧
−電流特性をシミュレーションしたものである。縦軸は
メモリセルの動作電流、横軸はゲート（フローティング
ゲート）電圧である。ゲート長は０．５ミクロンでオフ
セット量は０．２ミクロンであり、ドレイン−ソース間
電圧は１Ｖである。同図において、実線はオフセット領
域２９と隣接するｎ+ 層３０の側を高電位にした場合の
電圧−電流特性を示し、点線はオフセット領域２９と隣
接するｎ+ 層３０側を低電位にした場合の電圧−電流特
性を示す。同図に示すように、順方向と逆方向では電流
値が２桁以上異なっていることがわかる。すなわち、ソ
ース−ドレイン間の電圧の高低の関係によって、異なる
電流特性を有する。本実施例におけるメモリセルの構造
は、図６（ｄ）の右側に示すように、便宜上ｎ+ 領域３
０の側にダイオードを付設してなる構造で表すことがで
きる。ただし、実際には、ソース−ドレイン間にダイオ
ードに相当する部分が介在した構造となっている。

【００５２】したがって、本第２実施例のオフセット領
域を内蔵したメモリセルの構造では、上記第１実施例に
おけるショットキーダイオードを付加したメモリセルに
比べて一方の電流を遮断する機能は劣るものの、電流の
流れる方向によって極端に抵抗値が異なるので、上記第
１実施例のメモリセルの構造とほぼ同様の機能が得られ
ることがわかる。特に、本第２実施例のメモリセルの構
造では、上記第１実施例のメモリセルの例とは異なり、
レジストを露光する工程が少ないと言う利点がある。

【００５３】次に、第２実施例の半導体記憶装置の読み
出し方法について、図８〜図１０を参照しながら説明す
る。本実施例の場合でも、上記第１実施例と同様に、オ
フセット領域２９に隣接するｎ+ 層３０はソース又はド
レインいずれであってもよい。本第２実施例では、オフ
セット領域２９と隣接するｎ+ 領域３０がソースである
場合について説明する。なお、オフセット領域２９に隣
接するｎ+ 領域がドレインである場合には、上記第１実
施例と同様の読み出し方法を適用することができる。

【００５４】図８は、本実施例におけるメモリセルアレ
イの構造を示し、各メモリセルはメモリセルのソース側
に、ソース側からドレイン側（つまりソース線側からビ
ット線側）への電流のみを許容するダイオードＤを接続
した構成となっている。ソースからドレイン方向に流れ
る電流はメモリセルの動作電流とほぼ等しく、ドレイン
からソース方向に流れる電流は上記ダイオードＤによっ
てほとんど遮断されるという特性を有している。

【００５５】次に、図９を参照しながら、本実施例にお
ける読み出し方法について説明する。ここではメモリセ
ル（Ｔ11）及び（Ｔ12）は過剰にデプレッション化（し
きい値が負）していると仮定し、メモリセル（Ｔ22）を
読み出す場合について説明する。選択ワード線Ｗ２を読
み出し電源電圧Ｖcc（例えば５Ｖ）にし、非選択ワード
線Ｗ１、Ｗｍを接地電位Ｖss（例えば０Ｖ）にする。同
時に選択ソース線Ｓ２を読み出し中間電位Ｖrm（例えば
１Ｖ）にし、非選択ソース線Ｓ１、Ｓｍを接地電位Ｖss
にする。また、選択ビット線Ｂ２をセンスアンプを介し
て接地電位Ｖssにし、非選択ビット線Ｂ１、Ｂｎを読み
出し中間電位Ｖrmにする。実際には、ビット線にはセン
スアンプが接続されているため、ビット線の電位は接地
電位Ｖssから僅かに変動するが、ここでは説明を簡単に
するためにビット線の電位は一定の電圧Ｖssであるとす
る。メモリセル（Ｔ22）が“０”状態ならばメモリセル
（Ｔ22）は電流を流さない。また、メモリセル（Ｔ12）
は過剰にデプレッション化しているがビット線Ｂ２と非
選択ソース線Ｓ１の電位が同じでＶssであるためメモリ
セル（Ｔ12）には電流が流れない。したがって、選択ビ
ット線Ｂ２には電流が流れずメモリセル（Ｔ22）が
“０”状態にあることを誤りなく検知できる。

【００５６】一方、メモリセル（Ｔ22）が“１”状態の
場合、メモリセル（Ｔ22）が作動して電流が流れ、選択
ビット線Ｂ２の電位が僅かに上昇する。その際、選択ビ
ット線Ｂ２と非選択ソース線Ｓ１に電位差が生じるが、
非選択メモリセル（Ｔ12）は過剰にデプレッション化し
ていても、メモリセル（Ｔ12）のソースに接続されたダ
イオードＤとは逆バイアスになるためメモリセル（Ｔ1
2）には電流が流れず、選択ビット線Ｂ２の電位をＶss
に戻すことはない。したがって、選択ビット線Ｂ２に電
流が流れることで、誤読み出しを生じることなくメモリ
セル（Ｔ22）が“１”状態にあることを検知できる。ま
た、メモリセル（Ｔ11）も過剰にデプレッション化して
おり非選択ビット線Ｂ１と非選択ソース線Ｓ１に電位差
１Ｖが生じているが、メモリセル（Ｔ11）のドレインに
接続されたダイオードＤ11とは逆バイアスになるためメ
モリセル（Ｔ11）には電流が流れず、非選択ビット線Ｂ
１には電流が流れず、余分な電力消費が発生しない。な
お、上記読みだし方法では、選択ソース線の電位と非選
択ビット線電位を読み出し中間電位Ｖrmとしたが、両者
共に読み出し電源電圧Ｖccとしてもよい。

【００５７】また、上記読みだし方法では選択ビット線
の電位をセンスアンプを介して接地電位Ｖssにするとし
たが、センスアンプがリファレンス電位を必要する場合
には選択ビット線の電位を接地電位Ｖssより大きく読み
出し中間電位より小さくしてもよい。

【００５８】次に、図１０を参照しながら、本実施例に
おいてワード線に接続されている全てのメモリセルを一
括に読み出す方法について説明する。ここでは、メモリ
セル（Ｔ11）及び（Ｔ12）は過剰にデプレッション化
（しきい値が負）していると仮定し、ワード線Ｗ２上の
全メモリセルを一括に読み出す場合について説明する。
選択ワード線Ｗ２を読み出し電源電圧Ｖcc（例えば５
Ｖ）にし、非選択ワード線Ｗ１、Ｗｍを接地電位Ｖss
（例えば０Ｖ）にする。同時に、選択ソース線Ｓ２を読
み出し中間電位Ｖrm（例えば１Ｖ）とし、非選択ソース
線Ｓ１、Ｓｍを接地電位Ｖssにする。全てのビット線Ｂ
１、Ｂ２、Ｂｎをセンスアンプを介して接地電位Ｖssに
する。実際には、ビット線Ｂ１〜Ｂｎにはセンスアンプ
ＳＡ１〜ＳＡｎが接続されているため、ビット線Ｂ１〜
Ｂｎの電位は接地電位Ｖssから僅かに変動するが、ここ
では、説明を簡単にするためにビット線の電位は一定の
電位Ｖssであるとする。

【００５９】例えばメモリセル（Ｔ2n）が“０”状態の
場合、メモリセル（Ｔ2n）は作動しないので、各ビット
線には電流が流れず、ビット線の電位は変動しない。一
方、各メモリセル（Ｔ21），（Ｔ22）が“１”の場合、
各メモリセル（Ｔ21），（Ｔ22）が作動して電流が流
れ、ビット線Ｂ２の電位が僅かに上昇する。このビット
線の電位の違いをビット線に接続したセンスアンプによ
り検知する。非選択メモリセル（Ｔ11）や（Ｔ12）は過
剰にデプレッション化しているが、非選択ソース線Ｓ１
と全てのビット線の電位が等しく接地電位Ｖssであるた
めに電流は流れない。また、ダイオードＤは逆バイアス
でも僅かにリーク電流を流すが、上記した１本のワード
線上の全メモリセルの一括読み出し方法では上記リーク
電流をも抑制することができ低消費電力化できる。ま
た、従来の１本のワード線上の全メモリセルの一括読み
出し方法とは異なり、選択ワード線と選択ソース線のみ
に電圧が印加されているため、読み出し始動時の低消費
電力化が可能である。

【００６０】なお、本第２実施例の読みだし方法では選
択ソース線の電位を読み出し中間電位Ｖrm（例えば１
Ｖ）としたが、読み出し電源電圧Ｖccとしてもよい。

【００６１】なお、上記読みだし方法では、選択ビット
線の電位をセンスアンプを介して接地電位Ｖssにすると
したが、センスアンプがリファレンス電位を必要する場
合には選択ビット線の電位を接地電位Ｖssより大きく読
み出し中間電位より小さくしてもよい。

【００６２】次に、本実施例においてワード線の電位を
接地電位にしたまま読み出す方法について説明する。読
み出し方法は図９あるいは図１０で示した読み出し方法
において全てのワード線を接地電位Ｖss（例えば０Ｖ）
にしたものであり、図面は省略する。本実施例の“１”
状態におけるメモリセルのしきい値電圧を負に設定すれ
ば、メモリセルはワード線の電位を接地電位Ｖss（例え
ば０Ｖ）にしても、“１”状態ならば電流が流れ、
“０”状態ならば電流が流れないため、図９あるいは図
１０で示した読み出し方法において、全てのワード線を
Ｖss（例えば０Ｖ）に接地しても、メモリセルの状態を
ビット線電流を検知することでデータを読みだせる。す
なわち選択ソース線Ｓ２を読み出し中間電位Ｖrm（例え
ば１Ｖ）し、非選択ソース線Ｓ１、Ｓｍを接地電位Ｖss
にし、選択ビット線をセンスアンプを介し接地電位Ｖss
にし、非選択ビット線を読み出し中間電位Ｖrmにするこ
とでソース線とビット線で選択したメモリセルを読み出
すことができるのである。この方法では、読み出し時に
ワード線電位の変動がなく一層の低消費電力化と低電源
電圧化が可能である。なお、上記読みだし方法では選択
ソース線の電位を読み出し中間電位Ｖrm（例えば１Ｖ）
としたが、読み出し電源電圧Ｖccとしてもよい。

【００６３】また、上記読みだし方法では選択ビット線
の電位をセンスアンプを介して接地電位Ｖssにするとし
たが、センスアンプがリファレンス電位を必要する場合
には選択ビット線の電位を接地電位Ｖssより大きく読み
出し中間電位より小さくしてもよい。

【００６４】次に、本実施例においてホットエレクトロ
ンによる書き込み方法について説明する。本実施例で
は、ソース線からでなければメモリセルにチャネル電流
を流せないように構成されている。そこで、選択ワード
線を高電位に、非選択ワード線を接地電位にし、選択ソ
ース線を高電位に、非選択ソース線を接地電位またはフ
ローティングにし、選択ビット線を接地電位にし、非選
択ソース線を高電位にすることで選択したメモリセルの
ソース側からドレイン側に電流を流すことでホットエレ
クトロンを発生させ、書き込むことができる。

【００６５】次に、ワード線の電位を接地電位にしたま
ま書き込む方法について説明する。本実施例の“１”状
態におけるメモリセルのしきい値電圧を負に設定すれ
ば、メモリセルはワード線の電位を接地電位Ｖss（例え
ば０Ｖ）にしても電流が流れる。ワード線を接地電位に
したまま選択ソース線を高電位に、非選択ソース線を接
地電位に、選択ビット線を接地電位に、非選択ビット線
を高電位あるいはフローティングにすることで選択した
メモリセルにホットエレクトロンを発生させ、“１”状
態のメモリセルを“０”状態に変化させることができ
る。

【００６６】なお、上記ワード線の電位を接地電位にし
たまま書き込む方法を過剰にデプレッション化したメモ
リセルのしきい値電圧を高く戻すために用いてもよい。

【００６７】なお、本実施例ではソース側にダイオード
Ｄを設けたため、ドレインとフローティングゲート間に
高電界を発生させやすく、上述のようなホットエレクト
ロンによる方法よりも、従来のフラッシュ型ＥＥＰＲＯ
ＭにおけるＦ−Ｎ電流による書き込み方法が好ましい。

【００６８】（第３実施例）次に、第３実施例につい
て、図１１（ａ）〜（ｃ）及び図１２を参照しながら説
明する。図１１（ａ）〜（ｃ）は、第３実施例における
半導体記憶装置のメモリセルの製造工程を示すものであ
る。図１１（ａ）〜（ｃ）において、３０はｎ+ 層、３
１はレジスト、３３はｐ層である。図１１（ａ）に示す
状態は、図２（ａ）に示す状態と同様にスタック型フロ
ーティングゲート構造を形成したものである。そして、
この状態の基板上にレジスト３１を塗布し、ダイオード
を形成する領域を残して開口し、ＢＦ2+イオン注入３２
を行いｐ層３３を形成する（図１１（ｂ）参照）。ＢＦ
2+イオン注入は大傾角で行うことが望ましく、例えば４
５度，６０KeV ，６Ｅ12atoms/cm2 の条件で行う。ただ
し、この条件に限定されるものではない。次に、図１１
（ｃ）に示す工程では、Ａｓ+ イオン注入を行って高濃
度ｎ+ 層３０を形成する。メモリセルのソース，ドレイ
ンとなる２つのｎ+層３０，３０のうち１つのｎ+ 層３
０の内方に低濃度の不純物をドープしたｐ層３３を形成
したことで、この部分の空乏層の拡がりが抑えられ、ソ
ース−ドレイン間にダイオードを形成したのと同様の作
用が生じる。図１２は、上記一方のみに低濃度のｐ層３
３を形成したメモリセルの電圧−電流特性をシミュレー
ションしたものである。縦軸はメモリセルの動作電流、
横軸はゲート（フローティングゲート）電圧である。ゲ
ート長は０．５ミクロンでｐ層の濃度は１Ｅ18atoms/cm
3 であり、オフセット状態にはなっていず、ドレイン−
ソース間電圧は１Ｖである。同図において、実線はｐ層
３３と隣接するｎ+ 層３０の側を高電位にした場合の電
圧−電流特性を示し、点線はｐ層３３と隣接するｎ+ 層
３０側を低電位にした場合の電圧−電流特性を示す。同
図に示すように、順方向と逆方向では電流値が１桁以上
異なっていることがわかる。したがって、本実施例にお
けるメモリセルの構造も、便宜上ｎ+ 層３０の側にダイ
オードを付設してなる構造で表すことができる。ただ
し、実際には、ソース−ドレイン間にダイオードに相当
する部分が介在した構造となっている。

【００６９】なお、ｐ層３３の濃度を濃くしてｎ+ 層３
０がオフセットになってもよい。図１１のメモリセルの
例は図６のメモリセルの例よりもサイドウオール工程が
必要ないと言う特徴がある。

【００７０】（第４実施例）次に、第４実施例につい
て、図１３（ａ）〜（ｃ）及び図１４（ａ），（ｂ）を
参照しながら説明する。図１３（ａ）〜（ｃ）及び図１
４（ａ），（ｂ）は第４実施例における半導体記憶装置
のメモリセルの製造工程を示すものである。図１３
（ａ）に示す状態では、図２（ａ）に示す状態と同様に
スタック型フローティングゲート構造となっている。こ
の状態でレジストを形成しダイオードＤを形成する領域
にＰ+ イオン注入を行ない、所望の濃度に調整したｎ-
層９を形成し（図１３（ｂ）参照）、次にダイオードＤ
を形成しない領域にＡｓ+ イオン注入を行って高濃度の
ｎ+ 層２１を形成する（図１３（ｃ）参照）。次に、保
護膜としてＳｉＯ2 膜２２をＣＶＤ法により堆積し（図
１４（ａ）参照）、ダイオードＤを形成する領域にＳｉ
Ｏ2 膜２２をエッチバックしダイオードＤを形成する領
域のゲート側壁にサイドウオール２８を残す（図１４
（ｅ）参照）。この状態で、レジスト３１を塗布し、ダ
イオードを形成する領域を開口し、ＢＦ2+イオン注入を
行いｐ層６１を形成する。図１４（ｂ）に示すメモリセ
ルは従来のスタック型フローティングゲート構造メモリ
セルのソースまたはドレイン領域に相当する領域にＰＮ
ダイオードが形成されているが、メモリセルの面積を増
加させることはない。

【００７１】この場合には、ダイオード特性が得られ、
この構造を有するメモリセルは、図１４（ｂ）の右側に
示すようなソース又はドレインに隣接してダイオードが
付設されたメモリセルとして表現できる。

【００７２】（第５実施例）次に、第５実施例につい
て、図１５、図１６（ａ），（ｂ）、図１７（ａ），
（ｂ）、図１８及び図１９に基づき説明する。

【００７３】本実施例における半導体記憶装置のブロッ
ク回路図は、図３１に示した従来の不揮発性メモリセル
を搭載した半導体記憶装置のブロック回路図と同一であ
り説明は省略する。図１５は第４実施例に係るフラッシ
ュ型ＥＥＰＲＯＭのメモリセルアレイの一部を示す回路
図である。本実施例は第１実施例の構造を高集積に実現
するために改良したものである。本実施例では、図１５
に示したように、例えば２個のメモリセル（Ｔ21ａ），
（Ｔ21ｂ）の各々のドレインにはダイオードＤ21ａ，Ｄ
21ｂの一端がそれぞれ１個ずつ接続され、それぞれのダ
イオードＤ21ａ，Ｄ21ｂの他端は共通の配線を介して共
通のビット線Ｂ１に接続されている。また、メモリセル
（Ｔ21ａ）のソースはソース線Ｓ２に接続され、メモリ
セル（Ｔ21ｂ）のソースはソース線Ｓ３に接続されてい
る。すなわち、１対のメモリセル（Ｔ21ａ），（Ｔ21
ｂ）のソースは個別のソース線Ｓ２，Ｓ３に接続される
一方、ドレインは共通のビット線に接続されている。ま
た、この１対のメモリセル（Ｔ21ａ），（Ｔ21ｂ）が接
続されるビット線Ｂ１上で各メモリセル（Ｔ21ａ），
（Ｔ21ｂ）の隣接領域にはメモリセルは配置されていな
い。そして、ビット線Ｂ２に対し、各１対のメモリセル
（Ｔ12ａ），（Ｔ12ｂ）及び（Ｔ32ａ），（Ｔ32ｂ）が
２ビット分の間隔を隔てて配置されている。メモリセル
（Ｔ12ａ），（Ｔ12ｂ）の各ドレインは各々ダイオード
Ｄ12ａ，Ｄ12ｂを介して共通のビット線Ｂ２に接続さ
れ、メモリセル（Ｔ12ｂ）のソースは、メモリセル（Ｔ
21ａ）と共通のソース線Ｓ２に接続されている。一方の
１対のメモリセル（Ｔ32ａ），（Ｔ32ｂ）の接続状態も
同様である。

【００７４】以上の結果、ソース線Ｓ１，Ｓ３の間に２
本のワード線Ｗ1a，Ｗ1bを、ソース線Ｓ２，Ｓ３の間に
２本のワード線Ｗ2a，Ｗ2bを配置し、ビット線Ｂ１〜Ｂ
３は、ワード線とソース線とに垂直に交差するように配
置する。そして、これらの配線で形成される行列上の領
域に、２ビット一組のメモリセル（Ｔ）がチェッカー模
様状に配置されている。なお、各メモリセル（Ｔ）のゲ
ートはワード線Ｗに接続され、ＮＯＲ型にメモリセルを
配置している。また、ワード線Ｗ1a，Ｗ1b〜Ｗ3a，Ｗ3b
はそれぞれロウデコーダＲＤ1a，ＲＤ1b〜ＲＤ3a，ＲＤ
3bに、ソース線Ｓ１〜Ｓ３はそれぞれソースデコーダＳ
Ｄ１〜ＳＤ３に、ビット線Ｂ１〜Ｂ３はそれぞれ列選択
用トランジスタＳＴ１〜ＳＴ３１６を介してセンスアン
プＳＡ１〜ＳＡ３に接続されカラムデコーダに接続され
ている。

【００７５】本実施例では、読み出し方法は第１実施例
と同様の方法で読み出す。図１６（ａ）に示すようにメ
モリセル（Ｔ21ａ）などを１ビット単位で読み出すか
（矢印参照）、あるいは図１６（ｂ）に示すように１本
のワード線Ｗ2aに接続される全てのメモリセルを一括読
み出しする（矢印参照）。１本のワード線上の全メモリ
セルの一括読み出し方法ではデータがビット線の１本お
きに出力される。また、本実施例では、図１６（ｃ）に
示すように、あるソース線Ｓ２の両側に配置される２本
のワード線Ｗ1b，Ｗ2aを同時に選択して、メモリセル
（Ｔ12ｂ）とメモリセル（Ｔ21ａ）などの２ビット単位
で読み出すことができる（矢印参照）。また、図１６
（ｄ）に示すように２本のワード線Ｗ1b，Ｗ2aに接続さ
れる全てのメモリセルを一括読み出しすることもできる
（矢印参照）。２本のワード線上の全メモリセルの一括
読み出し方法ではデータが全てのビット線から出力され
るが、その場合にはセンスアンプは全てのビット線に配
置されている必要がある。

【００７６】なお、本実施例では、各メモリセルの対を
チェッカー模様上に配置したが、１対のメモリセルのド
レインを共通のビット線に接続する場合に、必ずしもこ
のような構成に限定されるものではない。例えば、各ワ
ード線間に互いに隣接してソース線を設けるのであれ
ば、各１対のメモリトランジスタを行列状に隙間なく配
置してもよい。

【００７７】次に、本実施例におけるメモリセル（Ｔ）
の構造について説明する。図１７（ａ）はビット線に平
行な方向の断面における縦断面図、図１７（ｂ）は平面
図である。また、図１８は平面図においてフローティン
グゲートのパターニングを示したものである。図１９は
メモリセル単体のワード線方向に平行な断面における縦
断面図である。各図において、１は半導体基板、２はト
ンネルＳｉＯ2 膜、３はフローティングゲート、４は容
量絶縁膜、５はコントロールゲート、６はＳｉＯ2 膜、
２２はＳｉＯ2 膜、２７はオフセットドレイン、２８は
サイドウォール、３０はソース、５１は素子分離、５２
はソース配線、５３は保護絶縁膜、５４は層間絶縁膜、
５５はビット配線、５６はソース線コンタクト、５７は
ビット線コンタクト、５８は活性領域、５９はパターニ
ング後のフローティングゲートである。図１８に示すよ
うに、長辺方向がデザインルールＬの５倍で短辺方向が
デザインルールＬの長方形状の活性領域５８を折り重な
るように形成し、フローティングゲート５９は上記活性
領域５８の長辺方向に直線状にパターニングする（第１
回目のパターニング）。図１７（ｂ）に示すように、ワ
ード線であるコントロールゲート５はデザインルールの
ラインとスペースで等間隔にパターニングされ、その
際、容量絶縁膜４とフローティングゲート３とトンネル
ＳｉＯ2 膜２とを自己整合的にエッチングする（フロー
ティングゲートの第２回目のパターニング）。ソース３
０をイオン注入により形成した後、ＳｉＯ2 膜の堆積，
エッチバックによりサイドウオールを形成した後、イオ
ン注入によりオフセットドレイン２７を形成する。その
上に配線材料とＳｉＯ2 膜５３を堆積し、ソース配線５
２をパターニングする。層間絶縁膜５４を堆積した後こ
れをエッチバックして、ビットコンタクト５７のための
コンタクトホールをオーバーサイズで開口する。その上
に配線材料を堆積し、ビット配線５５をパターニングす
る。図１７（ｂ）の平面図に示すように、メモリセルの
チャネル幅方向はビット線のデザインルールとビットコ
ンタクト５７のマスクの合わせマージンにより律速され
ている。図１９に示すように、メモリセル単体のワード
線に平行な断面における構造では、活性領域に対してフ
ローティングゲート３が非対称形となっている。このこ
とは上記フローティングゲート３を上記活性領域５８の
長辺方向に直線状にパターニングしたことに起因するも
ので、デザインルールが小さくなるほど直線状の方がパ
ターニングしやすく、微細化できる利点がある。

【００７８】なお、図１７（ａ），（ｂ）等に示すレイ
アウトはマスクの合わせマージンをデザインルールの半
分と仮定しており、セル面積はデザインルールの二乗の
１１倍になっているが、マスクの合わせマージンは露光
技術に依存するものであり、デザインルールの半分に限
定しなくてもよい。

【００７９】なお、図１７（ａ），（ｂ）等に示すメモ
リセルは、上記図６に示したオフセット領域を内蔵した
構造を有するフローティングゲートメモリセル（第２実
施例）を用いているが、これに限定するものではなく、
第１，第３，第４実施例に示す構造のメモリセルを用い
てもよい。

【００８０】また、本実施例において、活性領域５８を
長方形としたが、露光技術などの必要に応じて部分的に
変形してもよい。

【００８１】さらに、本実施例において、フローティン
グゲート３とコントロールゲート５とソース配線５２は
直線状であるとしたが、露光技術などの必要に応じて部
分的に変形してもよい。

【００８２】また、本実施例においてソース配線５２は
配線材料であるとしたが、拡散層で形成してもよい。

【００８３】（第６実施例）次に、第６実施例の半導体
記憶装置及びその読み出し方法について、図２０、図２
１（ａ）〜（ｄ）及び図２２を参照しながら説明する。
本実施例の半導体記憶装置のブロック回路図は、図３１
に示した従来の不揮発性メモリセルを搭載した半導体記
憶装置のブロック図と同一であり説明は省略する。図２
０は本実施例に係るフラッシュ型ＥＥＰＲＯＭのメモリ
セルアレイの一部を示す回路図である。図２０に示すよ
うに、配線の接続構造やメモリセルの配置状態は、基本
的に上記第５実施例（図１５参照）と同じである。ただ
し、本実施例では、各メモリセル（Ｔ）のソースとソー
ス線Ｓ１〜Ｓ３との間にダイオードＤを介設した点のみ
が異なる。

【００８４】本実施例では、読み出し方法は、上述の第
２実施例と同様の方法で読み出す。図２１（ａ）に示す
ようにメモリセル（Ｔ21ａ）などを１ビット単位で読み
出すか（矢印参照）、あるいは図２１（ｂ）に示すよう
に１本のワード線Ｗ2aに接続される全てのメモリセルを
一括読み出しする（矢印参照）。１本のワード線上の全
メモリセルの一括読み出し方法ではデータがビット線の
１本おきに出力される。また本実施例では、図２１
（ｃ）に示すように２本のワード線Ｗ1b，Ｗ2aを同時に
選択して、メモリセル（Ｔ12ｂ）とメモリセル（Ｔ21
ａ）などの２ビット単位で読み出すことができる（矢印
参照）。また、図２１（ｄ）に示すように２本のワード
線Ｗ1b，Ｗ2aを一括読み出しすることもできる（矢印参
照）。２本のワード線一括読み出し方法ではデータが全
てのビット線から出力される。また一括で読み出す場合
にはセンスアンプは全てのビット線に配置されている必
要がある。

【００８５】図２２は本実施例のメモリセルのビット線
に平行な断面における構造を示す縦断面図である。本実
施例の構造は第５実施例の構造（図１７参照）と同じ部
材は同じ符号を付して、説明を省略する。図２２に示す
構造は、ソース側にダイオード構造を設けたものである
点だけが図１７に示す構造と異なる。なお、平面図とメ
モリセル単体のワード線に平行な断面における構造は第
５実施例と同様なので図示を省略する。

【００８６】なお、本実施例では図６に示したオフセッ
ト領域を内蔵する構造のフローティングゲートメモリセ
ル（第２実施例）を採用したが、これに限定するもので
はなく、第１，第３，第４実施例の構造を適用すること
ができる。

【００８７】（第７実施例）次に、第７実施例の半導体
記憶装置について、図２３〜図２６を参照しながら説明
する。本実施例における半導体記憶装置のブロック回路
図は、図３１に示した従来の不揮発性メモリセルを搭載
した半導体記憶装置のブロック回路図と同一であり説明
は省略する。図２３は、本発明の第７実施例に係るフラ
ッシュ型ＥＥＰＲＯＭのメモリセルアレイの一部を示す
回路図である。図２４及び図２５は半導体記憶装置の駆
動方法を説明する図である。図２６（ａ）は、メモリセ
ルのビット線に平行な断面における構造を示す縦断面
図、図２６（ｂ）はその平面図を示す。本実施例は第１
実施例を折り返しビット線構造にしたものである。本実
施例では、図２３に示すように、各１対のメモリセルを
チェッカー模様状に配置した構造及び１つのメモリセル
のドレインをダイオードを介して共通のビット線に接続
した点は、上記第５実施例で説明した図１５の構造と同
じである。ただし、本実施例では、図１５における１本
のソース線（例えばＳ２）の代わりにそれぞれ２本のソ
ース線（例えばＳ2a，Ｓ2b）を配置し、各々にソースデ
コーダ（例えばＳＤ2a，ＳＤ2b）を配置している。そし
て、メモリセル（Ｔ12ｂ）とメモリセル（Ｔ21ａ）のソ
ースとは、各々別のソース線Ｓ1b，Ｓ2aに接続されてい
る。また、各ビット線には、２ビット１組のダミーセル
が配置されている。例えば、ビット線Ｂ２には、１つの
ダミーセル（Ｔr1，Ｔr2）が配置されており、各ダミー
セル（Ｔr1），（Ｔr2）のドレインはそれぞれダイオー
ドＤr1，Ｄr2を介して共通のビット線Ｂ２に接続されて
いる。また、各ダミーセル（Ｔr1），（Ｔr2）のソース
は個別のソース線Ｓr1，Ｓr2に接続され、各ソース線Ｓ
r1，Ｓr2の先端にはソースデコーダＳＤr1，ＳＤr2が配
置されている。さらに、各ダミーセル（Ｔr1），（Ｔr
2）のゲートはそれぞれワード線Ｗr1，Ｗr2に接続さ
れ、各ワード線Ｗr1，Ｗr2の先端にはそれぞれロウデコ
ーダＲＤr1，ＲＤr2が配設されている。

【００８８】本実施例では、読み出し方法は第２実施例
と同様の方法で読み出す。図２４に示すように、例えば
メモリメモリセル（Ｔ21ａ）を１ビット単位で読み出す
場合はビット線Ｂ１がメモリセル（Ｔ21ａ）を読み出
し、ビット線Ｂ２がダミーセル（Ｔr1）を読み出す。ま
た、図２５に示すように、例えば１本のワード線Ｗ2aに
接続される全てのメモリセルを一括読み出す場合は、ビ
ット線Ｂ１、Ｂ３などを介してメモリセルを読み出し、
ビット線Ｂ２、Ｂ４などを介してダミーセルを読み出
す。

【００８９】次に、図２６（ａ），（ｂ）を参照しなが
ら、本実施例の半導体記憶装置のメモリセルの構造につ
いて説明する。本実施例のメモリセルの構造は図１７
（ａ），（ｂ）に示した第５実施例のメモリセルの構造
とほとんど同じであり、図１７（ａ），（ｂ）における
符号と同じ符号を不した部材は同じ部材を示す。第５実
施例では２本のワード線につき１本のソース線を配置し
ているのに対し、第７実施例では２本のワード線につき
２本のソース線を配置している点が異なり、本実施例の
メモリセルの構造では第５実施例のメモリセルに比べて
セル面積は増大する。しかし、本実施例の折り返しビッ
ト線構造の方が一般にセンスアンプの感度が高くできる
と言う特徴がある。

【００９０】なお、図２６（ａ），（ｂ）に示すレイア
ウトはマスクの合わせマージンをデザインルールの半分
と仮定しており、セル面積はデザインルールの二乗の１
６．５倍になっているが、マスクの合わせマージンは露
光技術に依存するものであり、デザインルールの半分に
限定しなくてもよい。

【００９１】また、本実施例では図６に示したオフセッ
ト領域を内蔵するフローティングゲートメモリーセル
（第２実施例）を採用したが、これに限定するものでは
なく、第１，第３，第４実施例に示したメモリセルの構
造を適用できる。

【００９２】さらに、本実施例においてフローティング
ゲート３とコントロールゲート５とソース配線５２は直
線状であるとしたが、露光技術などの必要に応じて部分
的に変形してもよい。

【００９３】また、本実施例においてソース配線５２は
配線材料であるとしたが、拡散層で形成してもよい。

【００９４】（第８実施例）次に、第８実施例の半導体
記憶装置について、図２７〜図３０を参照しながら説明
する。本実施例における半導体記憶装置のブロック回路
図は図３１に示した従来の不揮発性メモリセルを搭載し
た半導体記憶装置のブロック回路図と同一であり説明は
省略する。図２７は本実施例に係るフラッシュ型ＥＥＰ
ＲＯＭのメモリセルアレイの一部を示す回路図である。
本実施例におけるメモリセルアレイの構造は、基本的に
は、上記第７実施例における構造と同じであるが、ダイ
オードがメモリセルのソース側に介設されている点のみ
が異なる。

【００９５】本実施例では、読み出し方法は第２実施例
と同様の方法で読み出す。図２８にに示すように、例え
ばメモリセル（Ｔ21ａ）を１ビット単位で読み出す場合
はビット線Ｂ１を介してメモリセル（Ｔ21ａ）を読み出
し、ビット線Ｂ２を介してダミーセル（Ｔr1）を読み出
す。また、図２９に示すように、例えば１本のワード線
Ｗ2aに接続された全てのメモリセルを一括読み出す場合
はビット線Ｂ１、Ｂ３などを介してメモリセルを読み出
し、ビット線Ｂ２、Ｂ４などを介してダミーセルを読み
出す。

【００９６】次に、図３０を参照しながら、本実施例の
メモリセルの構造について説明する。本実施例のメモリ
セル構造は図２２に示した第６実施例のメモリセルの構
造とほとんど同じである（同じ符号は同じ部材を示す）
が、第６実施例では２本のワード線につき１本のソース
線を配置していたのに対し、本実施例では２本のワード
線につき２本のソース線を配置しており、セル面積は増
大する。しかし、本実施例の折り返しビット線構造の方
が一般にセンスアンプの感度が高くできると言う特徴が
ある。

【００９７】なお、図３０に示すレイアウトはマスクの
合わせマージンをデザインルールの半分と仮定してお
り、セル面積はデザインルールの二乗の１６．５倍にな
っているが、マスクの合わせマージンは露光技術に依存
するものであり、デザインルールの半分に限定しなくて
もよい。

【００９８】なお、本実施例では図６に示したオフセッ
ト領域を内蔵するフローティングゲートメモリーセル
（第２実施例）を採用したが、これに限定するものでは
なく、第１，第３，第４実施例に示したメモリセルの構
造を適用できる。

【００９９】

【発明の効果】以上説明したように、請求項１〜５の発
明によれば、メモリセルを行列状に配置したアレイにお
いて、ビット線−ソース線間の各経路にメモリセルのト
ランジスタと電流の方向によって電圧−電流特性が異な
る異方向抵抗部とを直列に接続する構成としたので、誤
読み出しの防止と消費電力の低減とを図ることができ
る。

【０１００】請求項６の発明によれば、請求項１の発明
において、各１対のメモリセルを共通のビット線に接続
するとともに、２本のワード線に対してソース線を１本
だけ配置する構成としたので、集積度の顕著な向上を図
ることができる。

【０１０１】請求項７の発明によれば、請求項６の発明
において、ダミーセルを設け折り返しビット線構造とし
たので、センスアンプの感度を高く設定することがで
き、よって、誤読み出しの防止効果を顕著に発揮するこ
とができる。

【０１０２】請求項８〜１０の発明によれば、各請求項
の発明の構造を利用した半導体記憶装置の駆動方法とし
て、読みだし時には、非選択メモリセルのビット線とソ
ース線との電位関係が異方向抵抗部の逆方向となるよう
に設定するようにしたので、非選択メモリセルにおける
リーク電流の低減により、誤読み出しの防止と消費電力
の低減とを図ることができる。

【０１０３】請求項１１の発明によれば、請求項１の発
明の構造を利用してホットエレクトロンの注入を利用し
た書き込みを行うようにしたので、メモリセルへの書き
込みとデプレッション化したメモリセルの回復との円滑
化を図ることができる。

【図面の簡単な説明】

【図１】第１実施例に係るメモリセルアレイの電気回路
図である。

【図２】第１実施例に係るメモリセルの製造工程のうち
ｎ+ 層を形成するまでの工程における構造の変化を示す
縦断面図である。

【図３】第１実施例に係るメモリセルの製造工程のうち
ＳｉＯ2 膜の形成後ショットキーダイオードを形成する
までの工程に工程における構造の変化を示す縦断面図で
ある。

【図４】第１実施例に係るメモリセルアレイの１ビット
読み出し動作を示す電気回路図である。

【図５】第１実施例に係るメモリセルアレイの１本のワ
ード線上の全メモリセルの一括読み出し動作を示す電気
回路図である。

【図６】第２実施例に係るメモリセルの製造工程におけ
る構造の変化を示す縦断面図である。

【図７】第２実施例に係るメモリセルの電圧−電流特性
のシミュレーション結果を示す図である。

【図８】第２実施例に係るメモリセルアレイの電気回路
図である。

【図９】第２実施例に係るメモリセルアレイの１ビット
読み出し動作を示す電気回路図である。

【図１０】第２実施例に係るメモリセルアレイの１本の
ワード線上の全メモリセルの一括読み出し動作を示す電
気回路図である。

【図１１】第３実施例に係るメモリセルの製造工程にお
ける構造の変化を示す縦断面図である。

【図１２】第３実施例に係るメモリセルの電圧−電流特
性のシミュレーション結果を示す図である。

【図１３】第４実施例に係るメモリセルの製造工程のう
ちｎ+ 層を形成するまでの工程における構造の変化を示
す縦断面図である。

【図１４】第４実施例に係るメモリセルの製造工程のう
ちＳｉＯ2 膜の形成後ＰＮダイオードを形成するまでの
工程における構造の変化を示す縦断面図である。

【図１５】第５実施例におけるメモリセルアレイの電気
回路図である。

【図１６】第５実施例におけるメモリセルアレイの読み
出し動作を示す電気回路図である。

【図１７】第５実施例に係るメモリセルのビット線に平
行な断面における構造を示す縦断面図及び平面図であ
る。

【図１８】第５実施例に係るメモリセルのフローティン
グゲートの第１回目のパターニング後における状態を示
す平面図である。

【図１９】第５実施例に係るメモリセルのワード線に平
行な断面における構造を示す縦断面図である。

【図２０】第６実施例に係るメモリセルアレイの電気回
路図である。

【図２１】第６実施例に係るメモリセルアレイの読み出
し動作を示す電気回路図である。

【図２２】第６実施例に係るメモリセルのビット線に平
行な断面における構造を示す縦断面図である。

【図２３】第７実施例に係るメモリセルアレイの電気回
路図である。

【図２４】第７実施例に係るメモリセルアレイの１ビッ
ト単位の読み出し動作を示す電気回路図である。

【図２５】第７実施例に係るメモリセルアレイのワード
線上の全メモリセルの一括読み出し動作を示す図であ
る。

【図２６】第７実施例に係るメモリセルのビット線に平
行な断面における構造を示す縦断面図及び平面図であ
る。

【図２７】第８実施例に係るメモリセルアレイの電気回
路図である。

【図２８】第８実施例に係るメモリセルアレイの１ビッ
ト単位の読み出し動作を示す電気回路図である。

【図２９】第８実施例に係るメモリセルアレイのワード
線上の全メモリセルの一括読み出し動作を示す電気回路
図である。

【図３０】第８実施例に係るメモリセルのビット線に平
行な断面における構造を示す縦断面図である。

【図３１】従来の半導体記憶装置全体の概略構成を示す
ブロック図である。

【図３２】従来のメモリセルアレイの電気回路図であ
る。

【図３３】従来のメモリセルアレイの読み出し動作を示
す電気回路図である。

【符号の説明】Ｗワード線Ｂビット線Ｓソース線ＤダイオードＳＡセンスアンプＳＴ列選択用トランジスタＳＤソースデコーダＲＤロウデコーダ１半導体基板２トンネルＳｉＯ2 膜３フローティングゲート４容量絶縁膜５コントロールゲート６ＳｉＯ2 膜７レジスト９ｎ- 層１０レジスト２１ｎ+ 層２２ＳｉＯ2 膜２８サイドウオール２５ＷＳｉx 膜１０１メモリセルアレイ１０２ロウデコーダ回路１０３カラムデコーダ回路１０４ソースデコーダ回路

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図３

【補正方法】変更

【補正内容】

【図３】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図４

【補正方法】変更

【補正内容】

【図４】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図８

【補正方法】変更

【補正内容】

【図８】

【手続補正７】

【補正対象書類名】図面

【補正対象項目名】図９

【補正方法】変更

【補正内容】

【図９】

【手続補正８】

【補正対象書類名】図面

【補正対象項目名】図１０

【補正方法】変更

【補正内容】

【図１０】

【手続補正９】

【補正対象書類名】図面

【補正対象項目名】図１５

【補正方法】変更

【補正内容】

【図１５】

【手続補正１０】

【補正対象書類名】図面

【補正対象項目名】図１７

【補正方法】変更

【補正内容】

【図１７】

【手続補正１１】

【補正対象書類名】図面

【補正対象項目名】図１８

【補正方法】変更

【補正内容】

【図１８】

【手続補正１２】

【補正対象書類名】図面

【補正対象項目名】図２０

【補正方法】変更

【補正内容】

【図２０】

【手続補正１３】

【補正対象書類名】図面

【補正対象項目名】図２２

【補正方法】変更

【補正内容】

【図２２】

【手続補正１４】

【補正対象書類名】図面

【補正対象項目名】図２３

【補正方法】変更

【補正内容】

【図２３】

【手続補正１５】

【補正対象書類名】図面

【補正対象項目名】図２４

【補正方法】変更

【補正内容】

【図２４】

【手続補正１６】

【補正対象書類名】図面

【補正対象項目名】図２５

【補正方法】変更

【補正内容】

【図２５】

【手続補正１７】

【補正対象書類名】図面

【補正対象項目名】図２６

【補正方法】変更

【補正内容】

【図２６】

【手続補正１８】

【補正対象書類名】図面

【補正対象項目名】図２７

【補正方法】変更

【補正内容】

【図２７】

【手続補正１９】

【補正対象書類名】図面

【補正対象項目名】図２８

【補正方法】変更

【補正内容】

【図２８】

【手続補正２０】

【補正対象書類名】図面

【補正対象項目名】図２９

【補正方法】変更

【補正内容】

【図２９】

【手続補正２１】

【補正対象書類名】図面

【補正対象項目名】図３０

【補正方法】変更

【補正内容】

【図３０】

【手続補正２２】

【補正対象書類名】図面

【補正対象項目名】図３２

【補正方法】変更

【補正内容】

【図３２】

【手続補正２３】

【補正対象書類名】図面

【補正対象項目名】図３３

【補正方法】変更

【補正内容】

【図３３】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/115 21/8247 29/788 29/792 Ｇ１１Ｃ 17/00 ５２０Ａ C15-21 Ｈ０１Ｌ 27/10 ４３４ 29/78 ３７１ (72)発明者森俊樹大阪府門真市大字門真1006番地松下電器産業株式会社内 (72)発明者中尾一郎大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】少なくともゲート，ソース，ドレインか
らなるトランジスタと容量部とを有する不揮発性メモリ
セルを行列状に配列してなるアレイと、上記アレイの行方向に配置された各トランジスタのゲー
トに接続される複数のワード線と、上記アレイの列方向に配置された各トランジスタのドレ
インに接続される複数のビット線と、上記アレイの行方向に配置された各トランジスタのソー
スに接続される複数のソース線と、上記ワード線を選択するためのデコーダ回路と、上記ビット線を選択するためのデコーダ回路と、上記ソース線を選択するためのデコーダ回路と、上記ビット線から各トランジスタを経て上記ソース線に
至る各経路の少なくとも一部位に介設され、両端に印加
される電圧の高低によって異なる電圧−電流特性を示
し、電流が流れやすい順方向と電流が流れにくい逆方向
とを有する異方向抵抗部とを備えたことを特徴とする半
導体記憶装置。
【請求項２】請求項１記載の半導体記憶装置におい
て、上記異方向抵抗部は、一方向のみの電流の流通を許容す
るダイオードであることを特徴とする半導体装置記憶装
置。
【請求項３】請求項２記載の半導体記憶装置におい
て、上記ダイオードは、上記各トランジスタのソース及びド
レインのうちいずれか一方を構成する半導体基板の領域
の表面上に直接導電膜を堆積して形成されたショットキ
ーダイオードであることを特徴とする半導体記憶装置。
【請求項４】請求項２記載の半導体記憶装置におい
て、上記ダイオードは、上記各トランジスタのソース及びド
レインのうちいずれか一方を構成する半導体基板内の領
域と半導体基板のコンタクト領域との間で形成されるＰ
Ｎダイオードであることを特徴とする半導体記憶装置。
【請求項５】請求項１記載の半導体記憶装置におい
て、上記異方向抵抗部は、各トランジスタの構造の内部に形
成されていることを特徴とする半導体記憶装置。
【請求項６】請求項５記載の半導体記憶装置におい
て、上記異方向抵抗部は、各トランジスタのソース，ドレイ
ンの空乏層の拡がりを非対称にすることで形成されてい
ることを特徴とする半導体記憶装置。
【請求項７】請求項６記載の半導体記憶装置におい
て、上記異方向抵抗部は、各トランジスタのソース及びドレ
インのうちいずれか一方に上記半導体基板と同じ導電型
で上記半導体基板よりも不純物濃度が高濃度の領域をド
レイン又はソースのゲート方向の拡散長よりも深くゲー
ト方向に設けることで形成されていることを特徴とする
半導体記憶装置。
【請求項８】請求項６記載の半導体記憶装置におい
て、上記異方向抵抗部は、各トランジスタのソース及びドレ
インのうちいずれか一方とゲート下方のチャネル領域と
の間にチャネル領域と同じ導電型の不純物を導入してな
るオフセット領域であることを特徴とする半導体記憶装
置。
【請求項９】請求項１，２，３，４，５，６，７又は
８記載の半導体記憶装置において、上記各メモリセルのうち各１対のメモリセルのドレイン
が共通のビット線に接続されていることを特徴とする半
導体記憶装置。
【請求項１０】請求項９記載の半導体記憶装置におい
て、上記各１対のメモリセルが列方向に１つおきに配置され
てチェッカー模様の行列状に配列されたアレイ構造が構
成され、上記２本のワード線に対して１本の割合でソース線が配
置され、上記各１つのソース線に隣接する２つのワード
線に接続されるメモリセルのソースが、上記各１つのソ
ース線に共通に接続されていることを特徴とする半導体
記憶装置。
【請求項１１】１，２，３，４，５，６，７又は８記
載の半導体記憶装置において、リファレンス電位を要するセンスアンプと、上記ビット線にリファレンス用のダミーセルとを備え、互いに隣接するビット線の一方で上記リファレンス電位
を生成することを特徴とする半導体記憶装置。
【請求項１２】請求項１１記載の半導体記憶装置にお
いて、上記各メモリセルのうち各１対のメモリセルのドレイン
が共通のビット線に接続されていることを特徴とする半
導体記憶装置。
【請求項１３】請求項１２記載の半導体記憶装置にお
いて、上記各１対のメモリセルが列方向に１つおきに配置され
てチェッカー模様の行列状に配列されたアレイ構造が構
成されていることを特徴とする半導体記憶装置。
【請求項１４】請求項９，１０，１１，１２又は１３
記載の半導体記憶装置において、上記メモリセルのフローティングゲートがメモリセルの
ゲート幅方向に対して非対称形であり、活性領域の長辺
方向に直線状に形成されていることを特徴とする半導体
記憶装置。
【請求項１５】少なくともゲート，ソース，ドレイン
からなるトランジスタと容量部とを有する不揮発性メモ
リセルを行列状に配列してなるアレイと、上記アレイの
行方向に配置された各トランジスタのゲートに接続され
る複数のワード線と、上記アレイの列方向に配置された
各トランジスタのドレインに接続される複数のビット線
と、上記アレイの行方向に配置された各トランジスタの
ソースに接続される複数のソース線と、上記ワード線を
選択するためのデコーダ回路と、上記ビット線を選択す
るためのデコーダ回路と、上記ソース線を選択するため
のデコーダ回路と、上記ビット線から各トランジスタを
経て上記ソース線に至る各経路の少なくとも一部位に介
設され、両端に印加される電圧の高低によって異なる電
圧−電流特性を示し、電流が流れやすい順方向と電流が
流れにくい逆方向とを有する異方向抵抗部とを備えた半
導体記憶装置の駆動方法であって、データー読み出しを所望するメモリセルに接続されてい
るワード線を上記ロウデコーダ回路で選択し、上記メモリセルに接続されているビット線を上記カラム
デコーダ回路で選択し、上記メモリセルに接続されているソース線を上記ソース
デコーダ回路で選択し、上記選択ビット線及び選択ソース線の電位を、両者の電
位関係がメモリセルの異方向抵抗部の順方向に一致する
ように、かつ高電位側を読み出し用電位に設定し、非選択ソース線の電位を上記選択ビット線及び選択ソー
ス線の低電位側の電位以上でかつ上記読み出し電位以下
に設定することを特徴とする半導体記憶装置の駆動方
法。
【請求項１６】請求項１５記載の半導体記憶装置の駆
動方法において、上記非選択ソース線及び非選択ビット線の電位のうち低
電位側の電位を接地電位に設定することを特徴とする半
導体記憶装置の駆動方法。
【請求項１７】請求項１５又は１６記載の半導体記憶
装置の駆動方法において、上記選択ワード線に接続されるすべてのメモリセルに接
続されるすべてのビット線を選択ビット線とし、上記選択ワード線に接続された全てのメモリセルを一括
で読み出すことを特徴とする半導体記憶装置の駆動方
法。
【請求項１８】請求項１５又は１６記載の半導体記憶
装置の駆動方法において、上記各メモリセルのうち各１対のメモリセルのドレイン
が共通のビット線に接続されており、隣接する２本のビット線を選択して、２ビット単位で読
み出すことを特徴とする半導体記憶装置の駆動方法。
【請求項１９】請求項１５又は１６記載の半導体記憶
装置の駆動方法において、半導体記憶装置は、リファレンス電位を要するセンスア
ンプと、上記ビット線にリファレンス用のダミーセルと
を備え、互いに隣接するビット線の一方で上記リファレ
ンス電位を生成するように構成されており、上記選択ビット線に隣接しているビット線に接続されて
いるダミーメモリメモリセルを選択し、非選択ビット線のうち選択ビット線と隣接するビット線
の電位を上記選択ビット線の電位と同じ電位にし、上記選択ダミーセルに接続されるビット線及びソース線
の電位関係がダミーセルの異方向抵抗部の順方向になる
ように選択ダミーセルに接続されるソース線の電位を設
定し、上記隣接するビット線にリファレンス電位を生成するこ
とを特徴とする半導体記憶装置の駆動方法。
【請求項２０】請求項１９記載の半導体記憶装置の駆
動方法において、上記選択ワード線に接続された全てのメモリセルに接続
されているビット線を選択ビット線とし、上記全ての選択ビット線に隣接するビット線に接続され
ているダミーメモリメモリセルを選択し、上記全ての選択ビット線の電位及び上記選択ビット線に
隣接するビット線の電位を読み出し電位にし、上記全ての選択ビット線に隣接する非選択ビット線に接
続されているダミーメモリメモリセルに接続されている
ソース線電位を接地電位にし、非選択ソース線の電位を接地電位以上で且つ上記ビット
線に設定した電位以下に設定し、上記非選択ビット線にリファレンス電位を生成して上記
選択ワード線に接続された全てのメモリセルを一括で読
み出すことを特徴とする半導体記憶装置の駆動方法。
【請求項２１】１５，１６，１７，１８，１９又は２
０記載の半導体記憶装置の駆動方法において、すべてのワード線電位を接地電位にすることを特徴とす
る半導体記憶装置の駆動方法。
【請求項２２】少なくともゲート，ソース，ドレイン
からなるトランジスタと容量部とを有する不揮発性メモ
リセルを行列状に配列してなるアレイと、上記アレイの
行方向に配置された各トランジスタのゲートに接続され
る複数のワード線と、上記アレイの列方向に配置された
各トランジスタのドレインに接続される複数のビット線
と、上記アレイの行方向に配置された各トランジスタの
ソースに接続される複数のソース線と、上記ワード線を
選択するためのデコーダ回路と、上記ビット線を選択す
るためのデコーダ回路と、上記ソース線を選択するため
のデコーダ回路と、上記ビット線から各トランジスタを
経て上記ソース線に至る各経路の少なくとも一部位に介
設され、両端に印加される電圧の高低によって異なる電
圧−電流特性を示し、電流が流れやすい順方向と電流が
流れにくい逆方向とを有する異方向抵抗部とを備え、異
方向抵抗部の順方向をビット線側が高電位になるように
形成してなる半導体記憶装置の駆動方法であって、消去状態のメモリセルのしきい値電圧を負に設定し、データー書き込みを所望するメモリセルに接続されてい
るビット線を上記カラムデコーダ回路で選択し、上記メモリセルに接続されているソース線を上記ソース
デコーダ回路で選択し、全てのワード線電位を接地電位にし、上記選択ビット線を高電位にし、選択ソース線の電位を接地電位にし、非選択ビット線を接地電位にし、上記選択ビット線−選択ソース線間に電流を流すことに
よりホットエレクトロンを発生させて上記所望するメモ
リセルのしきい値電圧を高く変化させることを特徴とす
る半導体記憶装置の駆動方法。
【請求項２３】少なくともゲート，ソース，ドレイン
からなるトランジスタと容量部とを有する不揮発性メモ
リセルを行列状に配列してなるアレイと、上記アレイの
行方向に配置された各トランジスタのゲートに接続され
る複数のワード線と、上記アレイの列方向に配置された
各トランジスタのドレインに接続される複数のビット線
と、上記アレイの行方向に配置された各トランジスタの
ソースに接続される複数のソース線と、上記ワード線を
選択するためのデコーダ回路と、上記ビット線を選択す
るためのデコーダ回路と、上記ソース線を選択するため
のデコーダ回路と、上記ビット線から各トランジスタを
経て上記ソース線に至る各経路の少なくとも一部位に介
設され、両端に印加される電圧の高低によって異なる電
圧−電流特性を示し、電流が流れやすい順方向と電流が
流れにくい逆方向とを有する異方向抵抗部とを備え、異
方向抵抗部の順方向をソース線側が高電位になるように
形成してなる半導体記憶装置の駆動方法であって、データー書き込みを所望するメモリセルに接続されてい
るワード線を上記ロウデコーダ回路で選択し、上記メモリセルに接続されているビット線を上記カラム
デコーダ回路で選択し、上記メモリセルに接続されているソース線を上記ソース
デコーダ回路で選択し上記選択したワード線に高電位を
印加し、上記選択ソース線の電位を高電位にし、上記選択ソース線の電位を接地電位にし、非選択ビット線に高電位を印加し、上記選択ビット線−選択ソース線間に電流を流すことに
よりホットエレクトロンを発生させて上記所望するメモ
リセルのしきい値電圧を高く変化させることを特徴とす
る半導体記憶装置の駆動方法。
【請求項２４】請求項２３記載の半導体記憶装置の駆
動方法において、消去状態のメモリセルのしきい値電圧
を負に設定し、上記全てのワード線電位を接地電位にす
ることを特徴とする請求項２４に記載の半導体記憶装置
の駆動方法。