JP2001127263A - 不揮発性メモリおよびその駆動方法 - Google Patents
不揮発性メモリおよびその駆動方法Info
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Abstract
(57)【要約】
【課題】 記録の消去、書き込みおよび読み出しが可能
で、かつメモリセルの構造を単純化するとともに、高密
度情報記録を可能とする。 【解決手段】 室温下において「高温相」および「低温
相」の２つの安定した相を有する相変化薄膜４と、この
相変化薄膜４に直列に接続された、ｐ+ 型領域９および
ｎ+ 型領域８からなるｎｐ接合とからメモリセルを構成
する。上部電極６ａおよび下部電極７ａに所定の電圧を
印加してメモリセルＭＣ11中に電流を流し、相変化薄膜
４の相を変化させることにより、データを書き込む。メ
モリセルＭＣ11中に電流を流して相変化薄膜４の相の状
態を読み取ることにより、データを読み出す。
で、かつメモリセルの構造を単純化するとともに、高密
度情報記録を可能とする。 【解決手段】 室温下において「高温相」および「低温
相」の２つの安定した相を有する相変化薄膜４と、この
相変化薄膜４に直列に接続された、ｐ+ 型領域９および
ｎ+ 型領域８からなるｎｐ接合とからメモリセルを構成
する。上部電極６ａおよび下部電極７ａに所定の電圧を
印加してメモリセルＭＣ11中に電流を流し、相変化薄膜
４の相を変化させることにより、データを書き込む。メ
モリセルＭＣ11中に電流を流して相変化薄膜４の相の状
態を読み取ることにより、データを読み出す。
Description
【０００１】
【発明の属する技術分野】この発明は、不揮発性メモリ
およびその駆動方法に関する。
およびその駆動方法に関する。
【０００２】
【従来の技術】不揮発性固体メモリとしては、フラッシ
ュメモリ、ＦｅＲＡＭなどが知られている。これらはい
ずれも一つの情報記録セルに対して、３〜４端子が必要
である。このように、一つのセルに接続される端子が多
い場合、配線スペースが必要になるため、集積度が低く
なる。すなわち、高集積化を考えた場合には、端子数が
少ない、より単純なセルで記録の読み出しを行う必要が
ある。
ュメモリ、ＦｅＲＡＭなどが知られている。これらはい
ずれも一つの情報記録セルに対して、３〜４端子が必要
である。このように、一つのセルに接続される端子が多
い場合、配線スペースが必要になるため、集積度が低く
なる。すなわち、高集積化を考えた場合には、端子数が
少ない、より単純なセルで記録の読み出しを行う必要が
ある。
【０００３】このような高密度の情報記録を目的とした
場合、セルに接続される端子の数は少ないほど有利であ
る。例えば、固体メモリにおけるアクセスを考えた場
合、端子の数は２端子が下限となる。
場合、セルに接続される端子の数は少ないほど有利であ
る。例えば、固体メモリにおけるアクセスを考えた場
合、端子の数は２端子が下限となる。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
メモリにおいて、その端子の数を２端子とした場合に
は、書き込みの際に選択セル以外のセルにも影響を与え
てしまうというディスターブの問題が生じるのみなら
ず、書き込みと読み出しが両立できないという問題があ
った。
メモリにおいて、その端子の数を２端子とした場合に
は、書き込みの際に選択セル以外のセルにも影響を与え
てしまうというディスターブの問題が生じるのみなら
ず、書き込みと読み出しが両立できないという問題があ
った。
【０００５】したがって、この発明の目的は、記録の消
去、書き込みおよび読み出しが可能で、メモリセルの構
造を単純化することができ、高密度情報記録が可能とな
る不揮発性メモリおよびその駆動方法を提供することに
ある。
去、書き込みおよび読み出しが可能で、メモリセルの構
造を単純化することができ、高密度情報記録が可能とな
る不揮発性メモリおよびその駆動方法を提供することに
ある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、この発明の第１の発明は、室温下において少なくと
も２つ以上の安定した相を有する相変化薄膜と、相変化
薄膜に直列に接続されたスイッチ素子とからなるメモリ
セルを有することを特徴とする不揮発性メモリである。
に、この発明の第１の発明は、室温下において少なくと
も２つ以上の安定した相を有する相変化薄膜と、相変化
薄膜に直列に接続されたスイッチ素子とからなるメモリ
セルを有することを特徴とする不揮発性メモリである。
【０００７】この第１の発明において、典型的には、メ
モリセルに、スイッチ素子のしきい値電圧以上の電圧を
印加して電流を流すことにより、相変化薄膜の相を変化
可能に構成されている。そして、この第１の発明による
不揮発性メモリは、相変化薄膜の相を変化させることに
より、メモリセルに情報を書き込み可能に構成されてい
る。
モリセルに、スイッチ素子のしきい値電圧以上の電圧を
印加して電流を流すことにより、相変化薄膜の相を変化
可能に構成されている。そして、この第１の発明による
不揮発性メモリは、相変化薄膜の相を変化させることに
より、メモリセルに情報を書き込み可能に構成されてい
る。
【０００８】この第１の発明において、典型的には、相
変化薄膜の相の状態に応じて、相変化薄膜の電気抵抗が
互いに相違するように構成されている。そして、好適に
は、メモリセルにスイッチ素子のしきい値電圧以上の電
圧を印加することにより、相変化薄膜に流れる電流の相
違に基づいて、メモリセルから情報を読み出すことがで
きるように構成されている。
変化薄膜の相の状態に応じて、相変化薄膜の電気抵抗が
互いに相違するように構成されている。そして、好適に
は、メモリセルにスイッチ素子のしきい値電圧以上の電
圧を印加することにより、相変化薄膜に流れる電流の相
違に基づいて、メモリセルから情報を読み出すことがで
きるように構成されている。
【０００９】この第１の発明において、不揮発性メモリ
は、典型的には、ストライプ状に配列された下部電極
と、ストライプ状で長手方向が下部電極の長手方向に対
してほぼ垂直な方向に配列された上部電極とを有し、上
部電極と下部電極とによりメモリセルに電圧を印加可能
に構成されている。そして、好適には、下部電極と上部
電極とが交差する部分の、上部電極と下部電極との間
に、メモリセルが設けられている。
は、典型的には、ストライプ状に配列された下部電極
と、ストライプ状で長手方向が下部電極の長手方向に対
してほぼ垂直な方向に配列された上部電極とを有し、上
部電極と下部電極とによりメモリセルに電圧を印加可能
に構成されている。そして、好適には、下部電極と上部
電極とが交差する部分の、上部電極と下部電極との間
に、メモリセルが設けられている。
【００１０】この第１の発明において、好適には、スト
ライプ状に配列された下部電極と、ストライプ状で長手
方向が下部電極の長手方向に対して垂直な方向に配列さ
れた上部電極とを有し、上部電極と下部電極とによりメ
モリセルに電圧を印加可能に構成された不揮発性メモリ
が、複数積層された積層構造を有する。そして、この積
層構造を有する不揮発性メモリにおいては、第１の不揮
発性メモリにおける上部電極を、この第１の不揮発性メ
モリの上層に積層される第２の不揮発性メモリにおける
下部電極として用いる。
ライプ状に配列された下部電極と、ストライプ状で長手
方向が下部電極の長手方向に対して垂直な方向に配列さ
れた上部電極とを有し、上部電極と下部電極とによりメ
モリセルに電圧を印加可能に構成された不揮発性メモリ
が、複数積層された積層構造を有する。そして、この積
層構造を有する不揮発性メモリにおいては、第１の不揮
発性メモリにおける上部電極を、この第１の不揮発性メ
モリの上層に積層される第２の不揮発性メモリにおける
下部電極として用いる。
【００１１】この第１の発明において、典型的には、ス
イッチ素子はｐｎ接合、あるいはｎｐ接合からなる。ま
た、この第１の発明において、典型的には、スイッチ素
子は、ｐ型半導体薄膜とｎ型半導体薄膜とからなるｐｎ
接合あるいはｎｐ接合を有する。具体的には、スイッチ
素子は、ｐ型シリコン薄膜とｎ型シリコン薄膜とからな
るｎｐ接合あるいはｐｎ接合から構成されるものであ
る。また、この第１の発明において、スイッチ素子とし
てｎｐ接合を用い、このｎｐ接合に逆方向バイアスを印
加する場合、スイッチ素子におけるしきい値電圧は降伏
電圧となる。
イッチ素子はｐｎ接合、あるいはｎｐ接合からなる。ま
た、この第１の発明において、典型的には、スイッチ素
子は、ｐ型半導体薄膜とｎ型半導体薄膜とからなるｐｎ
接合あるいはｎｐ接合を有する。具体的には、スイッチ
素子は、ｐ型シリコン薄膜とｎ型シリコン薄膜とからな
るｎｐ接合あるいはｐｎ接合から構成されるものであ
る。また、この第１の発明において、スイッチ素子とし
てｎｐ接合を用い、このｎｐ接合に逆方向バイアスを印
加する場合、スイッチ素子におけるしきい値電圧は降伏
電圧となる。
【００１２】また、この第１の発明において、典型的に
は、スイッチ素子として、しきい値電圧以上の電圧を印
加したときに、電気抵抗が低下する素子が用いられる。
また、不揮発性メモリへの情報の書き込みを制御性よく
行うためには、スイッチ素子として、しきい値電圧以上
の電圧の印加により、電気抵抗が急激に低下する素子が
用いられる。
は、スイッチ素子として、しきい値電圧以上の電圧を印
加したときに、電気抵抗が低下する素子が用いられる。
また、不揮発性メモリへの情報の書き込みを制御性よく
行うためには、スイッチ素子として、しきい値電圧以上
の電圧の印加により、電気抵抗が急激に低下する素子が
用いられる。
【００１３】この発明の第２の発明は、室温下において
少なくとも２つ以上の安定相を有する相変化薄膜、およ
び相変化薄膜に直列に接続されたスイッチ素子からなる
メモリセルと、メモリセルに電圧を印加可能に構成され
た上部電極および下部電極とを有する不揮発性メモリの
駆動方法であって、書き込み時には、選択されたメモリ
セルに接続された上部電極と下部電極との間に、スイッ
チ素子のしきい値電圧と相変化薄膜の相変化可能な電圧
との合計の電圧以上の電圧を印加させて、選択されたメ
モリセルにおける相変化薄膜の相を変化させることによ
りデータを書き込み、読み出し時には、選択されたメモ
リセルに接続された上部電極と下部電極との間に、しき
い値電圧以上、かつしきい値電圧と相変化可能な電圧と
の合計の電圧未満の電圧を印加させて、相変化薄膜の相
の状態を読み取ることによりデータを読み出すことを特
徴とするものである。
少なくとも２つ以上の安定相を有する相変化薄膜、およ
び相変化薄膜に直列に接続されたスイッチ素子からなる
メモリセルと、メモリセルに電圧を印加可能に構成され
た上部電極および下部電極とを有する不揮発性メモリの
駆動方法であって、書き込み時には、選択されたメモリ
セルに接続された上部電極と下部電極との間に、スイッ
チ素子のしきい値電圧と相変化薄膜の相変化可能な電圧
との合計の電圧以上の電圧を印加させて、選択されたメ
モリセルにおける相変化薄膜の相を変化させることによ
りデータを書き込み、読み出し時には、選択されたメモ
リセルに接続された上部電極と下部電極との間に、しき
い値電圧以上、かつしきい値電圧と相変化可能な電圧と
の合計の電圧未満の電圧を印加させて、相変化薄膜の相
の状態を読み取ることによりデータを読み出すことを特
徴とするものである。
【００１４】なお、特許第２７４３９８０号公報および
特許第２８０６６６０号公報には、トランジスタを用い
ないで、より簡単な方法により、情報を書き込む方法が
提案されているが、これらは読み出し法が記載されてい
ないのみならず、書き込みおよび読み出し時におけるデ
ィスターブの問題の防止法についての記載もされていな
い。
特許第２８０６６６０号公報には、トランジスタを用い
ないで、より簡単な方法により、情報を書き込む方法が
提案されているが、これらは読み出し法が記載されてい
ないのみならず、書き込みおよび読み出し時におけるデ
ィスターブの問題の防止法についての記載もされていな
い。
【００１５】上述のように構成されたこの発明による不
揮発性メモリによれば、室温下において少なくとも２つ
以上の安定相を有する相変化薄膜と、この相変化薄膜に
接続されたスイッチ素子とからなるメモリセルを有して
いることにより、相変化薄膜中に流れる電流をスイッチ
素子を用いて制御することができ、この電流により、相
変化薄膜の相を変化させることができるとともに、相の
状態を読み取ることができる。
揮発性メモリによれば、室温下において少なくとも２つ
以上の安定相を有する相変化薄膜と、この相変化薄膜に
接続されたスイッチ素子とからなるメモリセルを有して
いることにより、相変化薄膜中に流れる電流をスイッチ
素子を用いて制御することができ、この電流により、相
変化薄膜の相を変化させることができるとともに、相の
状態を読み取ることができる。
【００１６】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
においては、同一または対応する部分には同一の符号を
付す。
て図面を参照しながら説明する。なお、実施形態の全図
においては、同一または対応する部分には同一の符号を
付す。
【００１７】図１は、この発明の第１の実施形態による
不揮発性半導体メモリのメモリセルアレイの回路図であ
る。
不揮発性半導体メモリのメモリセルアレイの回路図であ
る。
【００１８】図１に示すように、この第１の実施形態に
よる不揮発性メモリにおいては、ｐｎダイオードとキャ
パシタとが直列に接続されて構成されたメモリセルが、
マトリックス状に配置されて構成されている。キャパシ
タの一端はビット線Ｂi （ｉ＝１〜ｎ）に接続されてお
り、他端はｐｎダイオードのｐ側電極に接続されてい
る。また、ｐｎダイオードのｎ側電極はワード線Ｗ
j （ｊ＝１〜ｍ）に接続されている。
よる不揮発性メモリにおいては、ｐｎダイオードとキャ
パシタとが直列に接続されて構成されたメモリセルが、
マトリックス状に配置されて構成されている。キャパシ
タの一端はビット線Ｂi （ｉ＝１〜ｎ）に接続されてお
り、他端はｐｎダイオードのｐ側電極に接続されてい
る。また、ｐｎダイオードのｎ側電極はワード線Ｗ
j （ｊ＝１〜ｍ）に接続されている。
【００１９】次に、この第１の実施形態による不揮発性
メモリの具体的な構造例について説明する。
メモリの具体的な構造例について説明する。
【００２０】図２はメモリセルアレイの一部を示す平面
図、図３は図２のＩＩＩ−ＩＩＩ線に沿っての断面図、
図４は図２のＩＶ−ＩＶ線に沿っての断面図、図５は図
２のＶ−Ｖ線に沿っての断面図である。
図、図３は図２のＩＩＩ−ＩＩＩ線に沿っての断面図、
図４は図２のＩＶ−ＩＶ線に沿っての断面図、図５は図
２のＶ−Ｖ線に沿っての断面図である。
【００２１】図２、図３、図４および図５に示すよう
に、第１の半導体薄膜１および第２の半導体薄膜２が積
層された一方の面上に、選択的に設けられた導電性断熱
膜３、相変化薄膜４および導電性断熱膜５を介して、上
部電極６が互いに平行に延在して設けられている。第１
の半導体薄膜１の他方の面上に下部電極７が互いに平行
に延在して設けられている。上部電極６と下部電極７と
は、それらの長手方向がそれぞれ互いに直交するように
設けられている。上部電極６と下部電極７とが平面的に
交差する部分の第１の半導体薄膜１には、選択的にｎ+
型領域８が設けられている。また、上部電極６と下部電
極７とが平面的に交差する部分の第２の半導体薄膜２に
は、選択的にｐ+ 型領域９が設けられている。これらの
ｎ+ 型領域８とｐ+ 型領域９とによりｎｐ接合が構成さ
れている。このｎｐ接合は、相変化薄膜４に電圧を印加
する際のスイッチ素子となる。
に、第１の半導体薄膜１および第２の半導体薄膜２が積
層された一方の面上に、選択的に設けられた導電性断熱
膜３、相変化薄膜４および導電性断熱膜５を介して、上
部電極６が互いに平行に延在して設けられている。第１
の半導体薄膜１の他方の面上に下部電極７が互いに平行
に延在して設けられている。上部電極６と下部電極７と
は、それらの長手方向がそれぞれ互いに直交するように
設けられている。上部電極６と下部電極７とが平面的に
交差する部分の第１の半導体薄膜１には、選択的にｎ+
型領域８が設けられている。また、上部電極６と下部電
極７とが平面的に交差する部分の第２の半導体薄膜２に
は、選択的にｐ+ 型領域９が設けられている。これらの
ｎ+ 型領域８とｐ+ 型領域９とによりｎｐ接合が構成さ
れている。このｎｐ接合は、相変化薄膜４に電圧を印加
する際のスイッチ素子となる。
【００２２】第１の半導体薄膜１および第２の半導体薄
膜２は、例えば多結晶Ｓｉからなる。相変化薄膜４は、
例えば酸化バナジウム（Ｖ2 Ｏ5 ）や、ＧｅＴｅＳｂな
どのカルコゲナイド半導体などからなり、この第１の実
施形態においては、例えば膜厚が５ｎｍのＶ2 Ｏ5 膜か
らなる。このＶ2 Ｏ5 は、比抵抗が４．９Ω・ｃｍとな
る状態の「低温相」と、比抵抗が７Ω・ｃｍとなる状態
の「高温相」との２つの安定相を有する。
膜２は、例えば多結晶Ｓｉからなる。相変化薄膜４は、
例えば酸化バナジウム（Ｖ2 Ｏ5 ）や、ＧｅＴｅＳｂな
どのカルコゲナイド半導体などからなり、この第１の実
施形態においては、例えば膜厚が５ｎｍのＶ2 Ｏ5 膜か
らなる。このＶ2 Ｏ5 は、比抵抗が４．９Ω・ｃｍとな
る状態の「低温相」と、比抵抗が７Ω・ｃｍとなる状態
の「高温相」との２つの安定相を有する。
【００２３】また、上部電極６および下部電極７は、電
気抵抗が低くなければならないため、アルミニウム（Ａ
ｌ）、銅（Ｃｕ）などの金属からなる。これらのＡｌ、
Ｃｕなどからなる金属膜は一般に熱伝導率が高いため
に、また、相変化薄膜４に効率よく電流を流すとともに
この相変化薄膜４において生じた熱の拡散を最小限に抑
えるために、導電性断熱膜３、５は相変化薄膜４におけ
るよりも電気抵抗が低く、かつ低熱伝導率の材料からな
る。具体的には、導電性断熱材３、５は、例えばＩＴＯ
(Indium Tin Oxide)、酸化亜鉛（ＺｎＯ）などの導電性
酸化物からなり、この第１の実施形態においては、例え
ばＩＴＯからなる。
気抵抗が低くなければならないため、アルミニウム（Ａ
ｌ）、銅（Ｃｕ）などの金属からなる。これらのＡｌ、
Ｃｕなどからなる金属膜は一般に熱伝導率が高いため
に、また、相変化薄膜４に効率よく電流を流すとともに
この相変化薄膜４において生じた熱の拡散を最小限に抑
えるために、導電性断熱膜３、５は相変化薄膜４におけ
るよりも電気抵抗が低く、かつ低熱伝導率の材料からな
る。具体的には、導電性断熱材３、５は、例えばＩＴＯ
(Indium Tin Oxide)、酸化亜鉛（ＺｎＯ）などの導電性
酸化物からなり、この第１の実施形態においては、例え
ばＩＴＯからなる。
【００２４】次に、上述のように構成されたこの第１の
実施形態による不揮発性メモリの製造方法の一例を図３
に示す断面図に相当する断面図である図６および図７を
参照して説明する。
実施形態による不揮発性メモリの製造方法の一例を図３
に示す断面図に相当する断面図である図６および図７を
参照して説明する。
【００２５】まず、図６Ａに示すように、支持基板１１
上にＡｌ、Ｃｕなどを成膜した後、、この膜をエッチン
グにより所定形状にパターンニングして、下部電極７を
形成する。次に、下部電極７の凹部を平坦化膜（いずれ
も図示せず）で埋め込み、表面を平坦化する。次に、こ
のようにして平坦化された表面に、例えば多結晶Ｓｉか
らなる第１の半導体薄膜１を成膜する。その後、第１の
半導体薄膜１に、例えばレジストパターン（図示せず）
をマスクとしてｎ型不純物を選択的にイオン注入し、ｎ
+ 型領域８を形成する。次に、第１の半導体薄膜１上に
第２の半導体薄膜２を成膜する。その後、ｎ+ 型領域８
上の第２の半導体薄膜２の部分に、例えばレジストパタ
ーン（図示せず）をマスクとして選択的にｐ型不純物を
導入して、ｐ+ 型領域９を形成する。
上にＡｌ、Ｃｕなどを成膜した後、、この膜をエッチン
グにより所定形状にパターンニングして、下部電極７を
形成する。次に、下部電極７の凹部を平坦化膜（いずれ
も図示せず）で埋め込み、表面を平坦化する。次に、こ
のようにして平坦化された表面に、例えば多結晶Ｓｉか
らなる第１の半導体薄膜１を成膜する。その後、第１の
半導体薄膜１に、例えばレジストパターン（図示せず）
をマスクとしてｎ型不純物を選択的にイオン注入し、ｎ
+ 型領域８を形成する。次に、第１の半導体薄膜１上に
第２の半導体薄膜２を成膜する。その後、ｎ+ 型領域８
上の第２の半導体薄膜２の部分に、例えばレジストパタ
ーン（図示せず）をマスクとして選択的にｐ型不純物を
導入して、ｐ+ 型領域９を形成する。
【００２６】次に、図６Ｂに示すように、第２の半導体
薄膜２上にＩＴＯ、Ｖ2 Ｏ5 およびＩＴＯを順次成膜す
ることにより、ＩＴＯからなる導電性断熱膜３、Ｖ2 Ｏ
5 からなる相変化薄膜４およびＩＴＯからなる導電性断
熱膜５が順次積層された積層膜を形成する。
薄膜２上にＩＴＯ、Ｖ2 Ｏ5 およびＩＴＯを順次成膜す
ることにより、ＩＴＯからなる導電性断熱膜３、Ｖ2 Ｏ
5 からなる相変化薄膜４およびＩＴＯからなる導電性断
熱膜５が順次積層された積層膜を形成する。
【００２７】次に、図６Ｃに示すように、導電性断熱膜
３、相変化膜４および導電性断熱膜５を、平面の寸法が
例えば０．５×０．５μｍとなる複数のメモリセル形状
にパターンニングする。
３、相変化膜４および導電性断熱膜５を、平面の寸法が
例えば０．５×０．５μｍとなる複数のメモリセル形状
にパターンニングする。
【００２８】次に、図７Ａに示すように、パターンニン
グされた導電性断熱膜３、相変化膜４および導電性断熱
膜５からなる積層膜の凹部を平坦化膜１０で埋め込み、
表面を平坦化する。
グされた導電性断熱膜３、相変化膜４および導電性断熱
膜５からなる積層膜の凹部を平坦化膜１０で埋め込み、
表面を平坦化する。
【００２９】次に、図７Ｂに示すように、このようにし
て平坦化された表面に、Ａｌ、Ｃｕなどの金属膜を成膜
した後、この膜をエッチングによりパターンニングして
上部電極６を形成する。
て平坦化された表面に、Ａｌ、Ｃｕなどの金属膜を成膜
した後、この膜をエッチングによりパターンニングして
上部電極６を形成する。
【００３０】その後、支持基板１１および下部電極７の
凹部に埋め込まれた平坦化膜（図示せず）を除去する。
これによって図２、図３、図４および図５に示すよう
に、目的とする不揮発性メモリが製造される。
凹部に埋め込まれた平坦化膜（図示せず）を除去する。
これによって図２、図３、図４および図５に示すよう
に、目的とする不揮発性メモリが製造される。
【００３１】次に、この第１の実施形態による不揮発性
メモリの消去、書き込みおよび読み出しを行う方法につ
いて説明する。
メモリの消去、書き込みおよび読み出しを行う方法につ
いて説明する。
【００３２】まず、消去について、後述のように書き込
みは、上部電極６および下部電極７によって印加される
電圧によるダイレクトオーバーライトが可能であるた
め、特別の消去過程を必要としない。
みは、上部電極６および下部電極７によって印加される
電圧によるダイレクトオーバーライトが可能であるた
め、特別の消去過程を必要としない。
【００３３】次に、書き込みについて説明する。ここ
で、ｎｐ接合からなるスイッチ素子を接続せずに、相変
化薄膜４の相を「低温相」から「高温相」に変化させる
ために必要な電圧をＶh とし、「高温相」から「低温
相」に変化させるために必要な電圧をＶl とすると、 Ｖl ＜Ｖh の関係が成立する。
で、ｎｐ接合からなるスイッチ素子を接続せずに、相変
化薄膜４の相を「低温相」から「高温相」に変化させる
ために必要な電圧をＶh とし、「高温相」から「低温
相」に変化させるために必要な電圧をＶl とすると、 Ｖl ＜Ｖh の関係が成立する。
【００３４】また、図８に示すように、ｎｐ接合におい
ては、順方向バイアスをかけた場合には低抵抗である
が、逆方向バイアスをかけた場合には、降伏電圧Ｖb ま
では高抵抗であり、降伏電圧Ｖb 以上では低抵抗とな
る。そのため、相変化薄膜４にｎｐ接合を直列に接続し
て、上部電極６と下部電極７との間でｎｐ接合に対して
逆方向バイアスを印加する場合、相変化薄膜４に電圧を
印加するためには、上部電極６と下部電極７との間の電
圧を絶対値において降伏電圧Ｖb より高い電圧にする必
要がある。
ては、順方向バイアスをかけた場合には低抵抗である
が、逆方向バイアスをかけた場合には、降伏電圧Ｖb ま
では高抵抗であり、降伏電圧Ｖb 以上では低抵抗とな
る。そのため、相変化薄膜４にｎｐ接合を直列に接続し
て、上部電極６と下部電極７との間でｎｐ接合に対して
逆方向バイアスを印加する場合、相変化薄膜４に電圧を
印加するためには、上部電極６と下部電極７との間の電
圧を絶対値において降伏電圧Ｖb より高い電圧にする必
要がある。
【００３５】そして、選択されたメモリセルに印加され
た電圧が十分高く、この電圧がＶb＋Ｖh （相変化薄膜
４が「低温相」）、またはＶb ＋Ｖl （相変化薄膜４が
「高温相」）より高い場合には、相変化薄膜４中に相の
変化を起こすのに十分な電流が流れ、電力が供給されて
加熱される。この加熱により、相変化薄膜４の相が「高
温相」から「低温相」、または「低温相」から「高温
相」に変化する。このように、電流によって相変化薄膜
４の加熱温度を調整することにより、相の状態を制御す
る。
た電圧が十分高く、この電圧がＶb＋Ｖh （相変化薄膜
４が「低温相」）、またはＶb ＋Ｖl （相変化薄膜４が
「高温相」）より高い場合には、相変化薄膜４中に相の
変化を起こすのに十分な電流が流れ、電力が供給されて
加熱される。この加熱により、相変化薄膜４の相が「高
温相」から「低温相」、または「低温相」から「高温
相」に変化する。このように、電流によって相変化薄膜
４の加熱温度を調整することにより、相の状態を制御す
る。
【００３６】このような、電流による相の制御に基づい
て、書き込みはランダムに行うことが可能である。ここ
で、相変化薄膜４の相が「高温相」である場合をデータ
「１」とし、「低温相」である場合をデータ「０」とす
る。
て、書き込みはランダムに行うことが可能である。ここ
で、相変化薄膜４の相が「高温相」である場合をデータ
「１」とし、「低温相」である場合をデータ「０」とす
る。
【００３７】一例として、選択されたメモリセルＭＣ11
に、ｎｐ接合に対して逆方向バイアスに電圧を印加して
データ「１」を書き込む場合を考える（逆方向書き込
み）。この場合、選択されたメモリセルＭＣ11に重なる
上部電極６ａに（Ｖb ＋Ｖh ）／２を印加し、下部電極
７ａに−（Ｖb ＋Ｖh ）／２を印加する。また、メモリ
セルＭＣ11に重ならない上部電極６および下部電極７は
０Ｖに接地しておく。また、（Ｖb ＋Ｖh ）／２に印加
された上部電極６ａに重なる、選択されたメモリセル以
外のメモリセルＭＣi1（ｉ＝２、３、・・・、ｎ）に電
流が流れるのを防止するためには、 （Ｖb ＋Ｖh ）／２＜Ｖb すなわち、 Ｖh ＜Ｖb の関係が成立する必要がある。同様に、下部電極７ａに
重なる、選択されたメモリセルＭＣ11以外のメモリセル
ＭＣ1j（ｊ＝２、３、・・・、ｍ）に電流が流れるのを
防止するためには、 −（Ｖb ＋Ｖh ）／２＞−Ｖｂ すなわち、 Ｖｈ ＜Ｖb の関係が成立する必要がある。これらの条件は、相変化
薄膜４に用いられる材料、相変化薄膜４の膜厚およびパ
ターン寸法を最適化したり、ｐｎ接合を構成するｐ+ 型
領域９およびｎ+ 型領域８における不純物のドープ量を
最適化したりすることにより、容易に実現可能な条件で
ある。
に、ｎｐ接合に対して逆方向バイアスに電圧を印加して
データ「１」を書き込む場合を考える（逆方向書き込
み）。この場合、選択されたメモリセルＭＣ11に重なる
上部電極６ａに（Ｖb ＋Ｖh ）／２を印加し、下部電極
７ａに−（Ｖb ＋Ｖh ）／２を印加する。また、メモリ
セルＭＣ11に重ならない上部電極６および下部電極７は
０Ｖに接地しておく。また、（Ｖb ＋Ｖh ）／２に印加
された上部電極６ａに重なる、選択されたメモリセル以
外のメモリセルＭＣi1（ｉ＝２、３、・・・、ｎ）に電
流が流れるのを防止するためには、 （Ｖb ＋Ｖh ）／２＜Ｖb すなわち、 Ｖh ＜Ｖb の関係が成立する必要がある。同様に、下部電極７ａに
重なる、選択されたメモリセルＭＣ11以外のメモリセル
ＭＣ1j（ｊ＝２、３、・・・、ｍ）に電流が流れるのを
防止するためには、 −（Ｖb ＋Ｖh ）／２＞−Ｖｂ すなわち、 Ｖｈ ＜Ｖb の関係が成立する必要がある。これらの条件は、相変化
薄膜４に用いられる材料、相変化薄膜４の膜厚およびパ
ターン寸法を最適化したり、ｐｎ接合を構成するｐ+ 型
領域９およびｎ+ 型領域８における不純物のドープ量を
最適化したりすることにより、容易に実現可能な条件で
ある。
【００３８】この第１の実施形態においては、相変化薄
膜４をＶ2 Ｏ5 から構成し、その膜厚を５ｎｍ、平面の
寸法を０．５μｍ×０．５μｍとする。これにより、相
変化薄膜４が「低温相」の状態のときの抵抗値が９８０
Ωとなり、「高温相」の状態のときの抵抗値が１４００
Ωとなる。また、相変化薄膜４を「低温相」から「高温
相」に変化させるために必要な電力は５０ｍＷであり、
「高温相」から「低温相」に変化させるために必要な電
力は２４ｍＷである。また、この第１の実施形態におけ
るｎｐ接合においては、降伏電圧Ｖb は８Ｖであり、８
Ｖ未満の範囲にあっては、逆方向バイアスの印加によっ
て１０-13 Ａの電流が流れる（図９参照）。
膜４をＶ2 Ｏ5 から構成し、その膜厚を５ｎｍ、平面の
寸法を０．５μｍ×０．５μｍとする。これにより、相
変化薄膜４が「低温相」の状態のときの抵抗値が９８０
Ωとなり、「高温相」の状態のときの抵抗値が１４００
Ωとなる。また、相変化薄膜４を「低温相」から「高温
相」に変化させるために必要な電力は５０ｍＷであり、
「高温相」から「低温相」に変化させるために必要な電
力は２４ｍＷである。また、この第１の実施形態におけ
るｎｐ接合においては、降伏電圧Ｖb は８Ｖであり、８
Ｖ未満の範囲にあっては、逆方向バイアスの印加によっ
て１０-13 Ａの電流が流れる（図９参照）。
【００３９】すなわち、この第１の実施形態において、
選択されたメモリセルＭＣ11にデータ「１」を書き込む
ために、メモリセルＭＣ11の相変化薄膜４を「低温相」
から「高温相」に変化させる場合、上部電極６ａを−
７．５Ｖに印加し、下部電極７を７．５Ｖに印加して、
ｎｐ接合に対して逆方向バイアスを印加する。これによ
り、相変化薄膜４には（７．５−（−７．５）−８＝）
７Ｖの電圧が印加される。このとき、「低温相」の相変
化薄膜４には、 ７Ｖ×７Ｖ／９８０Ω＝０．０５Ｗ＝５０ｍＷ の電力が供給される。これにより、相変化薄膜４が「低
温相」から「高温相」に変化して、メモリセルＭＣ11に
データ「１」の書き込みが行われる。なお、メモリセル
ＭＣ11にデータ「１」がすでに書き込まれており、この
相変化薄膜４の相が「高温相」の場合には、メモリセル
ＭＣ11へのデータ「１」の書き込みは行わない。
選択されたメモリセルＭＣ11にデータ「１」を書き込む
ために、メモリセルＭＣ11の相変化薄膜４を「低温相」
から「高温相」に変化させる場合、上部電極６ａを−
７．５Ｖに印加し、下部電極７を７．５Ｖに印加して、
ｎｐ接合に対して逆方向バイアスを印加する。これによ
り、相変化薄膜４には（７．５−（−７．５）−８＝）
７Ｖの電圧が印加される。このとき、「低温相」の相変
化薄膜４には、 ７Ｖ×７Ｖ／９８０Ω＝０．０５Ｗ＝５０ｍＷ の電力が供給される。これにより、相変化薄膜４が「低
温相」から「高温相」に変化して、メモリセルＭＣ11に
データ「１」の書き込みが行われる。なお、メモリセル
ＭＣ11にデータ「１」がすでに書き込まれており、この
相変化薄膜４の相が「高温相」の場合には、メモリセル
ＭＣ11へのデータ「１」の書き込みは行わない。
【００４０】また、電圧が印加された上部電極６ａに重
なる、選択されたメモリセルＭＣ11以外のメモリセルＭ
Ｃi1（ｉ＝２、３、・・・、ｎ）には、電圧が７．５Ｖ
の逆方向バイアスが印加される。このとき、メモリセル
ＭＣi1のｎｐ接合に流れる電流は１０-13 Ａとなり、相
変化薄膜４に供給される電力は、 （１０-13 Ａ）2 ×９８０Ω≒１×１０-24 Ｗ となる。この電力値は、相を変化させることができる電
力（５０ｍＷ）よりはるかに小さいため、相の変化は起
こらず、メモリセルＭＣi1への書き込みが防止される。
同様に、下部電極７ａに重なる、選択されたメモリセル
ＭＣ11以外のメモリセルＭＣ1j（ｊ＝２、３、・・・、
ｍ）にも、電圧が７．５Ｖの逆方向バイアスが印加され
るので、同様の電流が流れ、このメモリセルＭＣ1jの相
変化薄膜４に供給される電力も、１×１０-24 Ｗとな
る。これにより、メモリセルＭＣ1jへの書き込みも防止
される。
なる、選択されたメモリセルＭＣ11以外のメモリセルＭ
Ｃi1（ｉ＝２、３、・・・、ｎ）には、電圧が７．５Ｖ
の逆方向バイアスが印加される。このとき、メモリセル
ＭＣi1のｎｐ接合に流れる電流は１０-13 Ａとなり、相
変化薄膜４に供給される電力は、 （１０-13 Ａ）2 ×９８０Ω≒１×１０-24 Ｗ となる。この電力値は、相を変化させることができる電
力（５０ｍＷ）よりはるかに小さいため、相の変化は起
こらず、メモリセルＭＣi1への書き込みが防止される。
同様に、下部電極７ａに重なる、選択されたメモリセル
ＭＣ11以外のメモリセルＭＣ1j（ｊ＝２、３、・・・、
ｍ）にも、電圧が７．５Ｖの逆方向バイアスが印加され
るので、同様の電流が流れ、このメモリセルＭＣ1jの相
変化薄膜４に供給される電力も、１×１０-24 Ｗとな
る。これにより、メモリセルＭＣ1jへの書き込みも防止
される。
【００４１】次に、選択されたメモリセルＭＣ11に、ｎ
ｐ接合に対して逆方向バイアスを印加してデータ「０」
を書き込む場合を考える（逆方向書き込み）。この場
合、選択されたメモリセルＭＣ11に重なる上部電極６ａ
に（Ｖb ＋Ｖl ）／２を印加し、下部電極７ａに−（Ｖ
b ＋Ｖl ）／２を印加する。メモリセルＭＣ11に重なら
ない上部電極６および下部電極７は０Ｖに接地してお
く。（Ｖb ＋Ｖl ）／２に印加された上部電極６ａに重
なる、選択されたメモリセル以外のメモリセルＭＣ
i1（ｉ＝２、３、・・・、ｎ）に電流が流れるのを防止
するためには、「低温相」から「高温相」の場合におけ
ると同様に、 Ｖl ＜Ｖb の関係が成立する必要がある。また、下部電極７ａに重
なる、選択されたメモリセルＭＣ11以外のメモリセルＭ
Ｃ1j（ｊ＝２、３、・・・、ｍ）に電流が流れるのを防
止する場合においても、 Ｖl ＜Ｖb の関係が成立する必要がある。これらの条件は、相変化
薄膜４に用いられる材料、膜厚あるいはパターン寸法を
最適化したり、ｐｎ接合を形成するｎ+ 型領域９および
ｐ+ 型領域８中の不純物のドープ量を最適化することに
より、容易に達成可能な条件である。
ｐ接合に対して逆方向バイアスを印加してデータ「０」
を書き込む場合を考える（逆方向書き込み）。この場
合、選択されたメモリセルＭＣ11に重なる上部電極６ａ
に（Ｖb ＋Ｖl ）／２を印加し、下部電極７ａに−（Ｖ
b ＋Ｖl ）／２を印加する。メモリセルＭＣ11に重なら
ない上部電極６および下部電極７は０Ｖに接地してお
く。（Ｖb ＋Ｖl ）／２に印加された上部電極６ａに重
なる、選択されたメモリセル以外のメモリセルＭＣ
i1（ｉ＝２、３、・・・、ｎ）に電流が流れるのを防止
するためには、「低温相」から「高温相」の場合におけ
ると同様に、 Ｖl ＜Ｖb の関係が成立する必要がある。また、下部電極７ａに重
なる、選択されたメモリセルＭＣ11以外のメモリセルＭ
Ｃ1j（ｊ＝２、３、・・・、ｍ）に電流が流れるのを防
止する場合においても、 Ｖl ＜Ｖb の関係が成立する必要がある。これらの条件は、相変化
薄膜４に用いられる材料、膜厚あるいはパターン寸法を
最適化したり、ｐｎ接合を形成するｎ+ 型領域９および
ｐ+ 型領域８中の不純物のドープ量を最適化することに
より、容易に達成可能な条件である。
【００４２】また、この第１の実施形態において、選択
されたメモリセルＭＣ11にデータ「０」を書き込むため
に、メモリセルＭＣ11の相変化薄膜４を「高温相」から
「低温相」に変化させる場合、上部電極６ａを−６．９
Ｖに印加し下部電極７を６．９Ｖに印加する。これによ
り、ｎｐ接合に対して逆方向バイアスが印加され、相変
化薄膜４には、 （６．９Ｖ−（−６．９Ｖ）−８Ｖ＝）５．８Ｖ の電圧が印加される。このとき、「高温相」の相変化薄
膜４には、 ５．８Ｖ×５．８Ｖ／１４００Ω≒０．０２４Ｗ＝２４
ｍＷ の電力が供給される。これにより、相変化薄膜４の相が
「高温相」から「低温相」に変化して、メモリセルＭＣ
11にデータ「０」の書き込みが行われる。なお、メモリ
セルＭＣ11にデータ「０」がすでに書き込まれており、
この相変化薄膜４が「低温相」の場合には、メモリセル
ＭＣ11へのデータ「０」の書き込みは行わない。
されたメモリセルＭＣ11にデータ「０」を書き込むため
に、メモリセルＭＣ11の相変化薄膜４を「高温相」から
「低温相」に変化させる場合、上部電極６ａを−６．９
Ｖに印加し下部電極７を６．９Ｖに印加する。これによ
り、ｎｐ接合に対して逆方向バイアスが印加され、相変
化薄膜４には、 （６．９Ｖ−（−６．９Ｖ）−８Ｖ＝）５．８Ｖ の電圧が印加される。このとき、「高温相」の相変化薄
膜４には、 ５．８Ｖ×５．８Ｖ／１４００Ω≒０．０２４Ｗ＝２４
ｍＷ の電力が供給される。これにより、相変化薄膜４の相が
「高温相」から「低温相」に変化して、メモリセルＭＣ
11にデータ「０」の書き込みが行われる。なお、メモリ
セルＭＣ11にデータ「０」がすでに書き込まれており、
この相変化薄膜４が「低温相」の場合には、メモリセル
ＭＣ11へのデータ「０」の書き込みは行わない。
【００４３】次に、選択されたメモリセルＭＣ11に、ｎ
ｐ接合に順方向バイアスを印加してデータ「１」を書き
込む場合を考える（順方向書き込み）。この場合、上部
電極６と下部電極７との間で印加される電圧は、そのま
ま相変化薄膜４に印加される。そのため、相変化薄膜４
の相を「低温相」から「高温相」に変化させる場合に
は、上部電極６ａにＶh ／２を印加し、下部電極７ａに
−Ｖh ／２を印加する。これにより、相変化薄膜４には
Ｖh の電圧が印加され、その相が「低温相」から「高温
相」に変化する。同様に、相変化薄膜４の相を「高温
相」から「低温相」に変化させる場合には、上部電極６
ａにＶl ／２を印加し、下部電極７ａに−Ｖl ／２を印
加する。
ｐ接合に順方向バイアスを印加してデータ「１」を書き
込む場合を考える（順方向書き込み）。この場合、上部
電極６と下部電極７との間で印加される電圧は、そのま
ま相変化薄膜４に印加される。そのため、相変化薄膜４
の相を「低温相」から「高温相」に変化させる場合に
は、上部電極６ａにＶh ／２を印加し、下部電極７ａに
−Ｖh ／２を印加する。これにより、相変化薄膜４には
Ｖh の電圧が印加され、その相が「低温相」から「高温
相」に変化する。同様に、相変化薄膜４の相を「高温
相」から「低温相」に変化させる場合には、上部電極６
ａにＶl ／２を印加し、下部電極７ａに−Ｖl ／２を印
加する。
【００４４】また、上述したように、この第１の実施形
態においては、相変化薄膜４が「低温相」のときはその
抵抗値が９８０Ωとなり、「高温相」のときはその抵抗
値が１４００Ωとなる。また、相変化薄膜４を「低温
相」から「高温相」に変化させるのに５０ｍＷの電力を
要し、「高温相」から「低温相」に変化させるのに２４
ｍＷの電力を要する。そのため、相変化薄膜４が「低温
相」であるメモリセルＭＣ11にデータ「１」を書き込む
場合、上部電極６ａに（−７／２＝）−３．５Ｖを印加
し下部電極７ａに（７／２＝）３．５Ｖを印加すること
で、相変化薄膜４に７Ｖの電圧を印加する。この電圧の
印加によって相変化薄膜４には、 ７Ｖ×７Ｖ／９８０Ω＝０．０５Ｗ＝５０ｍＷ の電力が供給される。これにより、相変化薄膜４の相が
「低温相」から「高温相」に変化し、メモリセルＭＣ11
にデータ「１」が書き込まれる。また、電圧が印加され
た上部電極６ａに重なる、選択されたメモリセルＭＣ11
以外のメモリセルＭＣi1（ｉ＝２、３、・・・、ｎ）に
は、電圧が３．５Ｖの順方向バイアスが印加される。こ
のとき、相変化薄膜４に供給される電力は、 ３．５Ｖ×３．５Ｖ／９８０Ω＝０．０１２５Ｗ ＝１２．５ｍＷ（＜５０ｍＷ） となる。この電力値は、相を変化させることができる電
力（５０ｍＷ）未満であるため、相の変化は起こらず、
メモリセルＭＣi1への書き込みは防止される。同様に、
下部電極７ａに重なる、選択されたメモリセルＭＣ11以
外のメモリセルＭＣ1j（ｊ＝２、３、・・・、ｍ）に
も、電圧が３．５Ｖの順方向バイアスが印加されるの
で、同様の電流が流れる。これによって、メモリセルＭ
Ｃ1jの相変化薄膜４に供給される電力は１２．５ｍＷと
なり、メモリセルＭＣ1jへの書き込みも防止される。
態においては、相変化薄膜４が「低温相」のときはその
抵抗値が９８０Ωとなり、「高温相」のときはその抵抗
値が１４００Ωとなる。また、相変化薄膜４を「低温
相」から「高温相」に変化させるのに５０ｍＷの電力を
要し、「高温相」から「低温相」に変化させるのに２４
ｍＷの電力を要する。そのため、相変化薄膜４が「低温
相」であるメモリセルＭＣ11にデータ「１」を書き込む
場合、上部電極６ａに（−７／２＝）−３．５Ｖを印加
し下部電極７ａに（７／２＝）３．５Ｖを印加すること
で、相変化薄膜４に７Ｖの電圧を印加する。この電圧の
印加によって相変化薄膜４には、 ７Ｖ×７Ｖ／９８０Ω＝０．０５Ｗ＝５０ｍＷ の電力が供給される。これにより、相変化薄膜４の相が
「低温相」から「高温相」に変化し、メモリセルＭＣ11
にデータ「１」が書き込まれる。また、電圧が印加され
た上部電極６ａに重なる、選択されたメモリセルＭＣ11
以外のメモリセルＭＣi1（ｉ＝２、３、・・・、ｎ）に
は、電圧が３．５Ｖの順方向バイアスが印加される。こ
のとき、相変化薄膜４に供給される電力は、 ３．５Ｖ×３．５Ｖ／９８０Ω＝０．０１２５Ｗ ＝１２．５ｍＷ（＜５０ｍＷ） となる。この電力値は、相を変化させることができる電
力（５０ｍＷ）未満であるため、相の変化は起こらず、
メモリセルＭＣi1への書き込みは防止される。同様に、
下部電極７ａに重なる、選択されたメモリセルＭＣ11以
外のメモリセルＭＣ1j（ｊ＝２、３、・・・、ｍ）に
も、電圧が３．５Ｖの順方向バイアスが印加されるの
で、同様の電流が流れる。これによって、メモリセルＭ
Ｃ1jの相変化薄膜４に供給される電力は１２．５ｍＷと
なり、メモリセルＭＣ1jへの書き込みも防止される。
【００４５】また、メモリセルＭＣ11にデータ「０」を
書き込む場合、上部電極６ａに（−５．８Ｖ／２＝）−
２．９Ｖを印加し、下部電極７ａに（５．８Ｖ／２＝）
２．９Ｖを印加して、相変化薄膜４に５．８Ｖの電圧を
印加する。この電圧の印加によって相変化薄膜４には ５．８Ｖ×５．８Ｖ／１４００Ω＝０．０２４Ｗ ＝２４ｍＷ の電力が供給される。これにより、相変化薄膜４の相が
「高温相」から「低温相」に変化し、メモリセルＭＣ11
にデータ「０」が書き込まれる。また、電圧が印加され
た上部電極６ａに重なる、選択されたメモリセルＭＣ11
以外のメモリセルＭＣi1（ｉ＝２、３、・・・、ｎ）に
は、ｎｐ接合に対して、電圧が２．９Ｖの順方向バイア
スが印加される。このとき、「高温相」の相変化薄膜４
に供給される電力は、 ２．９Ｖ×２．９Ｖ／１４００Ω≒０．００６Ｗ ＝６ｍＷ となる。この電力値は、相を変化させることができる電
力（２４ｍＷ）未満であるため、相の変化は起こらず、
メモリセルＭＣi1への書き込みは防止される。同様に、
下部電極７ａに重なる、選択されたメモリセルＭＣ11以
外のメモリセルＭＣ1j（ｊ＝２、３、・・・、ｍ）に
も、ｎｐ接合の順方向バイアスの向きに２．９Ｖの電圧
が印加されるので、同様の電流が流れる。これにより、
メモリセルＭＣ1jの相変化薄膜４に供給される電力は６
ｍＷに抑えられ、メモリセルＭＣ1jへの書き込みも防止
される。
書き込む場合、上部電極６ａに（−５．８Ｖ／２＝）−
２．９Ｖを印加し、下部電極７ａに（５．８Ｖ／２＝）
２．９Ｖを印加して、相変化薄膜４に５．８Ｖの電圧を
印加する。この電圧の印加によって相変化薄膜４には ５．８Ｖ×５．８Ｖ／１４００Ω＝０．０２４Ｗ ＝２４ｍＷ の電力が供給される。これにより、相変化薄膜４の相が
「高温相」から「低温相」に変化し、メモリセルＭＣ11
にデータ「０」が書き込まれる。また、電圧が印加され
た上部電極６ａに重なる、選択されたメモリセルＭＣ11
以外のメモリセルＭＣi1（ｉ＝２、３、・・・、ｎ）に
は、ｎｐ接合に対して、電圧が２．９Ｖの順方向バイア
スが印加される。このとき、「高温相」の相変化薄膜４
に供給される電力は、 ２．９Ｖ×２．９Ｖ／１４００Ω≒０．００６Ｗ ＝６ｍＷ となる。この電力値は、相を変化させることができる電
力（２４ｍＷ）未満であるため、相の変化は起こらず、
メモリセルＭＣi1への書き込みは防止される。同様に、
下部電極７ａに重なる、選択されたメモリセルＭＣ11以
外のメモリセルＭＣ1j（ｊ＝２、３、・・・、ｍ）に
も、ｎｐ接合の順方向バイアスの向きに２．９Ｖの電圧
が印加されるので、同様の電流が流れる。これにより、
メモリセルＭＣ1jの相変化薄膜４に供給される電力は６
ｍＷに抑えられ、メモリセルＭＣ1jへの書き込みも防止
される。
【００４６】以上のようにして書き込みを行うことによ
り、ダイレクトオーバーライトが可能となり、ディスタ
ーブの少ない書き込みを行うことができる。
り、ダイレクトオーバーライトが可能となり、ディスタ
ーブの少ない書き込みを行うことができる。
【００４７】読み出しは次のようにして行う。すなわ
ち、例えばメモリセルＭＣ11のデータを読み出す場合に
は、メモリセルＭＣ11に重なる上部電極６ａにＶb ／２
と（Ｖb ＋Ｖl ）／２との間の電圧を印加するととも
に、下部電極７ａに−（Ｖb ＋Ｖl ）／２と−Ｖb ／２
との間の電圧を印加する。また、上部電極６ａ以外の上
部電極６の電圧と、下部電極７ａ以外の下部電極７の電
圧とを０Ｖに接地する。これによって、選択されたメモ
リセルＭＣ11にのみ電流が流れ、メモリセルＭＣ11以外
のメモリセルＭＣijには電流が流れない。
ち、例えばメモリセルＭＣ11のデータを読み出す場合に
は、メモリセルＭＣ11に重なる上部電極６ａにＶb ／２
と（Ｖb ＋Ｖl ）／２との間の電圧を印加するととも
に、下部電極７ａに−（Ｖb ＋Ｖl ）／２と−Ｖb ／２
との間の電圧を印加する。また、上部電極６ａ以外の上
部電極６の電圧と、下部電極７ａ以外の下部電極７の電
圧とを０Ｖに接地する。これによって、選択されたメモ
リセルＭＣ11にのみ電流が流れ、メモリセルＭＣ11以外
のメモリセルＭＣijには電流が流れない。
【００４８】また、上部電極６ａと下部電極７ａとの間
には、スイッチ素子としてのｎｐ接合に対して、電圧が
Ｖb 以上（Ｖb ＋Ｖl ）未満の範囲で逆方向バイアスが
印加される。そのため、相変化薄膜４に印加される電圧
は０以上Ｖl 未満の範囲となるので、相変化薄膜４の相
状態は影響を受けず相変化することがない。これによ
り、メモリセルＭＣ11の記録状態は維持される。
には、スイッチ素子としてのｎｐ接合に対して、電圧が
Ｖb 以上（Ｖb ＋Ｖl ）未満の範囲で逆方向バイアスが
印加される。そのため、相変化薄膜４に印加される電圧
は０以上Ｖl 未満の範囲となるので、相変化薄膜４の相
状態は影響を受けず相変化することがない。これによ
り、メモリセルＭＣ11の記録状態は維持される。
【００４９】具体的には、この第１の実施形態において
は、上部電極６ａに−５Ｖの電圧を印加し、下部電極７
ａに５Ｖの電圧を印加する。このとき、メモリセルＭＣ
11には、電圧が１０Ｖのｎｐ接合に対して逆方向バイア
スが印加される。ｎｐ接合の降伏電圧Ｖb が８Ｖである
ことから、相変化薄膜４には、（１０−８＝）２Ｖの電
圧が印加される。そのため、相変化薄膜４中を流れる電
流が、 ２Ｖ／９８０Ω≒０．００２Ａ＝２ｍＡ となる場合に、相変化薄膜４が「低温相」であり、書き
込まれたデータがデータ「０」として読み出される。こ
のとき、相変化薄膜４に供給される電力は、 ２Ｖ×２Ｖ／９８０Ω≒０．００４Ｗ＝４ｍＷ である。この電力値は、相変化薄膜４の相を変化させる
ことができる電力未満であるため、相変化薄膜４の相は
変化せず、記憶状態は維持される。また、上部電極６ａ
および下部電極７ａのいずれか一方に平面的に重なる、
メモリセルＭＣ11以外のメモリセルＭＣi1、ＭＣ1jに
は、電圧が高々５Ｖの逆方向バイアスが印加されるの
で、そこに流れる電流は、１×１０-13 Ａ（図９参照）
となる。したがって、読み出し時に流れる電流におい
て、メモリセルＭＣi1、ＭＣ1jに対するメモリセルＭＣ
11の選択比は２×１０10となる。これにより、クロスト
ークの発生が防止される。
は、上部電極６ａに−５Ｖの電圧を印加し、下部電極７
ａに５Ｖの電圧を印加する。このとき、メモリセルＭＣ
11には、電圧が１０Ｖのｎｐ接合に対して逆方向バイア
スが印加される。ｎｐ接合の降伏電圧Ｖb が８Ｖである
ことから、相変化薄膜４には、（１０−８＝）２Ｖの電
圧が印加される。そのため、相変化薄膜４中を流れる電
流が、 ２Ｖ／９８０Ω≒０．００２Ａ＝２ｍＡ となる場合に、相変化薄膜４が「低温相」であり、書き
込まれたデータがデータ「０」として読み出される。こ
のとき、相変化薄膜４に供給される電力は、 ２Ｖ×２Ｖ／９８０Ω≒０．００４Ｗ＝４ｍＷ である。この電力値は、相変化薄膜４の相を変化させる
ことができる電力未満であるため、相変化薄膜４の相は
変化せず、記憶状態は維持される。また、上部電極６ａ
および下部電極７ａのいずれか一方に平面的に重なる、
メモリセルＭＣ11以外のメモリセルＭＣi1、ＭＣ1jに
は、電圧が高々５Ｖの逆方向バイアスが印加されるの
で、そこに流れる電流は、１×１０-13 Ａ（図９参照）
となる。したがって、読み出し時に流れる電流におい
て、メモリセルＭＣi1、ＭＣ1jに対するメモリセルＭＣ
11の選択比は２×１０10となる。これにより、クロスト
ークの発生が防止される。
【００５０】他方、相変化薄膜４中を流れる電流が、 ２Ｖ／１４００Ω≒０．００１４Ａ＝１．４ｍＡ 程度になる場合、相変化薄膜４は「高温相」であると認
識され、書き込まれたデータがデータ「１」として読み
出される。このとき、相変化薄膜４に供給される電力
は、 ２Ｖ×２Ｖ／１４００Ω≒０．００２８Ｗ＝２．８ｍＷ である。この電力値は、相変化薄膜４の相を変化させる
ことができる電力未満であるため、相変化薄膜４の相は
変化せず、記憶状態は維持される。また、上部電極６ａ
および下部電極７ａのいずれか一方のみに平面的に重な
る、メモリセルＭＣ11以外のメモリセルＭＣ1j、ＭＣi1
には、電圧が高々５Ｖの逆方向バイアスが印加されるの
で、そこに流れる電流は、１×１０-13 Ａ（図９参照）
となる。したがって、読み出し時に流れる電流におい
て、メモリセルＭＣ1j、ＭＣi1に対するメモリセルＭＣ
11の選択比は、１．４×１０10となる。これにより、ク
ロストークが防止される。
識され、書き込まれたデータがデータ「１」として読み
出される。このとき、相変化薄膜４に供給される電力
は、 ２Ｖ×２Ｖ／１４００Ω≒０．００２８Ｗ＝２．８ｍＷ である。この電力値は、相変化薄膜４の相を変化させる
ことができる電力未満であるため、相変化薄膜４の相は
変化せず、記憶状態は維持される。また、上部電極６ａ
および下部電極７ａのいずれか一方のみに平面的に重な
る、メモリセルＭＣ11以外のメモリセルＭＣ1j、ＭＣi1
には、電圧が高々５Ｖの逆方向バイアスが印加されるの
で、そこに流れる電流は、１×１０-13 Ａ（図９参照）
となる。したがって、読み出し時に流れる電流におい
て、メモリセルＭＣ1j、ＭＣi1に対するメモリセルＭＣ
11の選択比は、１．４×１０10となる。これにより、ク
ロストークが防止される。
【００５１】以下同様にしてそれぞれのメモリセルのデ
ータを読み出すことができる。このように、読み出し時
にもランダムアクセスが可能である。
ータを読み出すことができる。このように、読み出し時
にもランダムアクセスが可能である。
【００５２】以上説明したように、この第１の実施形態
によれば、「高温相」と「低温相」との室温において安
定した２つの相を有する相変化薄膜４と、この相変化薄
膜４に直列に接続されたｐｎ接合からなるスイッチ素子
とからなるメモリセルを複数設けて不揮発性メモリを構
成していることにより、相変化薄膜４に流れる電流をｐ
ｎ接合により制御することができるとともに、この電流
により相変化薄膜４を「高温相」と「低温相」とで相互
に変化させることができる。そして、この相変化薄膜４
の相を変化させ、その抵抗値を変化させることによっ
て、データの書き込みを行うことが可能となり、また、
相変化薄膜４の相の違いによる抵抗値の違いに応じた電
流値を調べることでデータの読み出しを行うことが可能
となる。これによって、２端子のメモリセルを用いた不
揮発性メモリにおいて、ディスターブやクロストークの
問題が生じることなく、読み出しや書き込みなどのラン
ダムアクセスが可能になるとともに、メモリセルの構造
を単純化することができるので、不揮発性メモリにおけ
る高速化、高集積化および低コスト化を図ることができ
る。
によれば、「高温相」と「低温相」との室温において安
定した２つの相を有する相変化薄膜４と、この相変化薄
膜４に直列に接続されたｐｎ接合からなるスイッチ素子
とからなるメモリセルを複数設けて不揮発性メモリを構
成していることにより、相変化薄膜４に流れる電流をｐ
ｎ接合により制御することができるとともに、この電流
により相変化薄膜４を「高温相」と「低温相」とで相互
に変化させることができる。そして、この相変化薄膜４
の相を変化させ、その抵抗値を変化させることによっ
て、データの書き込みを行うことが可能となり、また、
相変化薄膜４の相の違いによる抵抗値の違いに応じた電
流値を調べることでデータの読み出しを行うことが可能
となる。これによって、２端子のメモリセルを用いた不
揮発性メモリにおいて、ディスターブやクロストークの
問題が生じることなく、読み出しや書き込みなどのラン
ダムアクセスが可能になるとともに、メモリセルの構造
を単純化することができるので、不揮発性メモリにおけ
る高速化、高集積化および低コスト化を図ることができ
る。
【００５３】また、この第１の実施形態による不揮発性
メモリを構成するメモリセルは、従来の強誘電体メモリ
やフラッシュメモリのように、単結晶Ｓｉなどを用いた
ＭＯＳトランジスタを使用していない。これにより、３
次元構造化を容易に実現することができる。この３次元
構造化された不揮発性メモリについて、以下のこの発明
の第２の実施形態において説明する。なお、図１０はこ
の積層構造の不揮発性メモリを示す断面図で、図３に相
当する断面図である。
メモリを構成するメモリセルは、従来の強誘電体メモリ
やフラッシュメモリのように、単結晶Ｓｉなどを用いた
ＭＯＳトランジスタを使用していない。これにより、３
次元構造化を容易に実現することができる。この３次元
構造化された不揮発性メモリについて、以下のこの発明
の第２の実施形態において説明する。なお、図１０はこ
の積層構造の不揮発性メモリを示す断面図で、図３に相
当する断面図である。
【００５４】図１０に示すように、この第２の実施形態
による不揮発性メモリは、第１の実施形態による不揮発
性メモリを２層積層することにより構成されている。よ
り具体的には、この第２の実施形態による不揮発性メモ
リは、図３に示す不揮発性メモリ（第１層目）上に同様
な不揮発性メモリ（第２層目）を積層したものである。
各層間には層間絶縁膜は不要である。第１層目の不揮発
性メモリにおける上部電極と第２層目の不揮発性メモリ
の下部電極とは、共通電極１１として共通に用いられ
る。この共通電極１２はストライプ形状を有し、この共
通電極１２のストライプ間は平坦化膜１３により埋めら
れている。
による不揮発性メモリは、第１の実施形態による不揮発
性メモリを２層積層することにより構成されている。よ
り具体的には、この第２の実施形態による不揮発性メモ
リは、図３に示す不揮発性メモリ（第１層目）上に同様
な不揮発性メモリ（第２層目）を積層したものである。
各層間には層間絶縁膜は不要である。第１層目の不揮発
性メモリにおける上部電極と第２層目の不揮発性メモリ
の下部電極とは、共通電極１１として共通に用いられ
る。この共通電極１２はストライプ形状を有し、この共
通電極１２のストライプ間は平坦化膜１３により埋めら
れている。
【００５５】この第２の実施形態によれば、第１の実施
形態と同様の効果を得ることができるとともに、積層化
により、集積度の飛躍的な向上を図ることができるとい
う、さらなる効果を得ることができる。
形態と同様の効果を得ることができるとともに、積層化
により、集積度の飛躍的な向上を図ることができるとい
う、さらなる効果を得ることができる。
【００５６】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００５７】例えば、上述の実施形態において挙げた数
値、構造、形状、材料、プロセスなどはあくまでも例に
過ぎず、必要に応じて、これと異なる数値、構造、形
状、材料、プロセスなどを用いることが可能である。
値、構造、形状、材料、プロセスなどはあくまでも例に
過ぎず、必要に応じて、これと異なる数値、構造、形
状、材料、プロセスなどを用いることが可能である。
【００５８】また、上述の第１の実施形態で説明した不
揮発性メモリの製造方法は一例に過ぎず、これと異なる
製造方法を用いてもよい。
揮発性メモリの製造方法は一例に過ぎず、これと異なる
製造方法を用いてもよい。
【００５９】また、上述の第１の実施形態においては、
相変化薄膜４が「高温相」のときをデータ「１」とし、
「低温相」のときをデータ「０」としたが、これらの対
応関係は逆にしてもよい。すなわち、相変化薄膜４が
「高温相」のときをデータ「０」とし、「低温相」のと
きをデータ「１」としてもよい。
相変化薄膜４が「高温相」のときをデータ「１」とし、
「低温相」のときをデータ「０」としたが、これらの対
応関係は逆にしてもよい。すなわち、相変化薄膜４が
「高温相」のときをデータ「０」とし、「低温相」のと
きをデータ「１」としてもよい。
【００６０】また、上述の第１の実施形態においては、
ｎ+ 型領域８とｐ+ 型領域９とからなるｎｐ接合のｎ+
型領域８を下部電極７に接続するようにしているが、ｎ
+ 型領域とｐ+ 型領域との接合をｐｎ接合とし、ｐ+ 型
領域を下部電極７に接続することも可能である。
ｎ+ 型領域８とｐ+ 型領域９とからなるｎｐ接合のｎ+
型領域８を下部電極７に接続するようにしているが、ｎ
+ 型領域とｐ+ 型領域との接合をｐｎ接合とし、ｐ+ 型
領域を下部電極７に接続することも可能である。
【００６１】また、上述の第１の実施形態においては、
ｎｐ接合を下部電極７側に設け、相変化薄膜４を上部電
極６側に設けるようにしているが、ｎｐ接合またはｐｎ
接合を上部電極６側に設け、相変化薄膜４を下部電極７
側に設けて、積層の順序を反対にすることも可能であ
る。
ｎｐ接合を下部電極７側に設け、相変化薄膜４を上部電
極６側に設けるようにしているが、ｎｐ接合またはｐｎ
接合を上部電極６側に設け、相変化薄膜４を下部電極７
側に設けて、積層の順序を反対にすることも可能であ
る。
【００６２】
【発明の効果】以上説明したように、この発明によれ
ば、不揮発性メモリが、室温下において少なくとも２つ
以上の安定相を有する相変化薄膜と、この相変化薄膜に
接続されたスイッチ素子とからなるメモリセルから構成
されていることにより、２端子の簡単な構造のメモリセ
ルで、消去、書き込みおよび読み出しが可能となり、し
かもディスターブが少なく、高集積で、高密度記録が可
能な不揮発性メモリを実現することができる。
ば、不揮発性メモリが、室温下において少なくとも２つ
以上の安定相を有する相変化薄膜と、この相変化薄膜に
接続されたスイッチ素子とからなるメモリセルから構成
されていることにより、２端子の簡単な構造のメモリセ
ルで、消去、書き込みおよび読み出しが可能となり、し
かもディスターブが少なく、高集積で、高密度記録が可
能な不揮発性メモリを実現することができる。
【図１】この発明の第１の実施形態による不揮発性メモ
リを示す回路図である。
リを示す回路図である。
【図２】この発明の第１の実施形態による不揮発性メモ
リのメモリセルアレイの一部の構造例を示す平面図であ
る。
リのメモリセルアレイの一部の構造例を示す平面図であ
る。
【図３】図２のＩＩＩ−ＩＩＩ線に沿っての断面図であ
る。
る。
【図４】図２のＩＶ−ＩＶ線に沿っての断面図である。
【図５】図２のＶ−Ｖ線に沿っての断面図である。
【図６】この発明の第１の実施形態による不揮発性メモ
リの製造方法の一例を説明するための断面図である。
リの製造方法の一例を説明するための断面図である。
【図７】この発明の第１の実施形態による不揮発性メモ
リの製造方法の一例を説明するための断面図である。
リの製造方法の一例を説明するための断面図である。
【図８】この発明の第１の実施形態によるｎｐ接合の電
流−電圧特性を示すグラフである。
流−電圧特性を示すグラフである。
【図９】この発明の第１の実施形態によるｎｐ接合に逆
方向バイアスを印加した場合に流れる電流の印加電圧依
存性を示すグラフである。
方向バイアスを印加した場合に流れる電流の印加電圧依
存性を示すグラフである。
【図１０】この発明の第２の実施形態による積層構造の
不揮発性メモリの一例を示す断面図である。
不揮発性メモリの一例を示す断面図である。
１・・・第１の半導体薄膜、２・・・第２の半導体薄
膜、３、５・・・導電性断熱膜、４・・・相変化薄膜、
６・・・上部電極、７・・・下部電極、８・・・ｎ+ 型
領域、９・・・ｐ+ 型領域、ＭＣ11〜ＭＣ1j、ＭＣ11〜
ＭＣi1・・・メモリセル
膜、３、５・・・導電性断熱膜、４・・・相変化薄膜、
６・・・上部電極、７・・・下部電極、８・・・ｎ+ 型
領域、９・・・ｐ+ 型領域、ＭＣ11〜ＭＣ1j、ＭＣ11〜
ＭＣi1・・・メモリセル
Claims (11)
- 【請求項１】 室温下において少なくとも２つ以上の安
定した相を有する相変化薄膜と、上記相変化薄膜に直列
に接続されたスイッチ素子とからなるメモリセルを有す
ることを特徴とする不揮発性メモリ。 - 【請求項２】 上記メモリセルに、上記スイッチ素子の
しきい値電圧以上の電圧を印加することにより、上記相
変化薄膜の相を変化可能に構成されていることを特徴と
する請求項１記載の不揮発性メモリ。 - 【請求項３】 上記相変化薄膜の相を変化させることに
より、上記メモリセルに情報を書き込み可能に構成され
ていることを特徴とする請求項２記載の不揮発性メモ
リ。 - 【請求項４】 上記相変化薄膜の相の状態に応じて、上
記相変化薄膜の電気抵抗が互いに相違するように構成さ
れていることを特徴とする請求項１記載の不揮発性メモ
リ。 - 【請求項５】 上記メモリセルに上記スイッチ素子のし
きい値電圧以上の電圧を印加することにより、上記相変
化薄膜に流れる電流の相違に基づいて、上記メモリセル
から情報を読み出し可能に構成されていることを特徴と
する請求項４記載の不揮発性メモリ。 - 【請求項６】 ストライプ状に配列された下部電極と、
ストライプ状で長手方向が上記下部電極の長手方向に対
してほぼ垂直な方向に配列された上部電極とを有し、上
記上部電極と上記下部電極とにより上記メモリセルに電
圧を印加可能に構成されていることを特徴とする請求項
１記載の不揮発性メモリ。 - 【請求項７】 上記下部電極と上記上部電極とが交差す
る部分の、上記上部電極と上記下部電極との間に、上記
メモリセルが設けられていることを特徴とする請求項６
記載の不揮発性メモリ。 - 【請求項８】 ストライプ状に配列された下部電極と、
ストライプ状で長手方向が上記下部電極の長手方向に対
して垂直な方向に配列された上部電極とを有し、上記上
部電極と上記下部電極とにより上記メモリセルに電圧を
印加可能に構成された不揮発性メモリが、複数積層され
ていることを特徴とする請求項１記載の不揮発性メモ
リ。 - 【請求項９】 第１の不揮発性メモリにおける上部電極
を、この第１の不揮発性メモリの上層に積層される第２
の不揮発性メモリにおける下部電極として用いるように
構成されていることを特徴とする請求項８記載の不揮発
性メモリ。 - 【請求項１０】 上記スイッチ素子が、ｐｎ接合からな
ることを特徴とする請求項１記載の不揮発性メモリ。 - 【請求項１１】 室温下において少なくとも２つ以上の
安定相を有する相変化薄膜、および上記相変化薄膜に直
列に接続されたスイッチ素子からなるメモリセルと、 上記メモリセルに電圧を印加可能に構成された上部電極
および下部電極とを有する不揮発性メモリの駆動方法で
あって、 書き込み時には、選択されたメモリセルに接続された上
記上部電極と上記下部電極との間に、上記スイッチ素子
のしきい値電圧と上記相変化薄膜の相変化可能な電圧と
の合計の電圧以上の電圧を印加させて、上記選択された
メモリセルにおける相変化薄膜の相を変化させることに
よりデータを書き込み、 読み出し時には、選択されたメモリセルに接続された上
記上部電極と上記下部電極との間に、上記しきい値電圧
以上、かつ上記しきい値電圧と上記相変化可能な電圧と
の合計の電圧未満の電圧を印加させて、上記相変化薄膜
の相の状態を読み取ることによりデータを読み出すこと
を特徴とする不揮発性メモリの駆動方法。
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