JP2007501519A - メモリ用相変化アクセス装置 - Google Patents

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Abstract

メモリは、カルコゲナイド材料を用いて形成されたアクセス装置を有する。アクセス装置は、アクセスされた対応メモリ素子の読み出しを妨害するスナップバック電圧を生じない。相変化メモリ素子の場合、スナップバック電圧は、層変化メモリ素子の閾値電圧よりも小さい。

Description

本発明は、全般に電子情報の保管に使用されるメモリに関する。
一般に、メモリは、行および列に配列されたセルまたはビットを有し、これらは、個々にアクセスされ、読み出し、消去およびプログラム化される。このため、時折選択装置とも呼ばれるアクセス装置では、個々の行または列の個々のビットがアクセスされる。すなわち行または列は、多数のセルあるいはビットを有し、この行または列に沿った個々のビットあるいはセルは、そのアクセス装置を作動させることでアクセスされる。
通常、アクセス装置は、トランジスタまたはダイオードである。しかしながらそのようなアクセス装置は、半導体基板内に形成され、そのようなアクセス装置を形成するために、集積回路の貴重な領域が消費されてしまう。
上記のように、メモリ内のセルまたはビットにアクセスする、よりよい方法に対する要望がある。
本発明では、カルコゲナイドアクセス装置を形成するステップを有する方法が提供され、
前記アクセス装置は、該アクセス装置によって選択されたメモリ素子の読み出しの際に、メモリ素子に保管されたデータを妨害しないよう十分に小さなスナップバック電圧を有する。
また本発明では、カルコゲナイド材料を用いて形成されたアクセス装置を有するメモリ、およびそのようなメモリを有するシステムが提供される。アクセス装置は、アクセスされた対応メモリ素子の読み出しを妨害するスナップバック電圧を生じない。相変化メモリ素子の場合、スナップバック電圧は、層変化メモリ素子の閾値電圧よりも小さい。
図1には、列10および行12に配列されたメモリ配列の一部が示されている。各セルは、メモリ素子16およびアクセス装置14を有する。アクセス装置14は、メモリ素子16と列10の間に示されているが、他の実施例では、同様に、アクセス装置14が、メモリ素子16と行12の間に設置されても良い。本願では、「行」および「列」という用語は、恣意的なものであって、これらの用語は、メモリ素子16のアドレス処理に使用されるいかなる導線をも含む。
本発明のある実施例では、アクセス装置14に、カルコゲナイド材料を使用しても良い。ある実施例では、メモリ素子16に相変化材料が使用されるが、本発明はこれに限定されるものではなく、2つの例として、金属酸化物メモリ素子および常誘電体のメモリ素子等の各種薄膜メモリ素子を含む、他のメモリ素子を用いても良い。
列CNおよび行RN上の素子16を選定するため、被選択メモリ素子16用のアクセス装置14が、その位置で作動される。本発明のある実施例では、アクセス装置14が活性になると、メモリ素子16に電流が流れるようになる。
図2には、理論的な、またはアクセス装置14の電流−電圧特性が示されている。ある実施例では、低電圧または低電場領域Aでは、装置14がオフであり、極めて大きな抵抗を示す。オフ抵抗は、例えば閾値電圧の半分のバイアス下で、100,000オームから10ギガオーム以上の範囲にある。閾値電圧VTまたは閾値電流CTによって、装置14の導電性が高まり、抵抗が低下し、装置がオン状態に切り替わるまでは、装置14は、オフ状態のままである。オン状態になると、装置14に印加される電圧は、保持電圧VHと呼ばれるわずかに低い電圧に低下し、閾値電圧に極めて近い状態となる。本発明のある実施例では、例えば、閾値電圧は、1.1Vのオーダーであり、保持電圧は0.9Vのオーダーである。
スナップバック領域を経過すると、Bで示すオン状態において、装置14の電圧低下が保持電圧に近い状態のままで、装置を流れる電流が、比較的大きな電流レベルにまで上昇する。電流レベルが上昇すると、装置は、有限の微分抵抗を示し、電流の増大とともに、電圧低下が大きくなる。装置14は、装置14を流れる電流が、特性保持電流値以下に低下するまで、オン状態のままである。特性保持電流値は、装置14を形成する寸法および材料に依存する。
スナップバック電圧は、事実上、閾値電圧と保持電圧の差である。スナップバック電圧の範囲を狭小化することによって、メモリ素子16の読み出しの妨害は、抑制される。本発明のある実施例では、スナップバック電圧は、対応メモリ素子16での読み出しの妨害の問題が解消されるレベルに抑制される。メモリ素子16に相変化材料が使用される実施例では、スナップバック電圧は、メモリ素子16の閾値電圧未満である。
いくつかの実施例において、カルコゲナイド材料を使用してアクセス装置14を形成した場合、アクセス装置14を、半導体基板内に形成する必要がなくなるという利点が得られる。その結果ある実施例では、アクセス装置が基板内に存在しないため、図1に示すタイプのメモリ配列スタックを、相互に積層して設置することが可能となる。
本発明のある実施例では、アクセス装置14によって、相変化は生じない。相は、恒久的にアモルファス状態を維持し、その電流−電圧特性は、作動寿命まで変化しない。
例えば、16／13／15／1／55の原子％のTeAsGeSSeで構成される0.5μm径の装置14の場合、ある実施例では、保持電流は、0.1から100マイクロオームのオーダーである。この保持電流未満では、装置14は、オフ状態となり、低電圧低電場で高抵抗の領域に戻る。装置14の閾値電流は、通常保持電流と同等のオーダーである。保持電流は、上部および底部電極材料ならびにカルコゲナイド材料等のプロセス変数を変化させることによって、変化させても良い。装置14は、装置の所与の領域に、金属酸化物半導体電界効果型トランジスタまたはバイポーラ接合トランジスタのような、従来のアクセス装置よりも高い「電流」を提供する。
ある実施例では、オン状態での装置14の高電流密度によって、メモリ素子16に大きなプログラム電流を利用することができる。メモリ素子16は、相変化メモリであり、これにより、大きなプログラム電流の相変化メモリ装置を使用することが可能となり、サブ写真転写技術を用いた形状構造が不要となり、これに相当する処理の複雑性、コスト、処理変数、装置パラメータ変数が抑制される。
図3に示すように、配列をアドレス処理する技術を用いて、選択列に電圧Vが印加され、選択行にゼロ電圧が印加される。装置16が相変化メモリである場合、電圧Vは、装置14の最大閾値電圧とメモリ素子16のリセット最大閾値電圧の和よりも大きく、装置14の最小閾値電圧の2倍よりも小さくなるように選定される。換言すると、ある実施例では、装置14の最大閾値電圧と装置16の最大リセット閾値電圧の和は、Vよりも小さく、Vは、装置14の最小閾値電圧の2倍よりも小さい。全ての未選択行および列は、V／2でバイアス化される。
この方法を用いた場合、未選択行と未選択列の間には、バイアス電圧は存在しない。
この方法では、配列をバイアス化した後、特殊なメモリ技術が必要となる何らかの手段によって、メモリ素子16がプログラム化され、読み出されても良い。相変化材料を用いたメモリ素子16は、メモリ素子の相変化に必要な電流によってプログラム化され、あるいはメモリ配列は、装置16の抵抗を定める低電流によって読み出されても良い。
本発明の別の実施例では、図4に示すように、選定列に電圧Vが印加され、選定行にゼロVが印加される。メモリ素子16が相変化メモリである場合、Vは、装置14の最大閾値電圧と装置16の最大リセット閾値電圧の和よりも大きく、装置14の最小閾値電圧の3倍よりも小さくなるように選定される。換言すると、装置14の最大閾値電圧と、装置14の最大リセット閾値電圧の和は、Vよりも小さく、Vは、装置14の最小閾値電圧の3倍よりも小さい。全ての未選択行は、2／3Vでバイアス化される。全ての未選択列は、1／3Vでバイアス化される。
この方法を用いた場合、未選択行と未選択列の間には、±V／3の電圧バイアスが存在する。これは、図3に示す実施例に対する、追加のバックグラウンドリーク電流に寄与する。しかしながらある実施例では、閾値電圧の変動に対して、追加の製作マージンが得られる。
この方法では、配列をバイアス化した後、メモリ素子16は、特殊なメモリ技術に適した何らかの手段によって、プログラム化され読み出される。相変化材料を用いたメモリ16は、相変化のためメモリ素子に必要な電流によって、プログラム化され、あるいはメモリ配列は、装置抵抗を定めるための低電流によって読み出される。
相変化メモリ素子16では、配列内の所与の選択ビットのプログラム化は、以下のように行われる。未選択行および列は、図3または4に示すように、バイアス化される。ゼロVが選択行に印加される。電流は、装置14の最大閾値電圧と装置16の最大閾値電圧の和よりも大きくなるように、選択列に供給される。電流量、時間およびパルス形状は、メモリ素子16が所望の相内に設置されるように、さらには所望のメモリ状態となるように選定される。
相変化メモリ素子16の読み出しは、以下のように行われる。未選択行および列が、図3または4に示すようにバイアス化される。選択行には、ゼロVが印加される。電圧は、装置14の最大閾値電圧よりも大きな値であって、選択列の装置14の最小閾値電圧と装置16の最小閾値電圧の和よりも小さな値で印加される。この印加電圧によって生じる電流は、メモリ素子16の現在の相をプログラム化、あるいは妨害する電流よりも小さい。相変化メモリ素子16がセット状態にある場合、アクセス装置14は、状態をオンに切り替え、感度増幅器に低電圧、高電流状態を提供する。装置16がリセット状態にある場合、感度増幅器に対して高電圧、低電流状態が提供される。感度増幅器は、得られた列電圧を照合電圧と比較し、あるいは得られた列電流を照合電流と比較する。
前述の読み出しおよびプログラム化手順は、利用技術の単なる例示に過ぎない。他の技術を用いても良いことは、当業者には明らかである。
相変化メモリのメモリ素子16のセットビットの妨害を回避するため、ピーク電流は、装置14の閾値電圧と装置14の保持電圧の差を、装置14の抵抗、装置16の外部抵抗および装置16のセット抵抗を含む全直列抵抗で除した値と等しくても良い。この値は、短時間パルスのセットビットのリセットが始まる、最大プログラム電流よりも小さくても良い。
装置14および16を製作する技術を図5乃至12に示す。この図において両装置には、積層配列の形成ステップに特に影響を受けやすいカルコゲナイド材料が使用されている。この製造プロセスは、一例であって、本発明は、これらの特定の技術に限定されるものではないことに留意する必要がある。
図5に示すように、まず基板18上に、金属層12が設置される。ある実施例では、層12は、アルミニウムであり、これは、最終的にメモリ配列の行配線を形成する。ある実施例では、装置14の下側に装置16を形成することが好ましいが、別の実施例では、この順番が逆になる。この実施例では、装置16は、装置14の下側に形成される。
層12の上には、誘電体層20が形成され、この誘電体層は、ある実施例では、酸化物である。誘電体層20内には、多数の底部電極22が定形される。ある実施例では、電極22は、チタンシリコン窒化物である。その場合、最終的に電極22は、その後添加される相変化材料のヒータとして機能する。
図6では、相変化材料24が、電極22および誘電体20の上部に設置される。相変化材料24の上部には、電極26が設置される。電極26は、薄膜のチタン、窒化チタン、チタンタングステン、カーボン、炭化珪素、チタンアルミニウム窒化物、チタンシリコン窒化物、多結晶シリコン、窒化タンタル、これらの膜の組み合わせまたは層24と共存できる他の適当な導体または抵抗導体である。層26は、TiSiNまたはカーボンであることが好ましい。
本発明のある実施例では、図7に示すように、メモリ素子16を構成する構造は、その後エッチングされ、行配線の間の空間28とともに、行配線方向に平行な多くの配線空間（ストリップ）を形成する。
図8に示すように、空間28は、その後高密度プラズマ酸化物等の誘電体で充填され、化学的機械的に平坦化される。
ある実施例では、相変化材料24は、不揮発性メモリデータ記憶に適した相変化材料である。相変化材料は、例えば熱、光、電圧電位または電流等のエネルギーの印加によって、電気的特性（例えば抵抗）が変化する材料である。
相変化材料の一例には、カルコゲナイド材料またはオボニック材料が含まれる。オボニック材料は、一度電圧電位、電流、光、熱等が印加されると、電子または構造の変化が生じ、半導体として機能する材料である。カルコゲナイド材料は、周期律表のVI族の少なくとも一つの元素を持つ材料、または1または2以上のカルコゲン元素を含む材料、例えばテルル、硫黄またはセレンのいずれかを含む材料である。オボニックおよびカルコゲナイド材料は、情報の保管に利用される不揮発性メモリ材料であっても良い。
ある実施例では、メモリ材料は、テルル−ゲルマニウム−アンチモン（TexGeySbz）材またはGeSbTe合金の種類から選定された、カルコゲナイド元素化合物である。ただし本発明の範囲は、これに限られるものではない。
ある実施例では、メモリ材料は、不揮発性相変化材料であり、このメモリ材料は、メモリ材料に印加される電気信号によって、少なくとも2つのメモリ状態のうちのいずれかにプログラム化される。電気信号によって、実質的に結晶質の状態と実質的にアモルファスの状態の間でメモリ材料の相状態を変化させても良く、この場合、実質的にアモルファスの状態のメモリ材料の電気抵抗は、実質的に結晶質の状態でのメモリ材料の抵抗よりも大きくなる。このように本実施例では、メモリ材料が、その抵抗値の範囲内で、少なくとも2つの抵抗値の一方に変化するように適合され、単一ビットまたはマルチビットの情報記憶が可能となる。
材料の状態または相を変化させるメモリ材料のプログラム処理は、層12および26に電圧電位を印加することによって行われ、これによりメモリ材料24全体にわたって電圧電位が形成される。電流は、印加電圧電位に応じてメモリ材料24の一部を流れても良く、この結果、メモリ材料24が加熱される。
この加熱およびその後の冷却は、メモリ材料24のメモリ状態または相を変化させる。メモリ材料24の相または状態の変化によって、メモリ材料24の電気特性が変化する。例えば、メモリ材料24の相を変化させることにより、材料24の抵抗が変化する。またメモリ材料は、プログラム化の可能な抵抗材料、あるいは単にプログラム化材料とも呼ばれる。
ある実施例では、底部層12に約0Vを印加し、上部層26に約0.5乃至1.5Vの電圧電位差を印加することにより、メモリ材料の一部に約0.5乃至1.5Vの電圧電位差が印加される。印加電圧電位に応じてメモリ材料24を流れる電流によって、メモリ材料が加熱される。この加熱およびその後の冷却によって、材料のメモリ状態または相が変化する。
「リセット」状態では、メモリ材料は、アモルファスまたは準アモルファス状態にあり、「セット」状態では、メモリ材料は、結晶質または準結晶質状態にある。アモルファスまたは準アモルファス状態にあるメモリ材料の抵抗は、結晶質または準結晶質状態にある材料の抵抗よりも大きい。リセットおよびセットと、アモルファスおよび結晶質状態のそれぞれの関係は、予め定められている。別の関係が適用されても良い。
電流によってメモリ材料が比較的高温まで加熱され、メモリ材料がアモルファス化され、「リセット」メモリ材料となっても良い（例えば、論理値が「0」のプログラムメモリ材料）。内部またはメモリ材料が比較的低い結晶化温度に加熱されることよって、メモリ材料が結晶化し、「セット」メモリ材料が得られる（例えば、論理値が「1」のプログラムメモリ材料）。メモリ材料の各種抵抗により、メモリ材料の内部を流れる電流量および時間が変化することで、情報が保管される。
メモリ材料24に保管された情報は、メモリ材料の抵抗を測定することによって読み出される。例えば対向層12、26を用いて、メモリ材料に読み出し電流が供給され、メモリ材料24に生じる読み出し電圧が、例えば感度増幅器（図示されていない）を用いて、参照電圧と比較される。読み出し電圧は、メモリ記憶素子が示す抵抗に比例する。従って、高い電圧は、メモリ材料が比較的高抵抗であること、例えば「リセット」状態であることを示す。低い電圧は、メモリ材料が比較的低抵抗であること、例えば「セット」状態であることを示す。
図9に示すある実施例では、アクセス装置14の製作のため、まず閾値材料層32が設置され、さらに上部電極34の層が形成され、導電層36が形成される。本発明のある実施例では、上部電極34は、薄膜のチタン、窒化チタン、チタンタングステン、カーボン、炭化珪素、チタンアルミニウム窒化物、チタンシリコン窒化物、多結晶シリコン、窒化タンタル、これらの薄膜の組み合わせ、または層32と共存できる他の適当な導体もしくは抵抗導体である。ある実施例では、上部電極34は、カーボンまたはチタンシリコン窒化物で構成されることが好ましい。ある実施例では、上部電極34の厚さは、20乃至2000オングストロームの範囲であって、ある実施例では、500オングストロームであることがより好ましい。
上部電極34の下には、カルコゲナイド材料32が存在する。そのような材料の例は、原子％が14／39／37／9／1のSiTeAsGeXである。ここでＸは、インジウムまたはリンである。別の例は、原子％が5／34／28／11／21／1のSiTeAsGeSSeである。さらに別の例は、原子％が16／13／15／1／55のTeAsGeSSeである。
材料32は、比較的薄く形成され、保持電圧は閾値電圧に近くなる。ある実施例では、材料32の厚さは、約20から約500オングストロームの範囲であり、約200オングストロームであることが好ましい。
図10に示すように、図9に示す構造がさらにパターン化され、細長い列が形成されても良い。層36、34、32、26および24は、これら全ての層に対する自己整合逐次エッチングによってパターン化される。層26および24は、初期の段階で行ストリップにパターン化される結果、層26および24の四角状分離領域が得られ、各行／列交点に、分離した相変化メモリ装置が形成される。ある実施例では、アクセス装置14の間に絶縁層が提供されていなくても、材料32の抵抗が比較的大きいため、アクセス装置14の隣接セル間に、同じ列に沿った電流リークは実質的に生じない。
図11に示すように、ある実施例では図10に示す構造は、その後、高密度プラズマ酸化物のような絶縁体38によって被覆され、さらに化学的機械的に平坦化される。
次に図12に示すように、メモリ配列40内にプラグ44が形成され、導体36との電気的接続が可能となる。外周42では、プラグ46は、層12の位置まで延伸され、素子16の電極22と結合される。その結果、前述のある実施例では、配列40の各行および列がアドレス処理される。
適切な金属接続によって、各素子16の各行12が結合され、上部配線（図示されていない）からプラグ46を介して、バイアス、読み出し、プログラム化用の適切な電位が印加される。このように多数のプラグ46が設けられても良い。
同様に、装置14の各列は、プラグ44を含み、このプラグは、層36をパターン化することによって、装置14の各列との間に個々の接続を提供する。
図13では、2つの分離メモリ配列によって、相互に積層された構造が構成される。各配列は、複数のメモリ素子16と、行列内に配置された対応するアクセス装置14とを有する。対応する金属層12および36の適当なパターン化処理によって、上部の配列または下側の配列の各セルに、上部配列または下側配列のセルの対応する行または列を独自に用いて、電位が別個に印加される。一連の積層メモリ配列は、2または3以上の層内に設置される。
図13に示す構造では、下地基板18の大部分が未使用となる。基板18にアクセス装置を装着する代わりに、メモリ配列40の下側に、行列デコーダ、感度増幅器、キャッシュメモリおよび他の機能を提供しても良い。
本実施例では、単位セルまたはビット当たり、一つのアクセス装置14が示されているが、単位ビットまたはセル当たり、2または3以上のアクセス装置を直列で使用しても良い。この場合、アクセス装置14は、有意に高い保持電圧と閾値電圧を有する。例えばアクセス装置の直列組み合わせによって、約3Ｖの結合閾値電圧と、約2.8Ｖの結合保持電圧が得られる。3以上のアクセス装置を直列に設置しても良い。閾値電圧と保持電圧が異なる装置を用いても良く、この場合、保持電圧と閾値電圧の所望の組み合わせが得られる。
図14には、本発明の実施例によるシステム500の一部が示されている。システム500は、無線装置に使用されても良く、例えばパーソナルデジタルアシスタント（PDA）、無線機能を持つラップトップまたは携帯用コンピュータ、ウェブタブレット、無線電話機、ポケベル、インスタントメッセージ装置、デジタル音楽プレーヤ、デジタルカメラ、または無線での情報の伝送および／または受信に適合された他の装置がある。システム500は、以下のいかなるシステムに使用されても良い：無線ローカルエリアネットワーク（WLAN）システム、無線パーソナルエリアネットワーク（WPAN）システムまたはセルラーネットワークである。ただし本発明の範囲は、これらに限定されるものではない。
システム500は、制御器510と、入力／出力（I／O）装置520（例えばキーパッドディスプレイ）と、メモリ530と、無線インターフェース540とを有し、これらは、バス550を介して相互に結合される。本発明の範囲は、これらのいずれかのあるいは全ての部品を有する実施例に限定されるものではないことに留意する必要がある。
制御器510は、例えば1または2以上のマイクロプロセッサ、デジタル信号プロセッサ、マイクロ制御器等を有する。メモリ530は、システムへまたはシステムから伝送される通信情報を保管するために使用される。メモリ530は、必要に応じて、制御器510によって実行される指令を保管するために使用しても良い。システム500の作動中、メモリ530が使用され、ユーザデータが保管される。メモリ530は、1または2以上の異なる種類のメモリで提供されても良い。例えば、メモリ530は、揮発性メモリ（いかなる種類のランダムアクセスメモリであっても良い）、フラッシュメモリのような不揮発性メモリ、および／または、例えばメモリ素子16とアクセス装置14のような相変化メモリを含んでも良い。
I／O装置520は、通信情報を形成するために使用される。システム500は、無線インターフェース540を使用して、通信情報を伝送または受信して、無線ラジオ周波数（RF）信号とともに、無線通信ネットワークを形成する。無線インターフェース540の一例は、アンテナまたは無線トランシーバであって、例えばダイポールアンテナである。ただし本発明の範囲は、これらに限定されるものではない。
本発明を有限数の実施例について説明したが、多くの修正および変更が可能であることは、当業者には明らかである。特許請求の範囲は、本発明の思想および範囲内にある、そのような全ての修正および変更を網羅する。
本発明のある実施例によるメモリ配列図である。 仮想的な、および本発明のある実施例によるアクセス装置における電流−電圧図である。 本発明のある実施例によるバイアス方式を示す図である。 本発明のある実施例による別のバイアス方式を示す図である。 図1のメモリ配列の製作の初期段階での拡大断面図である。 本発明のある実施例による、後続の製作段階での拡大断面図である。 本発明のある実施例による、後続の製作段階での拡大断面図である。 本発明のある実施例による、後続の製作段階での拡大断面図である。 本発明のある実施例による、後続の製作段階での拡大断面図である。 本発明のある実施例による、後続の製作段階での拡大断面図である。 本発明のある実施例による、後続の製作段階での拡大断面図である。 本発明のある実施例による、後続の製作段階での拡大断面図である。 スタック配列の拡大断面図である。 本発明のある実施例によるシステム図である。

Claims (31)

  1. カルコゲナイドアクセス装置を形成するステップを有する方法であって、
    前記アクセス装置は、該アクセス装置によって選択されたメモリ素子の読み出しの際に、メモリ素子に保管されたデータを妨害しないよう十分に小さなスナップバック電圧を有する、方法。
  2. メモリ素子の閾値電圧よりも小さなスナップバック電圧を有する、カルコゲナイドアクセス装置を形成するステップを有することを特徴とする請求項1に記載の方法。
  3. 相変化材料のメモリ素子を形成するステップを有することを特徴とする請求項2に記載の方法。
  4. 薄膜材料のメモリ装置を形成するステップを有することを特徴とする請求項2に記載の方法。
  5. 相互に積層された、少なくとも2つのメモリ素子の配列を形成するステップを有することを特徴とする請求項1に記載の方法。
  6. 各々がカルコゲナイドアクセス装置を有する、少なくとも2つのメモリ素子でメモリ配列を形成するステップを有することを特徴とする請求項5に記載の方法。
  7. 半導体基板上に前記カルコゲナイドアクセス装置を形成するステップを有することを特徴とする請求項6に記載の方法。
  8. 前記半導体基板上に前記メモリ素子を形成するステップを有することを特徴とする請求項7に記載の方法。
  9. メモリ素子の上部にアクセス装置を形成するステップを有することを特徴とする請求項8に記載の方法。
  10. メモリ素子上に中間バリア層を介さず、直接アクセス装置を形成するステップを有することを特徴とする請求項9に記載の方法。
  11. カルコゲナイドアクセス装置およびメモリ素子を含むセルを有するメモリであって、
    カルコゲナイドアクセス装置は、メモリ素子の読み出しの際に、メモリ素子に保管されたデータを妨害しないよう十分に小さなスナップバック電圧を有する、メモリ。
  12. 前記カルコゲナイドアクセス装置は、メモリ素子の閾値電圧よりも小さなスナップバック電圧を有することを特徴とする請求項11に記載のメモリ。
  13. 前記メモリ素子は、相変化材料を有することを特徴とする請求項12に記載のメモリ。
  14. 前記メモリ素子は、薄膜材料を有することを特徴とする請求項12に記載のメモリ。
  15. 少なくとも2つのメモリ配列を有し、各配列は、相互に積層された複数のセルを有することを特徴とする請求項11に記載のメモリ。
  16. 各々がカルコゲナイドアクセス装置を有する、少なくとも2つのメモリ素子を有することを特徴とする請求項15に記載のメモリ。
  17. 半導体基板を有し、前記2つのメモリ素子の前記カルコゲナイドアクセス装置は、前記半導体基板上に形成されることを特徴とする請求項16に記載のメモリ。
  18. 前記2つのメモリ素子は、前記半導体基板上に形成されることを特徴とする請求項17に記載のメモリ。
  19. 2つのメモリ素子のうちの少なくとも一つの上部に設置されたアクセス装置を有することを特徴とする請求項18に記載のメモリ。
  20. アクセス装置は、メモリ素子上に直接設置されることを特徴とする請求項19に記載のメモリ。
  21. プロセッサをベースとする装置、
    該プロセッサをベースとする装置に結合された無線インターフェース、および
    前記装置に結合されたメモリ、
    を有するシステムであって、
    前記メモリは、カルコゲナイドアクセス装置と、メモリ装置とを含むセルを有し、カルコゲナイドアクセス装置は、メモリ素子の読み出しの際に、メモリ素子に保管されたデータを妨害しないよう十分に小さなスナップバック電圧を有する、システム。
  22. 前記カルコゲナイドアクセス装置は、メモリ素子の閾値電圧よりも小さなスナップバック電圧を有することを特徴とする請求項21に記載のシステム。
  23. 前記メモリ素子は、相変化材料を有することを特徴とする請求項22に記載のシステム。
  24. 前記メモリは、各々が行および列を有する少なくとも2つの配列を有し、前記配列の一方は、前記配列の他方の上部に積層されることを特徴とする請求項21に記載のシステム。
  25. 各々がカルコゲナイドアクセス装置を有する2つのメモリ素子を有することを特徴とする請求項24に記載のシステム。
  26. 基板を有し、前記カルコゲナイドアクセス装置は、前記基板上に形成されることを特徴とする請求項25に記載のシステム。
  27. 前記メモリ素子は、前記半導体基板の上部に形成されることを特徴とする請求項26に記載のシステム。
  28. メモリ素子の上部に設置されたアクセス装置を有することを特徴とする請求項27に記載のシステム。
  29. アクセス装置は、メモリ素子上に直接設置されることを特徴とする請求項28に記載のシステム。
  30. 前記アクセス装置と前記メモリ装置は、カルコゲナイド材料を有し、アクセス装置とメモリ素子に使用されるカルコゲナイド材料は、別のカルコゲナイド材料であることを特徴とする請求項21に記載のシステム。
  31. 前記無線インターフェースは、ダイポールアンテナを有することを特徴とする請求項21に記載のシステム。
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