KR20060027409A - 메모리를 위한 상 변화 액세스 디바이스 - Google Patents

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Abstract

메모리는 칼코겐화물 재료를 사용하여 형성된 액세스 디바이스들일 수 있다. 액세스 디바이스들은 액세스되고 있는 연관된 메모리 소자에서 판독 방해를 일으키기에 충분한 스냅백(snapback) 전압을 유발하지 않는다. 상 변화 메모리 소자들의 경우에, 스냅백 전압은 상 변화 메모리 소자의 임계 전압보다 작을 수 있다.
칼코겐화물 재료, 액세스 디바이스, 메모리 소자, 스냅백 전압, 상 변화 메모리 소자

Description

메모리를 위한 상 변화 액세스 디바이스{PHASE CHANGE ACCESS DEVICE FOR MEMORIES}
본 발명은 일반적으로 전자 정보를 저장하는데 사용되는 메모리들에 관한 것이다.
일반적으로, 메모리들은 판독, 소거 및 프로그래밍을 위해 개별적으로 액세스될 수 있는 행들 및 열들로 배열된 셀들 또는 비트들을 포함할 수 있다. 이 목적을 위해, 때때로 선택 디바이스로 불리우는 액세스 디바이스가 제공되어 액세스되어질 개별적인 행 또는 열 상에서 개개의 비트를 인에이블 한다. 따라서, 행과 열은 다수의 셀 또는 비트들을 포함할 수 있으며, 그것의 액세스 디바이스를 활성화함으로써 해당 열 또는 행을 따라 하나의 개별적인 비트 또는 셀을 액세스할 수 있다.
통상적으로, 액세스 디바이스들은 트랜지스터 또는 다이오드이다. 그러나, 이러한 액세스 디바이스들은 반도체 기판에 형성된다. 그 결과, 이러한 액세스 디바이스들을 형성하기 위해서 집적 회로 상에 귀중한 물적 재산을 소모할 수 있다.
따라서, 메모리들의 셀 또는 비트를 액세스 하기 위한 더 나은 방법에 대한 필요성이 존재한다.
도 1은 본 발명의 일 실시예에 따른 메모리 어레이의 도면;
도 2는 본 발명의 일 실시예에 따른 액세스 디바이스에 대한 전류 대 전압의 가설적 또는 예시적 도면;
도 3은 본 발명의 일 실시예에 따른 바이어싱 구성의 도면;
도 4는 본 발명의 일 실시예에 따른 다른 바이어싱 구성의 도면;
도 5는 도 1에 도시된 메모리 어레이의 제조의 초기 단계에서의 확대 단면도;
도 6은 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 확대 단면도;
도 7은 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 확대 단면도;
도 8은 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 확대 단면도;
도 9는 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 확대 단면도;
도 10은 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 확대 단면도;
도 11은 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 확대 단면도;
도 12는 본 발명의 일 실시예에 따른 제조의 후속 단계에서의 확대 단면도;
도 13은 어레이들의 스택의 확대 단면도; 및
도 14는 본 발명의 일 실시예에 따른 시스템 도면.
도 1을 참조하면, 열(10) 및 행(12)에 배치된 메모리 어레이의 일부가 도시된다. 각 셀은 메모리 소자(16) 및 액세스 디바이스(14)를 포함할 수 있다. 메모리 소자(16)와 열(10) 사이에 액세스 디바이스(14)를 도시하였지만, 마찬가지로, 그외의 실시예들에서 액세스 디바이스(14)가 메모리 소자(16)와 행(12) 사이에 위치할 수 있다. 본 명세서에서는 용어 "행" 및 "열"을 사용하고 있지만, 이 용어들은 어떤 뜻으로는 임의의 것이며, 이들 용어들은 메모리 소자(16)를 어드레싱하기 위해 사용된 임의의 도전성 라인을 지칭한다.
본 발명의 일 실시예에 따라, 액세스 디바이스(14)는 칼코겐화물(chalcogenide) 재료를 사용할 수 있다. 일부 실시예들에 있어서, 메모리 소자(16)는 상 변화 재료를 사용할 수 있지만, 본 발명은 이에 한정되지 않고, 광범위한 박막 메모리 소자들을 포함하며, 2가지 예를 언급하면, 금속 산화 메모리 소자들 및 상유전(paraelectric) 메모리 소자들을 포함하는 그외의 메모리 소자들을 사용할 수 있다.
열 CN 및 행 RN 상의 소자(16)를 선택하기 위하여, 해당 위치에서 선택 메모리 소자에 대한 액세스 디바이스를 동작시킬 수 있다. 액세스 디바이스(14) 활성화는 본 발명의 일 실시예에서 전류가 메모리 소자(16)를 통해 흐를 수 있게 한다.
도 2를 참조하면, 액세스 디바이스(14)의 가설적 또는 예시적인 전류 대 전압 특성이 예시되어 있다. 낮은 전압 또는 낮은 필드 구간 A에서, 디바이스(14)는 오프이고 일부 실시예들에서는 매우 높은 저항을 보여준다. 예를 들어, 오프 저항은 임계 전압의 반의 바이어스에서 100,000옴으로부터 10기가옴 보다 큰 범위일 수 있다. 디바이스(14)는 임계 전압 VT 또는 임계 전류 IT가 디바이스(14)를 높은 도전성의 저저항 온상태로 전환할 때까지 그의 오프 상태를 유지할 수 있다. 턴온 후에 디바이스(14)를 가로지르는 전압은 유지 전압 VH로 지칭되는 약간 더 작은 전압으로 떨어질 수 있으며, 임계 전압에 매우 가깝게 유지한다. 본 발명의 일 실시예에서, 예로서, 임계 전압은 1.1volts 정도일 수 있으며, 유지 전압은 0.9volts 정도일 수 있다.
B에 나타낸, 온 상태에서 스냅백 영역을 통과한 후에, 디바이스(14) 전압 강하는, 디바이스를 통과하는 전류가 임의의 비교적 높은 전류 레벨로 증가함에 따라 유지 전압에 가깝게 남아 있는다. 그 전류 레벨 위에서는, 디바이스는 온 상태를 유지하지만, 증가하는 전류와 함께 증가하는 전압 강하를 갖는 유한 차등 저항을 표시한다. 디바이스(14)는 디바이스(14)를 통과하는 전류가 디바이스(14)를 형성하기 위해 이용된 재료 및 크기에 의존하는 특성 유지 전류값 이하로 떨어질 때까지 온 상태를 유지할 수 있다.
스냅백 전압은 유효하게는 임계 전압에서 유지 전압을 뺀 것이다. 스냅백 전압의 범위를 감소시킴으로써, 메모리 소자(16)에서의 판독 방해는 감소될 수 있다. 스냅백 전압이 충분하게 작으면, 판독 방해를 피할 수 있다. 본 발명의 일 실시예에서, 스냅백 전압은, 연관된 메모리 소자(16)의 판독 방해 문제점들을 피하는 해당 레벨까지 감소된다. 또한 메모리 소자(16)가 상 변화 재료를 사용하는 실시예에 있어서, 스냅백 전압은 메모리 소자(16)의 임계 전압보다 작을 수 있다.
일부 실시예들에서, 액세스 디바이스(14)를 형성하기 위해 칼코겐화물 재료를 사용하는 한가지 이점은 반도체 기판에 액세스 디바이스(14)를 형성할 필요가 없다는 것이다. 그 결과, 일부 실시예들에 있어서, 도 1에 도시된 유형의 메모리 어레이들의 스택은, 액세스 디바이스들이 기판 내에 존재할 필요가 없기 때문에 하나가 다른 것의 위에 배치될 수 있다.
본 발명의 몇몇 실시예들에서, 액세스 디바이스(14)는 상(phase)을 변화시키지 않는다. 그것은 영구적으로 비정질 상태로 남아 있고, 그것의 전류-전압 특성은 동작 수명 전체를 통해서 동일하게 유지될 수 있다.
예로써, 각각의 원자 백분율이 16/13/15/1/55인 TeAsGeSSe로 형성된 0.5 마이크로미터 직경의 디바이스(14)에 대하여, 유지 전류는 일 실시예에서 0.1 내지 100 마이크로-옴 정도일 수 있다. 이 유지 전류 이하에서는, 디바이스(14)는 턴오프하고 낮은 전압, 낮은 필드에서의 높은 저항 구간으로 돌아간다. 디바이스(14)에 대한 임계 전류는 일반적으로 유지 전류와 동일한 차수일 수 있다. 상부 및 하부 전극 재료 및 칼코제나이드 재료 등의 프로세스 변수들을 변화시킴으로써 유지 전류가 변경될 수 있다. 디바이스(14)는 금속 산화 반도체 전계 효과 트랜지스터들 또는 바이폴라 접합 트랜지스터들과 같은 종래의 액세스 디바이스들에 비하여 디바이스의 소정의 영역에 대해 높은 "온 전류"를 제공할 수 있다.
일부 실시예들에 있어서, 온 상태에 있는 디바이스(14)의 높은 전류 밀도는 메모리 소자(16)에 이용가능한 높은 프로그래밍 전류를 허용한다. 메모리 소자(16)가 상 변화 메모리인 경우, 이것은 더욱 큰 프로그래밍 전류의 상 변화 메모리 디바이스들의 사용을 가능하게 하여, 서브-리소그래픽 특징 구조들에 대한 필요성 및 적당한 프로세스 복잡도, 비용, 프로세스 변동, 및 디바이스 파라미터 변동을 감소시킨다.
도 3을 참조하면, 어레이를 어드레싱하기 위한 한가지 기술은 선택된 열에 인가된 전압 V 및 선택된 행에 인가된 제로 전압을 사용하는 것이다. 디바이스(16)가 상 변화 메모리인 경우에 대해서, 전압 V는 디바이스(14) 최대 임계 전압에 메모리 소자(16) 리셋 최대 임계 전압을 합한 값보다는 크지만, 디바이스(14) 최소 임계 전압의 2배보다는 작도록 선택된다. 즉, 디바이스(14)의 최대 임계 전압에 디바이스(16)의 최대 리셋 임계 전압을 더한 값은 V보다 작을 수 있으며, V는 일부 실시예들에 있어서는 디바이스(14)의 최소 임계 전압의 2배보다 작을 수 있다. 모든 비선택 행들 및 열들은 V/2에서 바이어싱될 수 있다.
이러한 접근을 이용하면, 비선택 행들 및 비선택 열들 사이에는 바이어스 전압이 없다. 이것은 바탕 누설 전류를 감소시킨다.
어레이를 이러한 방식으로 바이어싱한 후에, 메모리 소자들(16)은 수반되는 특정 메모리 기술에 대해 필요한 임의의 수단에 의해서 프로그래밍되고 판독될 수 있다. 상 변화 재료를 사용하는 메모리 소자(16)는 메모리 소자의 상 변화에 필요한 전류를 제공하는 것에 의해 프로그래밍될 수 있거나 또는 메모리 어레이는 디바이스(16) 저항을 결정하기 위해 더욱 낮은 전류를 제공하는 것에 의해 판독될 수 있다.
도 4에 도시된 본 발명의 다른 실시예에 따라, 선택 열에 전압 V를 인가하고 선택 행에 제로 전압을 인가한다. 상 변화 메모리인 메모리 소자(16)의 경우에, V는 디바이스(14) 최대 임계 전압에 디바이스(16) 최대 리셋 임계 전압을 합한 값보다는 크지만, 디바이스(14) 최소 임계 전압의 3배보다는 작도록 선택된다. 즉, 디바이스(14)의 최대 임계 전압에, 디바이스(14)의 최대 리셋 임계 전압을 더한 값이 디바이스(14)의 최소 임계 전압의 3배보다 작을 수 있다. 모든 비선택 행들은 ⅔V에서 바이어싱된다. 모든 비선택 열들은 ⅓V에서 바이어싱된다.
이러한 접근을 이용하여, 비선택 행들과 비선택 열들 사이에는 ±V/3의 전압 바이어스가 존재한다. 이것은 도 3에 도시된 실시예들에 대해 추가의 바탕 누설 전류에 기여할 수 있다. 그러나, 일부 실시예들에서는 임계 전압의 가변성을 위해 추가의 제조 마진을 제공할 수 있다.
어레이를 이러한 방식으로 바이어싱한 후에, 메모리 소자(16)는 수반되는 특정 메모리 기술에 대해 적절한 임의의 수단에 의해서 프로그래밍되고 판독될 수 있다. 상 변화 재료를 사용하는 메모리(16)는 상을 변화시키기 위해 메모리 소자에 필요한 전류를 제공함으로써 프로그래밍될 수 있거나 또는 메모리 어레이는 디바이스 저항을 결정하기 위해 낮은 전류를 제공함으로써 판독될 수 있다.
상 변화 메모리 소자(16)의 경우에 대해서, 어레이 내의 소정의 선택 비트를 프로그래밍하는 것은 다음과 같이 행할 수 있다. 비선택 행들 및 열들은 도 3 또는 도 4에 도시된 바와 같이 바이어싱될 수 있다. 선택 행에는 제로 전압이 인가된다. 선택 열에는 디바이스(14)의 최대 임계 전압에 디바이스(16)의 최대 임계 전압을 합한 값보다 큰 컴플라이언스(compliance)를 가지고 전류가 제공된다. 전류 진폭, 기간, 및 펄스 파형은 메모리 소자(16)를 원하는 상, 그 결과, 원하는 메모리 상태로 놓도록 선택될 수 있다.
상 변화 메모리 소자(16)를 판독하는 것은 다음과 같이 수행될 수 있다. 비선택 행들 및 열들은 도 3 또는 도 4에 도시된 바와 같이 바이어싱될 수 있다. 선택 행에 제로 볼트가 인가된다. 선택 열에 대해, 디바이스(14)의 최대 임계 전압보다 크지만, 디바이스(14)의 최소 임계 전압에 소자(16)의 최소 임계 전압을 합한 값보다 작은 값의 전압이 제공된다. 이 제공된 전압의 전류 컴플라이언스는 메모리 소자(16)의 현재 상을 프로그램하거나 또는 방해하는 전류보다 작다. 상 변화 메모리 소자(16)가 설정되면, 액세스 디바이스는 온으로 전환하고 감지 증폭기에 저전압의 높은 전류 조건을 제공한다. 디바이스(16)가 리셋되면, 감지 증폭기에는 보다 큰 전압의 보다 낮은 전류 조건이 제공될 수 있다. 감지 증폭기는 결과로서 생기는 열 전압을 기준 전압과 비교하거나 또는 결과로서 생기는 열 전류를 기준 전류에 비교할 수 있다.
상술한 판독 및 프로그래밍 프로토콜은 단지 이용될 수 있는 기술의 예들이다. 당업자에 의해 그외의 기술들을 활용할 수 있다.
상 변화 메모리인 메모리 소자(16)의 세트 비트를 교란시키는 것을 피하기 위해, 피크 전류는 디바이스(14)의 임계 전압에서 디바이스(14)의 유지 전압을 뺀 값을, 디바이스(14)의 저항과 디바이스(16)의 외부 저항에 디바이스(16)의 세트 저항을 더한 값을 포함하는 총 직렬 저항으로 나눈 값과 동일할 수 있다. 이 값은 짧은 기간의 펄스 동안 세트 비트를 리셋하기 시작할 최대 프로그래밍 전류보다 작을 수 있다.
양측 디바이스들이 칼코겐화물 재료를 사용하며 특히 스택 어레이들을 형성할 수 있는, 디바이스들(14, 16)을 제조하기 위한 기술은 도 5 내지 도 12에 예시되어 있다. 이 제조 프로세스가 오직 예시의 목적이며 본 발명은 이들 특정 기술들에 한정되지 않음을 이해해야만 한다.
도 5를 참조하면, 초기에, 기판(18)은 그 위에 피착된 금속층(12)을 가질 수 있다. 일부 실시예들에 있어서, 층(12)은 알루미늄일 수 있고, 궁극적으로 메모리 어레이에서 행 라인을 형성할 수 있다. 일부 실시예들에 있어서는, 디바이스(14)의 하부에 디바이스(16)를 형성하는 것이 바람직할 수 있지만, 그외의 실시예들에서 순서는 바꾸어질 수 있다. 본 실시예에서, 디바이스(16)는 디바이스(14)의 하부에 형성된다.
층(12) 위에, 일 실시예에 있어서, 산화물인 유전체층(20)을 형성할 수 있다. 유전체층(20) 내에서 다수의 하부 전극들(22)을 정의할 수 있다. 일부 실시예들에서는, 전극들(22)은 티타늄 실리콘 질화물일 수 있다. 그러한 경우에, 전극들(22)은 궁극적으로는 나중에 부가되어질 상 변화 재료를 위한 히터(heater)로서 작용할 수 있다.
도 6을 참조하면, 상 변화 재료(24)는 전극들(22) 및 유전체(20) 상부에 위치할 수 있다. 상 변화 재료(24)의 상부에 전극(26)이 있을 수 있다. 전극(26)은 티타늄, 티타늄 질화물, 티타늄 텅스텐, 탄소물, 실리콘 카바이드, 티타늄 알루미늄 질화물, 티타늄 실리콘 질화물, 다결정 실리콘, 탄탈 질화물의 박막, 이들 박막들의 일부 조합, 또는 층(24)과 융화할 수 있는 그외의 적절한 도전체들 또는 저항성 도전체들일 수 있다. 층(26)은 유용하게는 TiSiN 또는 탄소물일 수 있다.
본 발명의 일 실시예에 있어서, 메모리 소자(16)를 형성하는 구조는 그 다음에 행라인 방향으로 다수의 병렬 라인들 및 공간들(스트라이프들)로 에칭될 수 있으며, 도 7에 도시된 바와 같이 행라인들 사이에 공간(28)을 갖는다.
도 8을 참조하면, 공간들(28)은 그 다음에 고밀도 플라즈마 산화물과 같은 유전체로 매립되고 화학적 기계적 평탄화를 받는다.
일 실시예에서, 상 변화 재료(24)는 불휘발성 메모리 데이터 저장에 적당한 상 변화 재료일 수 있다. 상 변화 재료는 예를 들어, 열, 빛, 전압 전위, 또는 전기 전류와 같은 에너지의 인가를 통해 변화될 수 있는 전기적 특성(예를 들어, 저항)을 갖는 재료일 수 있다.
상 변화 재료들의 예들은 칼코겐화물 재료 또는 오보닉계(ovonic) 재료를 포함할 수 있다. 오보닉계 재료는 전기적 또는 구조적 변화를 받으며, 전압 전위, 전기 전류, 빛, 열 등이 인가되면 반도체로서 작용하는 재료일 수 있다. 칼코겐화물 재료는 주기율표의 Ⅵ족으로부터 적어도 하나의 원소를 포함하는 재료일 수 있거나, 또는 칼코젠 원소들, 예를 들어 텔루르(tellurium), 황(sulfur), 또는 셀레늄(selenium)의 원소들의 임의의 원소들 중 하나 이상을 포함하는 재료일 수 있다. 오보닉 및 칼코겐화물 재료들은 정보를 저장하는데 사용될 수 있는 불휘발성 메모리 재료들일 수 있다.
일 실시예에서, 메모리 재료는 텔루르-게르마늄-안티몬(TexGeySbz)재료의 분류로부터의 칼코겐화물 원소 합성 또는 GeSbTe 합금일 수도 있지만, 본 발명의 범위는 이 재료들에 한정되는 것은 아니다.
일 실시예에서, 메모리 재료가 불휘발성의 상 변화 재료이면, 메모리 재료는 메모리 재료에 전기 신호를 인가함으로써 적어도 2개의 메모리 상태들 중 하나로 프로그래밍될 수 있다. 전기 신호는 거의 결정 상태와 거의 비정질 상태 사이에서 메모리 재료의 상을 변경시킬 수 있으며, 거의 비정질 상태의 메모리 재료의 전기 저항은 거의 결정 상태의 메모리 재료의 저항보다 크다. 따라서, 본 실시예에서, 메모리 재료는 정보의 단일 비트 또는 멀티 비트 저장을 제공하기 위한 저항값들의 범위 내에서 적어도 2개의 저항값들 중 하나로 변경되도록 구성될 수 있다.
재료의 상태 또는 상을 변경시키기 위해 메모리 재료를 프로그래밍하는 것은 층들(12, 26)에 전압 전위를 인가하는 것에 의해, 메모리 재료(24)를 가로질러 전압 전위를 발생시킴으로써 달성될 수 있다. 전기 전류는 인가된 전압 전위들에 응답하여 메모리 재료(24)의 일부를 통해 흐를 수 있으며, 메모리 재료(24)를 가열하는 결과를 얻을 수 있다.
이 가열 및 후속하는 냉각은 메모리 재료(24)의 메모리 상태 또는 상을 변경할 수 있다. 메모리 재료(24)의 상 또는 상태를 변경하는 것에 의해 메모리 재료(24)의 전기적 특성을 변경시킬 수 있다. 예를 들면, 메모리(24)의 저항은 메모리 재료(24)의 상을 변경함으로써 변경될 수 있다. 메모리 재료는 프로그램가능한 저항성 재료 또는 간단하게 프로그램가능한 재료로 지칭될 수 있다.
일 실시예에 있어서, 약 0.5-1.5 볼트의 전압 전위차는, 하부층(12)에 약 0볼트를, 상부층(26)에 약 0.5-1.5볼트를 인가함으로써 메모리 재료의 일부에 인가될 수 있다. 인가된 전압 전위에 응답하여 메모리 재료(24)를 통해 흐르는 전류는 메모리 재료의 가열을 발생시킬 수 있다. 이 가열 및 후속 냉각은 재료의 메모리 상태 또는 상을 변경시킬 수 있다.
"리셋" 상태에서, 메모리 재료는 비정질 또는 부분-비정질 상태에 있을 수 있으며, "세트" 상태에서는 메모리 재료는 결정 또는 부분-결정 상태에 있을 수 있다. 비정질 또는 부분-비정질 상태의 메모리 재료의 저항은 결정 또는 부분-결정 상태의 재료의 저항보다 클 수 있다. 리셋 및 세트와 비정질 및 결정 상태와의 연관성은 각각 규약이다. 그외의 규약들을 채택할 수 있다.
전기 전류에 기인하여, 메모리 재료를 비교적 높은 온도로 가열하여 메모리 재료 및 "리셋" 메모리 재료(예를 들어, 논리 "0" 값으로의 프로그램 메모리 재료)를 비정질화할 수 있다. 비교적 낮은 결정화 온도의 부피 및 메모리 재료를 가열하는 것에 의해 메모리 재료 및 "세트" 메모리 재료(예를 들어, 논리 "1" 값으로의 프로그램 메모리 재료)를 결정화할 수 있다. 메모리 재료의 다양한 저항들은, 메모리 재료의 부피를 통해 전류량 및 지속기간을 변화시킴으로써 정보의 저장을 달성할 수 있다.
메모리 재료(24)에 저장된 정보는 메모리 재료의 저항을 특정함으로써 판독될 수 있다. 예로서, 반대층들(12, 26)을 사용하는 메모리 재료에 판독 전류를 제공할 수 있으며, 메모리 재료를 가로지르는 결과적인 판독 전압은 예를 들어 감지 증폭기(도시되지 않음)를 사용하는 기준 전압과 비교될 수 있다. 판독 전압은 메모리 저장 소자에 의해 표시된 저항에 비례할 수 있다. 따라서, 보다 높은 전압은 메모리재료가 비교적 높은 저항 상태, 예를 들어 "리셋" 상태에 있음을 나타낼 수 있다. 보다 낮은 전압은 메모리 재료가 비교적 낮은 저항 상태, 예를 들어 "세트" 상태에 있음을 나타낼 수 있다.
도 9로 이동하면, 일 실시예에 있어서, 액세스 디바이스(14)의 제조는 임계 재료층(32)을 피착하는 것에 의해 시작하여, 그 다음에 상부 전극층(34), 그 다음에 도전층(36)이 후속하여 피착된다. 본 발명의 일부 실시예들에 있어서, 상부 전극(34)은 티타늄, 티타늄 질화물, 티타늄 텅스텐, 탄소물, 실리콘 카바이드, 티타늄 알루미늄 질화물, 티타늄 실리콘 질화물, 다결정 실리콘, 탄탈 질화물의 박막, 이들 박막들의 일부 조합, 또는 층(32)과 융화할 수 있는 그외의 적절한 도전체들 또는 저항성 도전체들일 수 있다. 일부 실시예들에 있어서, 상부 전극(34)이 탄화물 또는 티타늄 실리콘 질화물로 형성되는 것이 가장 유용하다. 일부 실시예들에 있어서, 상부 전극(34)의 두께는 20 내지 2000 Angstroms의 범위일 수 있으며, 일 실시예에서는, 가장 유용하게 500Angstroms일 수 있다.
상부 전극(34)의 하부에는 칼코겐화물 재료일 수 있는 재료(32)가 있다. 이러한 재료의 예로는 원자 백분율이 14/39/37/9/1인 SiTeAsGeX 가 있으며, 여기서 X는 인듐 또는 인이다. 다른 예로는 원자 백분율이 5/34/28/11/21/1인 SiTeAsGeSSe가 있다. 또 다른 예로는 원자 백분율이 16/13/15/1/55인 TeAsGeSSe가 있다.
재료(32)는 비교적 얇게 만들어서 유지 전압이 임계 전압에 가깝게 되도록 할 수 있다. 재료(32)의 두께는 일부 실시예에서 약 20 내지 약 500Angstroms의 범위에 있을 수 있으며, 가장 유용하게는 일 실시예에서 약 200Angstroms일 수 있다.
도 10을 참조하면, 도 9에 도시된 구조는 연장된 열로 패터닝될 수 있다. 층들(36, 34, 32, 26, 24)은 이들 모든 층들(연장된 열)에 대해 자기 정렬 순차적 에칭으로 패터닝될 수 있다. 층들(26, 24)은 초기 단계에서 행 스트라이프로 패터닝되기 때문에, 결과적으로는 각 행/열 교차점에서 분리된 상 변화 메모리 디바이스를 형성하는, 층들(26, 24)에 대한 직사각 분리 영역이 된다. 액세스 디바이스(14)의 경우에, 재료(32)의 비교적 높은 저항으로 인해 액세스 디바이스(14) 사이에 분리층이 제공되지 않는다 하더라도, 일부 실시예들에서는 동일한 열을 따라 인접한 셀들 사이에서는 실질적인 전류 누설이 없을 수 있다.
도 11을 참조하면, 도 10에 도시된 구조는 그 후 고밀도 플라즈마 산화물과 같은 절연체(38)로 피복될 수 있으며, 일부 실시예들에서는 화학적 기계적 평탄화가 후속할 수 있다.
그 다음에, 도 12를 참조하면, 메모리 어레이(40)에 플러그(44)를 형성하여 도전체들(36)로의 전기적 접속을 가능하게 할 수 있다. 주변영역(42)에서는, 소자(16)의 전극(22)에 연결되는 층(12)에 플러그(46)가 하향 제공될 수 있다. 그 결과, 어레이(40)의 각 열과 행은 일 실시예에서는 위로부터 어드레싱될 수 있다.
적절한 금속 접속은, 연결되어질 각 소자(16)의 각 행(12)이 플러그(46)를 통해 상부 도전성 라인(도시되지 않음)으로부터 바이어싱, 판독, 프로그래밍하기 위한 적절한 전기 전위를 수취할 수 있게 할 수 있다. 따라서, 다수의 플러그들(46)이 제공될 수 있다.
마찬가지로, 디바이스(14)의 각 열은, 층(36)의 패터닝을 통해 디바이스(14)의 각 열로 개별적인 접속을 제공할 수 있는 플러그(44)를 포함할 수 있다.
도 13을 참조하면, 2개의 분리된 메모리 어레이들이 하나가 다른 하나의 위에 적층된 구조가 도시되어 있다. 각 어레이는 복수의 메모리 소자(16) 및 행과 열로 배열되어 있는 연관된 액세스 디바이스(14)를 포함한다. 연관된 금속화 층(12, 36)을 적절하게 패터닝함으로써, 상부 어레이 또는 하부 어레이에 대해 셀의 대응하는 행 또는 열을 고유하게 사용하는 상부 어레이 또는 하부 어레이의 각 셀에 개별적으로 전위를 인가할 수 있다. 적층된 메모리 어레이들의 시퀀스는 2개 이상의 층들로 구현될 수 있다.
도 13에 도시된 구성의 결과로서, 하부 기판(18)은 효과적으로 넓게 사용하지 않은 상태이다. 기판(18)을 액세스 디바이스들로 점유하는 대신에, 행 및 열 디코더들, 감지 증폭기들, 캐시 메모리, 및 메모리 어레이(40) 아래의 그외의 기능부들을 제공할 수 있다.
셀 또는 비트 당 단일 액세스 디바이스(14)를 갖는 실시예를 예시하였지만, 비트 또는 셀 당 2개 이상의 액세스 디바이스들을 직렬로 사용하는 것도 가능하다. 이것은 액세스 디바이스(14)가 효과적으로 높은 유지 전압 및 임계 전압들을 갖도록 한다. 예를 들면, 액세스 디바이스의 직렬 조합의 경우에, 약 3볼트의 조합 임계 전압 및 약 2.8볼트의 조합 유지 전압을 달성할 수 있다. 2개 이상의 액세스 디바이스들을 직렬로 배치할 수 있다. 상이한 개별 임계 전압들 및 유지 전압들을 갖는 디바이스들을 사용하여 유지 전압과 임계 전압의 원하는 목적 조합을 이룰 수 있다.
도 14를 참조하면, 본 발명의 일 실시예에 따른 시스템(500)의 일부가 도시되어 있다. 시스템(500)은 예를 들어 PDA(personal digital assistant), 무선 기능을 갖는 랩탑 또는 휴대용 컴퓨터, 웹 테블릿, 무선 전화기, 호출기, 인스턴트 메시징 디바이스, 디지탈 음악 플레이어, 디지탈 카메라, 또는 정보를 무선으로 송신 및/또는 수신하도록 구성될 수 있는 그외의 디바이스들과 같은 무선 디바이스들에 사용될 수 있다. 시스템(500)은 이하의 시스템들: WLAN(wireless local area network) 시스템, WPAN(wireless personal area network) 시스템, 또는 셀룰러 네트워크 중 임의의 것에서 사용될 수 있지만, 본 발명의 범위는 여기에 한정되지 않는다.
시스템(500)은 제어기(510), I/O(input/output) 디바이스(520)(예를 들어, 키패드 디스플레이), 메모리(530), 및 버스(550)를 통해 서로 연결된 무선 인터페이스(540)를 포함할 수 있다. 본 발명의 범위는 이들 컴포넌트들의 전체 또는 일부를 갖는 실시예들에 한정되지 않음을 유의해야 한다.
제어기(510)는 예를 들어, 1개 이상의 마이크로프로세서들, 디지탈 신호 처리기들, 마이크로제어기들 등을 포함할 수 있다. 메모리(530)는 시스템으로 전송되거나 시스템에 의해 전송되는 메시지를 저장하는데 이용될 수 있다. 메모리(530)는 또한 제어기(510)에 의해 실행되는 명령들을 저장하는데 선택적으로 이용될 수 있다. 이것은, 시스템(500)의 동작 중에, 사용자 데이터를 저장하는데 사용될 수 있다. 메모리(530)는 1개 이상의 상이한 유형의 메모리에 의해 제공될 수 있다. 예를 들면, 메모리(530)는 휘발성 메모리(임의의 유형의 랜덤 액세스 메모리), 플래시 메모리와 같은 불휘발성 메모리, 및/또는 예를 들어 메모리 소자(16)와 같은 메모리 및 액세스 디바이스(14)를 포함하는 상 변화 메모리를 포함할 수 있다.
I/O 디바이스(520)는 메시지를 발생시키는데 이용될 수 있다. 시스템(500)은 무선 인터페이스(540)를 사용하여 무선 통신 네트워크로 및 무선 통신 네트워크로부터 무선 RF(radio frequency) 신호를 이용하여 메시지들을 송신 및 수신할 수 있다. 무선 인터페이스(540)의 예로는 안테나, 또는 극성 안테나와 같은 무선 트랜시버를 포함할 수 있으며, 본 발명의 범위는 이에 제한되지 않는다.
본 발명을 한정된 수의 실시예들에 대하여 기술하였지만, 당업자들은 그로부터 다수의 변경 및 수정이 있음을 이해할 것이다. 첨부되는 청구항들은 본 발명의 진정한 사상 및 범주 내에 포함되는 그러한 모든 변경 및 수정들을 포함하는 것을 의도한다.

Claims (31)

  1. 칼코겐화물(chalcogenide) 액세스 디바이스를 형성하는 단계
    를 포함하고,
    상기 액세스 디바이스는 상기 액세스 디바이스에 의해 선택된 메모리 소자를 판독하는 동안 상기 메모리 소자에 저장된 데이터를 교란시키는 것을 피하기에 충분히 낮은 스냅백(snapback) 전압을 갖는 방법.
  2. 제1항에 있어서,
    상기 메모리 소자의 임계 전압보다 작은 스냅백 전압을 갖도록 상기 칼코겐화물 액세스 디바이스를 형성하는 단계를 포함하는 방법.
  3. 제2항에 있어서,
    상 변화 재료의 상기 메모리 소자를 형성하는 단계를 포함하는 방법.
  4. 제2항에 있어서,
    박막 재료의 상기 메모리 소자를 형성하는 단계를 포함하는 방법.
  5. 제1항에 있어서,
    하나를 다른 것의 상부에 적층한 메모리 소자들의 적어도 2개의 어레이들을 형성하는 단계를 포함하는 방법.
  6. 제5항에 있어서,
    각각 칼코겐화물 액세스 디바이스를 갖는 적어도 2개의 메모리 소자들을 가진 메모리 어레이들을 형성하는 단계를 포함하는 방법.
  7. 제6항에 있어서,
    반도체 기판 상에 상기 칼코겐화물 액세스 디바이스를 형성하는 단계를 포함하는 방법.
  8. 제7항에 있어서,
    상기 반도체 기판 상에 상기 메모리 소자들을 형성하는 단계를 포함하는 방법.
  9. 제8항에 있어서,
    메모리 소자 상에 액세스 디바이스를 형성하는 단계를 포함하는 방법.
  10. 제9항에 있어서,
    중간 장벽층(intervening barrier layer) 없이 상기 메모리 소자의 상부에 직접적으로 상기 액세스 디바이스를 형성하는 단계를 포함하는 방법.
  11. 칼코겐화물 액세스 디바이스 및 메모리 소자를 포함하는 셀을 포함하며,
    상기 칼코겐화물 액세스 디바이스는 상기 메모리 소자를 판독하는 동안 상기 메모리 소자에 저장된 데이터를 교란시키는 것을 피하기에 충분히 낮은 스냅백 전압을 갖는 메모리.
  12. 제11항에 있어서,
    상기 칼코겐화물 액세스 디바이스는 상기 메모리 소자의 임계 전압보다 작은 스냅백 전압을 갖는 메모리.
  13. 제12항에 있어서,
    상기 메모리 소자는 상 변화 재료를 포함하는 메모리.
  14. 제12항에 있어서,
    상기 메모리 소자는 박막 재료를 포함하는 메모리.
  15. 제11항에 있어서,
    적어도 2개의 메모리 어레이들을 포함하고, 각 어레이는 하나를 다른 것의 상부에 적층한 복수의 셀을 포함하는 메모리.
  16. 제15항에 있어서,
    각각 칼코겐화물 액세스 디바이스를 갖는 적어도 2개의 메모리 소자들을 포함하는 메모리.
  17. 제16항에 있어서,
    반도체 기판을 포함하고, 상기 2개의 메모리 소자들의 상기 칼코겐화물 액세스 디바이스들은 상기 반도체 기판 상에 형성되는 메모리.
  18. 제17항에 있어서,
    상기 2개의 메모리 소자들은 상기 반도체 기판 상에 형성되는 메모리.
  19. 제18항에 있어서,
    상기 2개의 메모리 소자들 중 적어도 하나의 상방에 위치한 액세스 디바이스를 포함하는 메모리.
  20. 제19항에 있어서,
    상기 액세스 디바이스는 상기 메모리 소자의 상부에 직접적으로 있는 메모리.
  21. 프로세서-기반 디바이스;
    상기 프로세서-기반 디바이스에 연결된 무선 인터페이스; 및
    상기 디바이스에 연결되어 있으며, 칼코겐화물 액세스 디바이스 및 메모리 소자를 구비한 셀을 포함하는 메모리
    를 포함하며,
    상기 칼코겐화물 액세스 디바이스는 상기 메모리 소자를 판독하는 동안 상기 메모리 소자에 저장된 데이터를 교란시키는 것을 피하기에 충분히 낮은 스냅백 전압을 갖는 시스템.
  22. 제21항에 있어서,
    상기 칼코겐화물 액세스 디바이스는 상기 메모리 소자의 임계 전압보다 작은 스냅백 전압을 갖는 시스템.
  23. 제22항에 있어서,
    상기 메모리 소자는 상 변화 재료를 포함하는 시스템.
  24. 제21항에 있어서,
    상기 메모리는 각각 행들과 열들을 갖는 적어도 2개의 어레이들을 포함하고, 상기 어레이들 중 하나는 상기 어레이들 중 다른 것의 위에 적층되는 시스템.
  25. 제24항에 있어서,
    각각 칼코겐화물 액세스 디바이스를 갖는 2개의 메모리 소자들을 포함하는 시스템.
  26. 제25항에 있어서,
    기판을 포함하며, 상기 칼코겐화물 액세스 디바이스들은 상기 기판 상에 형성되는 시스템.
  27. 제26항에 있어서,
    상기 메모리 소자들은 상기 반도체 기판 상에 형성되는 시스템.
  28. 제27항에 있어서,
    상기 메모리 소자 상방에 위치한 액세스 디바이스를 포함하는 시스템.
  29. 제28항에 있어서,
    상기 액세스 디바이스는 상기 메모리 소자의 상부에 직접적으로 있는 시스템.
  30. 제21항에 있어서,
    상기 액세스 디바이스와 상기 메모리 소자는 칼코겐화물 재료를 포함하고, 상기 액세스 디바이스 및 상기 메모리 소자에 사용된 상기 칼코겐화물 재료는 상이 한 칼코겐화물 재료들인 시스템.
  31. 제21항에 있어서,
    상기 무선 인터페이스는 쌍극자 안테나를 포함하는 시스템.
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