JP5674548B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、電流を流すことにより電気抵抗が可逆的に変化する物質を利用して情報を記憶する、書き換え可能な不揮発性固体メモリ素子を有する半導体記憶装置に適用して有効な技術に関するものである。

近年、微細化の限界に近付いているフラッシュメモリに代わる半導体メモリとして、抵抗変化型メモリ（ＲｅＲＡＭ：Resistance Random Access Memory）が研究されており、その中の一例として、記録材料にカルコゲナイド材料を用いた相変化メモリが盛んに研究されている。

相変化メモリは、記録材料となるＧｅ_２Ｓｂ_２Ｔｅ_５等の相変化材料がアモルファス状態で高抵抗となり、結晶状態で低抵抗となる性質を利用して情報を記憶する不揮発性固体メモリであり、その基本的な素子構造は、相変化膜を一対の金属電極で挟み込んだものである。

データの読み出しは、素子の両端に電位差を与えて素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することにより行う。また、データの書き換えは、電流により発生するジュール熱によって、相変化膜の状態をアモルファス状態と結晶状態との間で変化させることにより行う。

リセット動作、すなわち相変化膜を高抵抗のアモルファス状態へ変化させる動作は、相対的に大きな電流を流して相変化膜を溶解させた後、電流を急減させてを急冷することにより行う。一方、セット動作、すなわち相変化膜を低抵抗の結晶状態へ変化させる動作は、相対的に小さな電流を流して相変化膜を結晶化温度以上に保持することにより行う。

上記した相変化メモリは、微細化を進めるにつれて相変化膜の体積が小さくなり、抵抗を変化させるのに必要な電流が小さくなるので、微細化に適している。

特許文献１（特開２００８−２１８４９２号公報）は、相変化膜と上部電極（上部ヒータ）との接触部分、および相変化膜と下部電極（下部ヒータ）との接触部分にそれぞれ相変化領域を設け、下部電極と相変化膜との接触部分の面積を、上部電極と相変化膜との接触部分の面積よりも大きくすることにより、１ビットのメモリセル領域に２ビットの書き込みを行う多値メモリ技術を開示している。

特許文献２（特表２００７−５０１５１９号公報）は、相変化膜を挟む電極材料として、Ｔｉ、ＴｉＮ、ＴｉＳｉＮ、ＡｌＴｉＮ、ＴｉＷ、Ｃ、ＳｉＣ、ＴａＮ、多結晶Ｓｉ等が好適であることを開示している。

また、特許文献３（特開２００９−１１７８５４号公報）は、第１電極と第２電極との間に、相変化材料で構成される第１の層と抵抗材料で構成される第２の層（ヒータ）とを設けた相変化メモリにおいて、抵抗材料として、Ｃ、Ｗ、Ｍｏ、ＴｉＮ、ＴｉＷ等が好適であることを開示している。

特許文献４（特開２０１０−０１０６８８号公報）は、第１電極と第２電極との交差部分に、相転移抵抗体として機能する記録層（データ保存層）を設けた抵抗変化型メモリにおいて、第１電極と第２電極との交差部分に、拡散障壁およびショットキー障壁として機能する金属シリサイド層を設ける技術を開示している。

特開２００８−２１８４９２号公報 特表２００７−５０１５１９号公報 特開２００９−１１７８５４号公報 特開２０１０−０１０６８８号公報

前述したように、従来の相変化メモリは、記録層である相変化膜に隣接してＴｉＮ等からなるヒータと、ＴｉＳｉＮ、Ｗ、ＡｌＴｉＮ等からなる電極とが配置される。これらの材料の電気伝導機構は、金属と同じように自由電子伝導によるものと考えてよいので、以下では、これらの材料を金属系材料と呼ぶこともある。

一方、特許文献１にも記載されているように、データの書き換えや読み出しを行うためには、電流スイッチとしてのトランジスタが必須である。このトランジスタは、半導体材料であるＳｉを用いて形成される。Ｓｉ、もしくは不純物（ドーパント）が添加されたＳｉの電気伝導機構は、よく知られている半導体のキャリアによるものである。

相変化メモリに対しては、大容量化と共に低コスト化が望まれる。相変化メモリにはＳｉ製の電流スイッチが不可欠であることを考慮すると、電極材料にＳｉ系材料を用いることができれば、使用する材料種の削減と製造プロセスの簡素化とが実現できるので、相変化メモリの低コスト化の点で望ましい。

よく知られているように、半導体材料であるＳｉを異種物質に接合すると、伝導機構の差異に応じて、両者の界面に接触抵抗が生じる。Ｓｉと接合する物質が金属系材料である場合にはショットキー接合が形成されるが、これも実効的に電気抵抗を大きくする事象であるため、以下ではショットキー接合の成分を含めて接触抵抗と呼ぶことにする。Ｓｉと金属との接触抵抗を低減するためには、特許文献４にも記載されているように、金属シリサイドを形成する方法が広く用いられる。

また、相変化メモリの低コスト化を図るためには、Ｓｉトランジスタと記録層（相変化膜）との間に形成されるヒータおよび電極の構造を簡素化することも有効である。最も簡素な素子構造は、ＳｉとＧｅ−Ｓｂ−Ｔｅ材料に代表される相変化材料とを直接接合するものである。

しかしながら、Ｓｉと相変化材料とを直接接合した場合の接触抵抗については、前記の先行技術文献を含めて未だ明らかにされてはいない。

そこで、本発明者は、図１に示す試料（試料Ａ）を作製し、Ｓｉ、金属、記録層（Ｇｅ−Ｓｂ−Ｔｅ）の相互の接触抵抗について測定を行った。

図１において、素子形成の最初の段階では、シリコン基板１０を熱酸化してその表面に膜厚（ｔ）＝３００ｎｍの熱酸化膜（酸化シリコン膜）１１を形成した。次に、熱酸化膜１１の上部にスパッタリング法またはＣＶＤ法でｔ＝１０ｎｍのＴｉＮ膜１２、ｔ＝２００ｎｍのＷ膜１３、ｔ＝２０ｎｍのＴｉＮ膜１４、ｔ＝５０ｎｍのｎ^＋型ポリシリコン膜１５、ｔ＝５０ｎｍの酸化シリコン膜１６を順次堆積した。

次に、電子線フォトリソグラフィ技術を用いて最上部の酸化シリコン膜１６の一部に所定の直径（ｄ）の孔１７を形成した。ここまでの構造を素子下地と呼ぶ。次に、この素子下地の上部にＲＦマグネトロンスパッタリング法でｔ＝５０ｎｍのＧｅ_２Ｓｂ_２Ｔｅ_５膜からなる記録層１８およびｔ＝５０ｎｍのＷ膜からなる上部電極１９を積層し、素子を完成させた。

Ｓｉと相変化材料との接合を評価する場合には、図１に示す素子構造を用いてＳｉ（ｎ^＋型ポリシリコン膜１５）とＧｅ−Ｓｂ−Ｔｅ（記録層１８）との接合を評価する。また、Ｓｉと金属との接合を評価する場合には、素子下地の上部にＷ膜からなる上部電極１９を直接形成した素子構造を作製し、ＳｉとＷとの接合を評価する。さらに、相変化材料と金属との接合を評価する場合には、Ｗ膜１３までが形成された素子下地の上部に記録層１８および上部電極１９を直接形成した素子構造を作製し、Ｇｅ−Ｓｂ−ＴｅとＷとの接合を評価する。

これらの素子構造を用いて直径２００ｎｍの孔１７の底部に接合領域を持つ試料の抵抗値を測定した結果、以下のようになった。
（１）Ｓｉと金属との接合：約２０ｋΩ
（２）Ｇｅ−Ｓｂ−Ｔｅと金属との接合：約１００Ω
（３）ＳｉとＧｅ−Ｓｂ−Ｔｅとの接合：約１ＭΩ
すなわち、Ｓｉと相変化材料（Ｇｅ−Ｓｂ−Ｔｅ）とを接合した場合には、Ｓｉと金属との接合、および相変化材料と金属との接合に比較して接触抵抗が大幅に大きくなることが判明した。

本発明の目的は、Ｓｉと相変化材料を接合した場合に接触抵抗が増大するという課題を解決し、相変化メモリの構造の簡素化と低コスト化を実現する技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

上記課題は、Ｓｉと相変化材料との間に、前記相変化材料の構成元素のいずれかと前記Ｓｉとを含有し、前記Ｓｉとの接触抵抗および前記相変化材料との接触抵抗が共に小さい材料からなる中間層を形成することにより解決される。

前記中間層を構成する材料としては、例えば相変化材料の構成元素がＧｅ−Ｓｂ−Ｔｅである場合、Ｓｉ−ＳｂおよびＳｉ−Ｔｅを挙げることができる。また、相変化材料の構成元素がＧｅ−Ｓｂ−Ｔｅ−Ｓｎ−Ｂｉである場合、Ｓｉ−Ｓｂ、Ｓｉ−Ｔｅ、Ｓｉ−ＢｉおよびＳｉ−Ｓｎを挙げることができる。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。

相変化メモリの構造の簡素化と低コスト化を実現することができる。

比較例（試料Ａ）に用いた素子構造を示す断面図である。 本発明の一実施の形態である素子構造（試料Ｂ）を示す断面図である。 中間層としてＳｉ−Ｓｂを用いた試料Ｂの抵抗値を測定した結果を示すグラフである。 結晶化電流パルスの印加回数と試料Ｂの抵抗値との関係を測定した結果を示すグラフである。 （ａ）は、電流パルスによる試料Ｂのスイッチング特性の測定結果を示すグラフ、（ｂ）は、電流パルスによる試料Ａのスイッチング特性の測定結果を示すグラフである。 （ａ）〜（ｃ）は、本発明の一実施の形態である素子構造の他の形成方法を示す断面図である。 ダイオードに接続された素子のリセット時の温度分布のシミュレーション結果を示す図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、特徴的な構成について説明した箇所は各実施の形態に限定されるわけでなく、共通の構成をとる場合には同様の効果を得られることをあらかじめ述べておく。さらに、実施の形態を説明する図面においては、構成を分かり易くするために、断面図であってもハッチングを省略する場合がある。

図２は、本実施の形態の素子構造（以下、試料Ｂという）を示す断面図である。この試料Ｂは、相変化材料（記録層１８）とｎ^＋型ポリシリコン膜１５との間にスパッタリング法で１０ｎｍ厚のＳｉ−Ｓｂ（Ｓｉ：Ｓｂ＝７５：２５）からなる中間層２０を形成した他は、図１に示す試料Ａと同様の方法で作製したものである。なお、試料Ａ、Ｂ共に相変化材料（記録層８）にはＧｅ_２Ｓｂ_２Ｔｅ_５を用い、その膜厚は５０ｎｍとした。また、相変化材料の結晶化は、２５０℃、３分のアニール処理により行った。

図３は、アニール処理後の試料の抵抗値を測定した結果である。ここで、横軸は孔１７の直径である。また、抵抗値測定のための印加電圧は０．１Ｖとした。以下、抵抗値の測定条件はこれに統一した。

図に見られるように、ｎ^＋型ポリシリコン膜１５と相変化材料（記録層８）との間にＳｉ−Ｓｂからなる中間層２０を形成した試料Ｂの電気抵抗は、ｎ^＋型ポリシリコン膜１５と相変化材料（記録層８）とを直接接合した場合（試料Ａ）に比較して小さくなることが判る。

これは、ｎ^＋型ポリシリコン膜１５と相変化材料（記録層８）との接触抵抗に比較して、Ｓｉ−Ｓｂからなる中間層２０を介した接触抵抗の方が小さくなることを示すものである。その理由としては、中間層２０に含まれるＳｂ元素の一部がｎ^＋型ポリシリコン膜１５中のＳｉ元素と置換し、ｎ型ドーパントとして作用するものと考えられる。同時に、中間層２０に含まれるＳｂ元素の大部分は、ｎ^＋型ポリシリコン膜１５の内部に含浸し、単体Ｓｂとしての特性を維持することにより、相変化材料（記録層８）との接触抵抗の増大を防ぐ作用を持つものと考えられる。

上記と同様の効果は、中間層２０の材料として、Ｓｉ−Ｔｅ、Ｓｉ−Ｇｅを用いた場合にも得られる。また、相変化材料（記録層８）は、構成元素としてＧｅ−Ｓｂ−Ｔｅ以外にもＳｎやＢｉを含むことができる。この場合には、中間層２０の材料として、Ｓｉ−ＳｎやＳｉ−Ｂｉを用いることにより、上記と同様の効果が得られる。

次に、測定に用いた素子のパルス電流に対する応答を測定するため、まず低電流パルスを用いて素子のトレーニングを行った。直径２００ｎｍの孔１７を形成した試料Ｂ（図２）の測定結果を図４に示す。

ここで、低電流パルスは、立ち上がり時間＝１μｓ（マイクロ秒）、ピーク保持時間＝２μｓ、立ち下がり時間＝８μｓのパルスを用い、ピーク電流値は７ｍＡとした。図に示すように、低電流パルスを３回印加するまでは抵抗値の顕著な減少が見られた。このときの変化は、主に電子線フォトリソグラフィ技術で孔１７を形成した際に低下したｎ^＋型ポリシリコン膜１５表面の結晶性の回復と相変化材料の組成分布の偏りの均一化であると考えられる。

図５は、電流パルスによる素子のスイッチング特性の測定結果を示すものである。ここで、リセット（高抵抗化）のために用いた電流パルスは、立ち上がり時間＝５ｎｓ（ナノ秒）、ピーク保持時間＝２５ｎｓ、立ち下がり時間＝５ｎｓとした。また、セット（低抵抗化）のために用いた電流パルスは、立ち上がり時間＝１μｓ、ピーク保持時間＝２μｓ、立ち下がり時間＝８μｓとした。ここでは、試料Ａ、Ｂにリセットパルスとセットパルスを交互に印加し、リセットパルスのピーク電流値を変化させ、セットパルスのピーク電流値を４ｍＡで一定とした。孔１７の直径は、２００ｎｍとした。

図５（ａ）に見られるように、中間層（Ｓｉ−Ｓｂ）２０がない試料Ａでは、リセット電流の増加に従って、素子の抵抗値が連続的に増加し、セットパルスによる低抵抗化が不可能になる不可逆変化を発生した後に素子破壊に至ることが判る。この不可逆変化が発生した場合の素子抵抗値の大きさは、別途に金属電極で測定した相変化材料のアモルファス状態の抵抗値に比較して１０倍以上の大きさとなっていることから、原因はＳｉ材料の劣化によるものと考えられる。

一方、図５（ｂ）に見られるように、中間層（Ｓｉ−Ｓｂ）２０がある試料Ｂでは、リセット電流と素子抵抗値との関係には、高抵抗状態において２つの平坦領域を持つことが判る。小さな電流領域に現れる平坦領域の抵抗値は相変化材料のアモルファスレベルの抵抗値とほぼ一致しており、可逆的に低抵抗化が可能である。また、大きな電流領域に見られる２つめの平坦領域は、相変化材料のアモルファスレベルの抵抗値よりも１０倍以上大きく、可逆的に低抵抗状態に戻すことができない。後者はＳｉ材料の劣化によるものと考えられる。

通常、相変化メモリは、多くのメモリビットが１つの半導体チップ上に形成される。それぞれのメモリビットの膜厚および形状には作製バラツキを伴うことが避けられない。従って、可逆的な素子抵抗値のスイッチングが可能なリセット条件と、それが不可逆になるリセット条件とが明確に分離され、かつ前者に素子作製バラツキに対応する所定の電流マージンがあることが、相変化メモリを信頼性高く書換え動作させるために必要である。

上記の結果から、相変化材料（記録層１８）とＳｉ（ｎ^＋型ポリシリコン膜１５）との間に中間層（Ｓｉ−Ｓｂ）２０を設けることによって、相変化メモリの書き換え動作の信頼性が向上することが判る。これは、中間層（Ｓｉ−Ｓｂ）２０を介することによって、Ｓｉと相変化材料の相互間の熱的な影響と物質の拡散とが抑圧されたためと考えることができる。こうした効果は、前述の接触抵抗の低減に続く本発明による第２の効果である。

図６は、中間層２０の形成方法に関する別の実施の形態である。前述の実験では、Ｓｉ−Ｓｂからなる中間層２０は、相変化材料（記録層１８）と同様にスパッタリング法により形成した。ここでは、Ｓｉ（ｎ^＋型ポリシリコン膜１５）接合側から相変化材料（記録層１８）の接合側に向かって組成が徐々に変化する中間層２０を形成した相変化メモリを示している。

トランジスタ、ダイオード、配線等（Ｓｉ回路部と総称する）を構成するｎ^＋型ポリシリコン膜１５を形成した後、図６（ａ）に示すように、その上部に相変化材料の構成元素の１つであるＳｂ膜２１をスパッタリング法で形成する。次に、シリコン基板１０を熱処理し、Ｓｂ元素をｎ^＋型ポリシリコン膜１５中に拡散させることにより、図６（ｂ）に示すように、Ｓｂ含有率が膜厚方向に沿って徐々に変化する中間層（Ｓｉ−Ｓｂ）２０を形成することができる。その後、図６（ｃ）に示すように、中間層２０の上部に相変化材料（記録層１８）を形成し、適当な加工を施すことで相変化メモリを形成することができる。

本素子によれば、Ｓｉ（ｎ^＋型ポリシリコン膜１５）との接合近傍ではよりＳｉの含有率が高く、相変化材料（記録層１８）との接合近傍ではＳｂ含有率が高い接合を持った中間層２０を得ることができる。前述の議論によって、本素子構成により接触抵抗のさらなる低減が可能になるものと考えられる。

図７は、スイッチング素子としてポリシリコンダイオードを持つ本発明の相変化メモリの構造とリセット電流パルス印加時の温度分布のシミュレーション結果を示している。ここでは、中間層２０の電気抵抗率が結晶状態の相変化材料よりも大きい場合についてのシミュレーション結果を示している。この条件を満たす中間層２０の材料として、Ｓｉ−Ｓｂ、Ｓｉ−Ｔｅ、Ｓｉ−Ｂｉ、Ｓｉ−Ｓｎ等が挙げられる。

図に見られるように、中間層（Ｓｉ−Ｓｂ）２０の温度が最も高く、これが特許文献１に記載されたヒータ材料と同じ機能を果たすことによって、リセットパルス電流の低減効果を持つことが判る。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

中間層２０の材料は、前記の二元系材料（Ｓｉ−Ｓｎ、Ｓｉ−Ｔｅ、Ｓｉ−Ｇｅ、Ｓｉ−Ｓｎ、Ｓｉ−Ｂｉ）に限定されるものではない。例えば融点、電気伝導率、結晶格子定数、表面エネルギー等を調整することによって、デバイスの信頼性を向上させる必要がある場合には、第３さらには第４の元素を添加した三元系材料や四元系材料で中間層２０を構成することもできる。

例えばＳｉ−Ａｇ、Ｓｉ−Ｍｏ、Ｓｉ−Ｖ、Ｓｉ−Ｔｉ、Ｓｉ−Ｃｏ、Ｓｉ−Ｍｎ、Ｓｉ−Ｍｇ、Ｓｉ−Ｉｎ、Ｓｉ−Ｃｒ、Ｓｉ−Ｚｒ、Ｓｉ−Ｈｆ等もしくはこれらの混合物を添加することにより、接触抵抗をより低減させることができる。また、電気伝導率の低減には、Ｓｉ−ＺｒＯ_２、Ｓｉ−ＳｉＯ_２、Ｓｉ−ＴｉＯ_２等の添加が有効である。

本発明は、相変化メモリを有する半導体記憶装置に適用することができる。

１０ シリコン基板
１１ 熱酸化膜
１２ ＴｉＮ膜
１３ Ｗ膜
１４ ＴｉＮ膜
１５ ｎ^＋型ポリシリコン膜
１６ 酸化シリコン膜
１７ 孔
１８ 記録層
１９ 上部電極
２０ 中間層
２１ Ｓｂ膜

Claims (6)

1. 相変化材料からなる記録部と、シリコン半導体層からなる回路部とを少なくとも含む相変化メモリ素子を有する半導体記憶装置であって、
   前記記録部と前記回路部とが中間層を介して電気的に接続されており、
   前記中間層は、Ｓｉ−Ｓｂ、Ｓｉ−Ｔｅ、Ｓｉ−Ｓｎ、Ｓｉ−Ｂｉの何れかの二元系材料で形成されていることを特徴とする半導体記憶装置。
2. 前記中間層は、さらに、Ｓｉ−Ａｇ、Ｓｉ−Ｍｏ、Ｓｉ−Ｖ、Ｓｉ−Ｔｉ、Ｓｉ−Ｃｏ、Ｓｉ−Ｍｎ、Ｓｉ−Ｍｇ、Ｓｉ−Ｉｎ、Ｓｉ−Ｃｒ、Ｓｉ−Ｚｒ、Ｓｉ−Ｈｆ、Ｓｉ−ＺｒＯ_２、Ｓｉ−ＳｉＯ_２、Ｓｉ−ＴｉＯ_２の少なくとも一種を含むことを特徴とする請求項１記載の半導体記憶装置。
3. 前記回路部には、前記シリコン半導体層からなる配線、トランジスタまたはダイオードが形成されていることを特徴とする請求項１記載の半導体記憶装置。
4. 前記中間層のシリコン含有率は、前記記録部との界面から前記回路部との界面に向かって次第に高くなっていることを特徴とする請求項１記載の半導体記憶装置。
5. 前記中間層の膜厚は、１０ｎｍであることを特徴とする請求項１記載の半導体記憶装置。
6. 相変化材料からなる記録部と、シリコン半導体層からなる回路部とを少なくとも含む相変化メモリ素子を有する半導体記憶装置であって、
   前記記録部と前記回路部とが中間層を介して電気的に接続されており、
   前記中間層は、前記相変化材料を構成する元素の少なくとも一種とシリコンとを含有し、
   前記中間層のシリコン含有率は、前記記録部との界面から前記回路部との界面に向かって次第に高くなっていることを特徴とする半導体記憶装置。